JPH04264728A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH04264728A JPH04264728A JP2473591A JP2473591A JPH04264728A JP H04264728 A JPH04264728 A JP H04264728A JP 2473591 A JP2473591 A JP 2473591A JP 2473591 A JP2473591 A JP 2473591A JP H04264728 A JPH04264728 A JP H04264728A
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- JP
- Japan
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- wiring
- insulating film
- groove
- wiring metal
- semiconductor device
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 14
- 238000004519 manufacturing process Methods 0.000 title claims description 4
- 239000002184 metal Substances 0.000 claims abstract description 20
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- 238000000034 method Methods 0.000 claims description 12
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- 239000000758 substrate Substances 0.000 abstract description 6
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- 239000000463 material Substances 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置の製造方
法、なかでもその配線層の形成方法に関するものである
。
法、なかでもその配線層の形成方法に関するものである
。
【０００２】
【従来の技術】図２は従来の半導体装置の配線部の工程
断面図である。同図（ａ）において、半導体基板の上に
図示してないが通常の能動素子をつくり込み、その上に
中間絶縁体膜を形成し、能動素子のためのコンタクトを
開孔したもの１０１上に、第１層目の配線金属１０２を
形成する。しかる後、この配線金属１０２をパターニン
グして配線１０３を形成する。この後、図２（ｂ）のよ
うに層間の絶縁膜１０４を形成し、スルーホールのパタ
ーニングを行い、次いで、図２（ｃ）のように２層目の
配線１０５を形成する。更に多層の配線を形成する場合
は、図２（ｂ）、（ｃ）をくり返すことになる。
断面図である。同図（ａ）において、半導体基板の上に
図示してないが通常の能動素子をつくり込み、その上に
中間絶縁体膜を形成し、能動素子のためのコンタクトを
開孔したもの１０１上に、第１層目の配線金属１０２を
形成する。しかる後、この配線金属１０２をパターニン
グして配線１０３を形成する。この後、図２（ｂ）のよ
うに層間の絶縁膜１０４を形成し、スルーホールのパタ
ーニングを行い、次いで、図２（ｃ）のように２層目の
配線１０５を形成する。更に多層の配線を形成する場合
は、図２（ｂ）、（ｃ）をくり返すことになる。
【０００３】
【発明が解決しようとする課題】しかしながら、前記工
程で形成した半導体装置では、第２層目以降の配線を形
成する際、１層目の配線の凹凸のために２層目の配線は
形成時に凹凸のある絶縁膜上に堆積しなければならない
。この時、配線材が、コンフォーマルにつかず、配線の
厚みが場所によって異なることになり半導体装置の信頼
性を阻害することになる。さらに第２層目以後の配線の
パターニングが非常に難しく、技術的に満足できるもの
が得られなかった。
程で形成した半導体装置では、第２層目以降の配線を形
成する際、１層目の配線の凹凸のために２層目の配線は
形成時に凹凸のある絶縁膜上に堆積しなければならない
。この時、配線材が、コンフォーマルにつかず、配線の
厚みが場所によって異なることになり半導体装置の信頼
性を阻害することになる。さらに第２層目以後の配線の
パターニングが非常に難しく、技術的に満足できるもの
が得られなかった。
【０００４】
【課題を解決するための手段】この発明は以上述べた多
層配線における配線の厚さから生じる表面の凹凸の問題
点を除去するために、配線を形成する工程において、ま
ず配線金属を堆積する前に絶縁膜に溝を形成し、そのの
ち配線金属を堆積し、次にメカニカル・ケミカルポリッ
シングを行うことにより、配線を絶縁膜中に埋め込むこ
とにより、平坦化するようにしたものである。
層配線における配線の厚さから生じる表面の凹凸の問題
点を除去するために、配線を形成する工程において、ま
ず配線金属を堆積する前に絶縁膜に溝を形成し、そのの
ち配線金属を堆積し、次にメカニカル・ケミカルポリッ
シングを行うことにより、配線を絶縁膜中に埋め込むこ
とにより、平坦化するようにしたものである。
【０００５】
【作用】本発明は前述のように、絶縁膜に溝を形成した
後、配線金属を堆積し、表面を研磨して配線金属を絶縁
膜中に残すようにしたので、絶縁膜、配線とも極めて平
坦化され、信頼性の高い多層配線を実現できる。
後、配線金属を堆積し、表面を研磨して配線金属を絶縁
膜中に残すようにしたので、絶縁膜、配線とも極めて平
坦化され、信頼性の高い多層配線を実現できる。
【０００６】
【実施例】図１はこの発明の実施例を示す断面工程図で
ある。同図（ａ）において、半導体基板上に図示しない
が能動素子をつくり込んだもの（基板）１上に、中間絶
縁膜２を体積する。
ある。同図（ａ）において、半導体基板上に図示しない
が能動素子をつくり込んだもの（基板）１上に、中間絶
縁膜２を体積する。
【０００７】次に図１（ｂ）に示すように、中間絶縁膜
２に溝３を通常のホトリソ・グラフィ・エッチング技術
を用いて形成する。 しかる後、第１層目の配線金属
４を全面に堆積する。
２に溝３を通常のホトリソ・グラフィ・エッチング技術
を用いて形成する。 しかる後、第１層目の配線金属
４を全面に堆積する。
【０００８】次に図１（ｃ）に示すように、第１層目の
配線金属４をメカニカル・ケミカルポリッシングを用い
て研磨すると配線金属４が溝中にのみ配線部５として残
り、平坦化された配線が実現する。この後、２層目以後
の配線を形成するには図１（ａ）〜（ｃ）をくり返せば
よい。なお、コンタクトホールの開孔、スルーホールの
開孔については、記述を省略したが、絶縁膜への溝形成
後、通常のパターニング技術により形成すればよいこと
は説明を要さないであろう。
配線金属４をメカニカル・ケミカルポリッシングを用い
て研磨すると配線金属４が溝中にのみ配線部５として残
り、平坦化された配線が実現する。この後、２層目以後
の配線を形成するには図１（ａ）〜（ｃ）をくり返せば
よい。なお、コンタクトホールの開孔、スルーホールの
開孔については、記述を省略したが、絶縁膜への溝形成
後、通常のパターニング技術により形成すればよいこと
は説明を要さないであろう。
【０００９】
【発明の効果】以上説明したように、この発明によれば
、中間又は層間絶縁膜に溝を設け、配線金属堆積後、メ
カニカル・ケミカルポリッシング法を用いて配線を絶縁
膜中に埋め込むようにしたので、配線、中間、層間絶縁
膜が平坦化され、信頼性の高い多層配線を有した半導体
装置の形成が可能となる。
、中間又は層間絶縁膜に溝を設け、配線金属堆積後、メ
カニカル・ケミカルポリッシング法を用いて配線を絶縁
膜中に埋め込むようにしたので、配線、中間、層間絶縁
膜が平坦化され、信頼性の高い多層配線を有した半導体
装置の形成が可能となる。
【図１】本発明の実施例の工程断面図。
【図２】従来技術の工程断面図。
１ 基板
２ 中間絶縁膜
３ 溝
４ 第１層配線金属
５ 配線部
Claims (2)
- 【請求項１】 半導体装置の製造においてその配線層
を形成するに当たって、（ａ）中間または層間絶縁膜を
堆積する工程、（ｂ）該絶縁膜に配線を行う部分として
の溝を形成する工程、（ｃ）該溝を含めて全面に配線金
属を堆積する工程、（ｄ）その後、前記溝に堆積された
配線金属を残すように表面を研磨して平坦にする工程で
行なうことを特徴とする半導体装置の製造方法。 - 【請求項２】 絶縁膜に形成された溝の中にのみ配線
金属が存在する配線部を有する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2473591A JPH04264728A (ja) | 1991-02-19 | 1991-02-19 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2473591A JPH04264728A (ja) | 1991-02-19 | 1991-02-19 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04264728A true JPH04264728A (ja) | 1992-09-21 |
Family
ID=12146408
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2473591A Pending JPH04264728A (ja) | 1991-02-19 | 1991-02-19 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04264728A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06318590A (ja) * | 1993-05-10 | 1994-11-15 | Nec Corp | 半導体装置の製造方法 |
| JPH09148431A (ja) * | 1995-11-21 | 1997-06-06 | Nec Corp | 半導体装置の製造方法 |
-
1991
- 1991-02-19 JP JP2473591A patent/JPH04264728A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06318590A (ja) * | 1993-05-10 | 1994-11-15 | Nec Corp | 半導体装置の製造方法 |
| JPH09148431A (ja) * | 1995-11-21 | 1997-06-06 | Nec Corp | 半導体装置の製造方法 |
| US6054383A (en) * | 1995-11-21 | 2000-04-25 | Nec Corporation | Fabrication method of semiconductor device |
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