JPH04262536A - 配線構体形成法 - Google Patents
配線構体形成法Info
- Publication number
- JPH04262536A JPH04262536A JP4295491A JP4295491A JPH04262536A JP H04262536 A JPH04262536 A JP H04262536A JP 4295491 A JP4295491 A JP 4295491A JP 4295491 A JP4295491 A JP 4295491A JP H04262536 A JPH04262536 A JP H04262536A
- Authority
- JP
- Japan
- Prior art keywords
- conductive layer
- wiring structure
- layer
- forming
- mask layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000015572 biosynthetic process Effects 0.000 title description 4
- 238000000034 method Methods 0.000 claims abstract description 114
- 239000000758 substrate Substances 0.000 claims abstract description 32
- 238000009713 electroplating Methods 0.000 claims abstract description 16
- 238000007747 plating Methods 0.000 claims description 12
- 230000000873 masking effect Effects 0.000 claims description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 238000010828 elution Methods 0.000 description 4
- 238000000992 sputter etching Methods 0.000 description 4
- 239000003792 electrolyte Substances 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 239000009719 polyimide resin Substances 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
Landscapes
- Manufacturing Of Printed Wiring (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
め要約のデータは記録されません。
Description
体を形成する配線構体形成法に関する。
体形成法が提案されている。すなわち、絶縁性基板1上
に、所要のパタ―ンを有する配線構体2を形成する(図
30)。
部的に覆っている例えばフォトレジストでなるマスク層
3を形成する(図31)。
の表面上及びマスク層3の表面上にそれに沿って連接し
て延長している導電性層4を、スパッタリング法によっ
て形成する(図32)。
線構体に対応しているパタ―ンを有する窓6A及び6B
を有する、例えばフォトレジストでなるマスク層5を形
成する(図33)。この場合、窓6Aは、上方からみて
配線構体2をマスク層3上の位置において横切って延長
しているパタ―ンを有し、また窓6Bは、上方からみて
配線構体2をマスク層3上以外の位置において横切って
延長している。
A及び6Bに臨む領域において、導電性層7A及び7B
を、導電性層4をメッキ用電極として用いた電解メッキ
法によって、マスク層5の窓6A及び6Bを埋めるよう
に形成する(図34)。
ば溶去処理)によって、マスク層5を導電性層4上から
除去する(図35)。
ばイオンミリング処理)によって、導電性層4を、導電
性層7A及び7B下の領域を導電性層8A及び8Bとし
て残して配線構体2及びマスク層3上から除去し、次で
、マスク層3に対する除去処理(溶去処理)によって、
マスク層を絶縁性基板1及び導電性層2から除去し、よ
って、導電性層7A及び8Aによる配線構体2を空隙1
0を介して橋架している配線構体9Aと、導電性層7B
及び8Bによる配線構体2に連結している他の配線構体
9Bとを形成する(図36)。
のような配線構体形成法によれば、導電性層7A及び7
Bを、電解メッキ法によって形成するので、それら導電
性層7A及び7Bを厚く形成することができる。このた
め、配線構体9A及び9Bを、低い抵抗を有するものと
して形成することができる。
〜図36に示す従来の配線構体形成法の場合、導電性層
7A及び7Bを電解メッキ法によって形成する工程にお
いて、電解液がマスク層5の窓6A及び6Bの内面にお
いても触れるため、マスク層5がその窓6A及び6Bの
内面においても電解液に侵され、よって、マスク層5の
窓6A及び6Bが当初のパタ―ンから崩れたパタ―ンに
なり、従って、導電性層7A及び7Bが所期のパタ―ン
で得られず、よって、配線構体9A及び9Bが所期のパ
タ―ンで得られなくなる、という欠点を有していた。
体形成法の場合、導電性層4に対する除去処理によって
、導電性層4から導電性層8A及び8Bを形成する工程
において、導電性層4の導電性層7A及び7B間の領域
が、導電性層7A及び7Bの影になることによって、導
電性層4が導電性層7A及び7B間において薄く残り、
このため、導電性層8A及び8Bが、短絡されているも
のとして形成されるおそれを有していた。また、このた
めに、導電性層4に対する除去処理を長時間行うなどし
た場合、絶縁性基板1の表面を損傷させるおそれを有す
る、などの欠点を有していた。
新規な配線構体形成法を提案せんとするものである。
る配線構体形成法は、(i)絶縁性基板上に、形成せん
とする配線構体に対応しているパタ―ンを有する窓を有
するマスク層を形成する工程と、(ii)上記マスク層
のその窓の内面を含んだ表面上に、それに沿って延長し
ている第1の導電性層を形成する工程と、(iii)上
記第1の導電性層上に、第2の導電性層を、上記第1の
導電性層をメッキ用電極として用いた電解メッキ法によ
って、上記マスク層の窓を上記第1の導電性層を介して
埋めるように形成する工程と、(iv)上記第1及び第
2の導電性層に対するそれらの上方からの除去処理によ
って、上記第1の導電性層から、その上記マスク層の窓
に臨む領域でなる断面U字状の第3の導電性層を形成す
るとともに、上記第2の導電性層から、その上記マスク
層の窓に臨む領域でなる第4の導電性層を形成する工程
とを有する。
は、請求項1記載の配線構体形成法において、上記第3
及び第4の導電性層を形成して後、上記マスク層を除去
する。
は、(i)絶縁性基板上に、形成せんとする配線構体に
対応しているパタ―ンを有する第1の窓を有する第1の
マスク層を形成する工程と、(ii)上記第1のマスク
層の第1の窓の内面を含んだ表面上に、それに沿って延
長している第1の導電性層を形成する工程と、上記第1
の導電性層上に、第2の導電性層を、上記第1の導電性
層をメッキ用電極として用いた電解メッキ法によって、
上記第1のマスク層の第1の窓を埋めるように形成する
工程と、(iii)上記第2の導電性層上に、上記第1
及び第2の導電性層を上記第1のマスク層の第1の窓に
臨む領域においてマスクする第2のマスク層を形成する
工程と、 (iv)上記第1及び第2の導電性層に対す
る上記第2のマスク層をマスクとする除去処理によって
、上記第1の導電性層から、上記第1のマスク層の第1
の窓に臨む領域でなる断面U字状の第3の導電性層を形
成するとともに、上記第2の導電性層から、第1のマス
ク層の上記第1の窓に臨む領域でなる第4の導電性層を
形成する工程とを有する。
は、(i)絶縁性基板上に、形成せんとする配線構体に
対応しているパタ―ンを有する第1の窓を有する第1の
マスク層を形成する工程と、(ii)上記第1のマスク
層の第1の窓の内面を含んだ表面上に、それに沿って延
長している第1の導電性層を形成する工程と、(iii
)上記第1の導電性層上に、それらに沿って延長してい
る第2の導電性層を、上記第1の導電性層をメッキ用電
極として用いた電解メッキ法によって形成する工程と、
(iv)上記第2の導電性層上に、その上記第1のマス
ク層の第1の窓に臨む領域をマスクする第2のマスク層
を形成する工程と、(v)上記第1及び第2の導電性層
に対する上記第2のマスク層をマスクとする除去処理に
よって、上記第1及び第2の導電性層から上記第1の窓
に臨む領域による第3及び第4の導電性層を形成する工
程とを有する。
は、請求項3または請求項4記載の配線構体形成法にお
いて、上記第3及び第4の導電性層を形成して後、上記
第2のマスク層のみを、または上記第1及び第2のマス
ク層の双方を除去する。
は、(i)絶縁性基板上に、配線構体としての第1及び
第2の導電性層を形成する工程と(ii)上記絶縁性基
板上に、上記第1及び第2の導電性層を外部に臨ませる
第1及び第2の窓を有する第1のマスク層を形成する工
程と、(iii)上記第1のマスク層の第1及び第2の
窓の内面を含んだ表面上及び上記第1及び第2の導電性
層の上記第1のマスク層の第1及び第2の窓に臨む領域
上に、それらに接し且つそれらに沿って連続して延長し
ている第3の導電性層を形成する工程と、(iv)上記
第3の導電性層上に、第4の導電性層を、上記第3の導
電性層をメッキ用電極として用いた電解メッキ法によっ
て、上記マスク層の第1及び第2の窓を上記第3の導電
性層を介して埋めるように形成する工程と、(v)上記
第4の導電性層上に、上記第3及び第4の導電性層の上
記第1のマスク層の第1及び第2の窓に臨む領域及び上
記第1のマスク層の第1及び第2の窓間の領域をマスク
する第2のマスク層を形成する工程と、(vi)上記第
3及び第4の導電性層に対する上記第2のマスク層をマ
スクとする除去処理によって、上記第3及び第4の導電
性層から、それらの上記第2のマスク層下の領域でなる
第5及び第6の導電性層を形成する工程とを有する。
は、請求項6記載の配線構体形成法において、上記第5
及び第6の導電性層を形成して後、上記第2のマスク層
のみを、または上記第1及び第2のマスク層の双方を除
去する工程とを有する。
法によれば、第1の導電性層上に、第2の導電性層を、
電解メッキ法によって形成する工程において、第1の導
電性層が、マスク層の窓の内面を含んだ表面上に延長し
ているので、マスク層が図30で前述した従来の配線構
体形成法の場合のように電解液によって侵されるという
ことがないため、第2の導電性層を形成する工程に関し
、図30で前述した従来の配線構体形成法の場合の前述
した欠点を有効に回避することができる。
方からの除去処理によって、第1及び第2の導電性層か
ら、配線構体としての第3及び第4の導電性層を形成す
るようにしているので、配線構体の2本を第1及び第2
の配線構体として近接して形成しても、図30で前述し
た従来の配線構体形成法の場合のように配線構体**そ
れら第1及び第2の配線構体を、それら間が短縮されて
いるものとして形成されるおそれなしに、容易に形成す
ることができる。
によれば、マスク層を除去するので、配線構体の2本を
第1及び第2の配線構体として近接して形成しても、そ
れら第1及び第2の配線構体をそれら間の寄生容量が、
マスク層を除去しない場合に比し低いものとして形成す
ることができる。
配線構体形成法の第1の実施例を述べよう。
対応部分には同一符号を付し、詳細説明を省略する。
成法は、次に述べる順次の工程をとって、配線構体を形
成する。
述した従来の配線構体形成法の場合と同様の配線構体2
を同様に形成する(図1)。
た従来の配線構体形成法の場合と同様のマスク層3を同
様に形成する(図2)。
た従来の配線構体形成法の場合と同様の、形成せんとす
る配線構体に対応している窓6A及び6Bを有する同様
のマスク層5を、同様のパタ―ンに形成する(図3)。
を含んだ表面上に、それに沿って延長している導電性層
11を例えばスパッタリング法によって形成する(図4
)。この場合、導電性層11は、マスク層5の窓6Aが
絶縁性基板1及びマスク層3を外部に臨ませ、また、マ
スク層5の窓6Bが絶縁性基板1及び配線構体2を外部
に臨ませているので、マスク層5の表面上から、絶縁性
基板1及びマスク層3のマスク層5の窓6Aに臨む領域
、及び絶縁性基板1及び配線構体2のマスク層5の窓6
Bに臨む領域にも連続して延長している。
導電性層12を、導電性層11をメッキ用電極として用
いた電解メッキ法によって、マスク層5の窓6A及び6
Bを導電性層10を介して埋めるように形成する(図5
)。
らの上方からの除去処理(例えばイオンミリング処理)
によって、導電性層11から、そのマスク層5の窓6A
及び6Bに領域でなる断面U字状の導電性層13A及び
13Bを形成するとともに、導電性層12から、そのマ
スク層5の窓6A及び6Bに臨む領域でなる導電性層1
4A及び14Bを形成し、よって、導電性層13A及び
14Aによる配線構体15Aと、導電性層13B及び1
4Bによる配線構体2に連結している配線構体15Bと
を形成する(図6)。
(例えば溶去処理)によって、マスク層3及び5を絶縁
性基板1から除去し、よって、半導体層2を空隙10を
介して橋架している配線構体15Aと、配線構体2に連
結している配線構体15Bとを形成する(図7)。
1の実施例である。
る配線構体形成法の第2の実施例を述べよう。
応部分には同一符号を付し、詳細説明を省略する。
形成法は、次に述べる順次の工程をとって配線構体を形
成する。すなわち、図1〜図7に示す本発明による配線
構体形成法における図1〜図5に示す順次の工程をとっ
て、図5に示すと同様の構成を得る(図8)。
マスク層5の窓6A及び6Bと同じパタ―ンを有する窓
6A′及び6B′を有するマスク層5′を、マスク層5
に準じて形成する(図9)。
の内表面を含めた表面上及び導電性層12のマスク層5
′の窓6A′及び6B′に臨む領域上にそれらに沿って
連続延長している導電性層11′を、導電性層11に準
じて形成する(図10)。
′を、導電性層12に準じて、導電性層11′をメッキ
用電極として用いた電解メッキ法によってマスク層5′
の窓6A′及び6B′を導電性層11′を介して埋める
ように形成する(図11)。
配線構体形成法における図7に示す工程に準じた工程を
2回とって、導電性層2を空隙10を介して橋架してい
る、導電性層13A、14A、13A′及び14A′か
らなる配線構体15A′と、導電性層2に連結している
、導電性層13B、14B、13B′及び14B′から
なる配線構体15B′とを形成する(図12)。
2の実施例である。
よる配線構体形成法の第3の実施例を述べよう。図13
〜図16において、図1〜図7との対応部分には同一符
号を付し、詳細説明を省略する。図13〜図16に示す
本発明による配線構体形成法は、次に述べる順次の工程
をとって配線構体を形成する。
配線構体形成法における図1〜図5に示す順次の工程を
とって、図5に示すと同様の構成を得る(図13)。
の窓6A及び6Bに臨む領域をマスクする例えばフォト
レジストでなるマスク層16を形成する(図14)。
ク層16をマスクとする除去処理(例えばイオンミリン
グ処理)によって、導電性層11から、図1〜図7に示
す本発明による配線構体形成法の図6に示す工程で形成
されると同様の導電性層13A及び13Bと、図1〜図
7に示す本発明による配線構体形成法の図6に示す工程
で形成される導電性層14A及び14Bに対応している
導電性層14A″及び14B″とを形成し、よって、導
電性層13A及び14A″からなる導電性層15A″と
、配線構体2に連結している、導電性層13B及び14
B″からなる導電性層15B″とを形成する(図15)
。
によって、配線構体2を空隙10を介して橋架している
導電性層15A″と、配線構体2に連結している導電性
層15B″とを形成する(図16)。
3の実施例である。
よる配線構体形成法の第4の実施例を述べよう。図17
〜図22において、図1〜図7との対応部分には同一符
号を付して示す。
体形成法は、次に述べる順次の工程をとって、配線構体
を形成する。
に準じてマスク層5に対応している、窓6″を有するマ
スク層5″を形成する(図17)。次に、マスク層5″
のその窓6″を含んだ表面上に、図4の場合と同様の導
電性層11を形成する(図18)。
長している図5の場合の導電性層12に対応している、
導電性層12″を形成する(図19)。
5″の窓6″に臨む領域をマスクとする例えばフォトレ
ジストでなる、図14のマスク層16に対応しているマ
スク層16′を形成する(図20)。
スク層16′をマスクとする除去処理(例えばイオンミ
リング処理)によって、導電性層11及び12″から、
マスク層5″の窓6″に臨む領域でなる導電性層13及
び14″とを形成し、よって、導電性層13及び14″
からなる配線構体15″を形成する(図21)。
(例えば溶去処理)によって、マスク層5″及び16′
をそれぞれ絶縁性基板1及び配線構体15″上から除去
する(図22)。
4の実施例である。
よる配線構体形成法の第5の実施例を述べよう。図23
〜図29に示す本発明による配線構体形成法は、次に述
べる順次の工程をとって、絶縁性基板上に形成されてい
る2本の配線構体が、それら間の絶縁性基板上に形成さ
れている他の配線構体を橋架している構成を得る。
構体21A、21B及び21Cを、配線構体21Cが配
線構体21A及び21B間に延長しているように形成す
る(図23)。
及び21Bを外部に臨ませる窓23A及び23Bを有す
るマスク層22を形成する(図24)。
の内表面を含めた表面上及び配線構体21A及び21B
のマスク層22の窓23A及び23Bに臨む領域上に連
続延長している導電性層24を形成する(図25)。
、導電性層24をメッキ用電極として用いた電解メッキ
法によって、マスク層22の窓23A及び23Bを埋め
るように形成する(図26)。
び25のマスク層22の窓23A及び23Bに臨む領域
及びマスク層22の窓23A及び23B間の領域をマス
クする例えばフォトレジストでなるマスク層26を形成
する(図27)。
ク層26をマスクとする除去処理によって、導電性層2
4及び25から、それらのマスク層26下の領域でなる
導電性層26及び27を形成し、よって、導電性層26
及び27による両端を配線構体21A及び21Bにそれ
ぞれ連結して、配線構体21Cを橋架している橋架導電
性層28を形成する(図28)。
処理(溶去処理)によって、それらを除去し、配線構体
21C及び橋架導電性層28間に空隙29を形成する(
図29)。
5の実施例である。
実施例を示したに留まり、図1〜図7、図13〜図16
及び図23〜図29で上述した本発明による配線構体形
成法において、マスク層5及び5′を、例えばポリイミ
ド樹脂などの絶縁剤で形成し、そして、図7の工程をと
らず、マスク層5及び5′を残すようにすることもでき
、その他、本発明の精神を脱することなしに、種々の変
型、変更をなし得るであろう。
実施例を示す第1番目の工程における略線的平面図及び
その断面図である。
実施例を示す第2番目の工程における略線的平面図及び
その断面図である。
実施例を示す第3番目の工程における略線的平面図及び
その断面図である。
実施例を示す第4番目の工程における略線的平面図及び
その断面図である。
実施例を示す第5番目の工程における略線的平面図及び
その断面図である。
実施例を示す第6番目の工程における略線的平面図及び
その断面図である。
実施例を示す第7番目の工程における略線的平面図及び
その断面図である。
実施例を示す第1番目の工程における略線的平面図及び
その断面図である。
実施例を示す第2番目の工程における略線的平面図及び
その断面図である。
の実施例を示す第3番目の工程における略線的平面図及
びその断面図である。
の実施例を示す第4番目の工程における略線的平面図及
びその断面図である。
の実施例を示す第5番目の工程における略線的平面図及
びその断面図である。
の実施例を示す第1番目の工程における略線的平面図及
びその断面図である。
の実施例を示す第2番目の工程における略線的平面図及
びその断面図である。
の実施例を示す第3番目の工程における略線的平面図及
びその断面図である。
の実施例を示す第4番目の工程における略線的平面図及
びその断面図である。
の実施例を示す第1番目の工程における略線的平面図及
びその断面図である。
の実施例を示す第2番目の工程における略線的平面図及
びその断面図である。
の実施例を示す第3番目の工程における略線的平面図及
びその断面図である。
の実施例を示す第4番目の工程における略線的平面図及
びその断面図である。
の実施例を示す第5番目の工程における略線的平面図及
びその断面図である。
の実施例を示す第6番目の工程における略線的平面図及
びその断面図である。
の実施例を示す第1番目の工程における略線的平面図及
びその断面図である。
の実施例を示す第2番目の工程における略線的平面図及
びその断面図である。
の実施例を示す第3番目の工程における略線的平面図及
びその断面図である。
の実施例を示す第4番目の工程における略線的平面図及
びその断面図である。
の実施例を示す第5番目の工程における略線的平面図及
びその断面図である。
の実施例を示す第6番目の工程における略線的平面図及
びその断面図である。
の実施例を示す第7番目の工程における略線的平面図及
びその断面図である。
工程における略線的平面図及びその断面図である。
工程における略線的平面図及びその断面図である。
工程における略線的平面図及びその断面図である。
工程における略線的平面図及びその断面図である。
工程における略線的平面図及びその断面図である。
工程における略線的平面図及びその断面図である。
工程における略線的平面図及びその断面図である。
配線構体3、5
マスク層 4 導電性層6A、6B
窓 7A、7B 導電性層 8A、8B 導電性層 9A、9B 配線構体 10 空隙11、12
導電性層 13A、13B 導電性層 14A、14B 導電性層 15A、15B 配線構体 21A、21B、21C配線構体 22 マスク層23A、2
3B 窓
Claims (7)
- 【請求項1】 絶縁性基板上に、形成せんとする配線
構体に対応しているパタ―ンを有する窓を有するマスク
層を形成する工程と、上記マスク層のその窓の内面を含
んだ表面上に、それに沿って延長している第1の導電性
層を形成する工程と、上記第1の導電性層上に、第2の
導電性層を、上記第1の導電性層をメッキ用電極として
用いた電解メッキ法によって、上記マスク層の窓を上記
第1の導電性層を介して埋めるように形成する工程と、
上記第1及び第2の導電性層に対するそれらの上方から
の除去処理によって、上記第1の導電性層から、その上
記マスク層の窓に臨む領域でなる断面U字状の第3の導
電性層を形成するとともに、上記第2の導電性層から、
その上記マスク層の窓に臨む領域でなる第4の導電性層
を形成する工程とを有する配線構体形成法。 - 【請求項2】 請求項1記載の配線構体形成法におい
て、上記第3及び第4の導電性層を形成して後、上記マ
スク層を除去することを特徴とする配線構体形成法。 - 【請求項3】絶縁性基板上に、形成せんとする配線構体
に対応しているパタ―ンを有する第1の窓を有する第1
のマスク層を形成する工程と、上記第1のマスク層の第
1の窓の内面を含んだ表面上に、それに沿って延長して
いる第1の導電性層を形成する工程と、上記第1の導電
性層上に、第2の導電性層を、上記第1の導電性層をメ
ッキ用電極として用いた電解メッキ法によって、上記第
1のマスク層の第1の窓を埋めるように形成する工程と
、上記第2の導電性層上に、上記第1及び第2の導電性
層を上記第1のマスク層の第1の窓に臨む領域において
マスクする第2のマスク層を形成する工程と、上記第1
及び第2の導電性層に対する上記第2のマスク層をマス
クとする除去処理によって、上記第1の導電性層から、
上記第1のマスク層の第1の窓に臨む領域でなる断面U
字状の第3の導電性層を形成するとともに、上記第2の
導電性層から、第1のマスク層の上記第1の窓に臨む領
域でなる第4の導電性層を形成する工程とを有する配線
構体形成法。 - 【請求項4】 絶縁性基板上に、形成せんとする配線
構体に対応しているパタ―ンを有する第1の窓を有する
第1のマスク層を形成する工程と、上記第1のマスク層
の第1の窓の内面を含んだ表面上に、それに沿って延長
している第1の導電性層を形成する工程と、上記第1の
導電性層上に、それらに沿って延長している第2の導電
性層を、上記第1の導電性層をメッキ用電極として用い
た電解メッキ法によって形成する工程と、上記第2の導
電性層上に、その上記第1のマスク層の第1の窓に臨む
領域をマスクする第2のマスク層を形成する工程と、上
記第1及び第2の導電性層に対する上記第2のマスク層
をマスクとする除去処理によって、上記第1及び第2の
導電性層から上記第1の窓に臨む領域による第3及び第
4の導電性層を形成する工程とを有することを特徴とす
る配線構体。 - 【請求項5】 請求項3または請求項4記載の配線構
体形成法において、上記第3及び第4の導電性層を形成
して後、上記第2のマスク層のみを、または上記第1及
び第2のマスク層の双方を除去することを特徴とする配
線構体形成法。 - 【請求項6】 絶縁性基板上に、配線構体としての第
1及び第2の導電性層を形成する工程と、上記絶縁性基
板上に、上記第1及び第2の導電性層を外部に臨ませる
第1及び第2の窓を有する第1のマスク層を形成する工
程と、上記第1のマスク層の第1及び第2の窓の内面を
含んだ表面上及び上記第1及び第2の導電性層の上記第
1のマスク層の第1及び第2の窓に臨む領域上に、それ
らに接し且つそれらに沿って連続して延長している第3
の導電性層を形成する工程と、上記第3の導電性層上に
、第4の導電性層を、上記第3の導電性層をメッキ用電
極として用いた電解メッキ法によって、上記マスク層の
第1及び第2の窓を上記第3の導電性層を介して埋める
ように形成する工程と、上記第4の導電性層上に、上記
第3及び第4の導電性層の上記第1のマスク層の第1及
び第2の窓に臨む領域及び上記第1のマスク層の第1及
び第2の窓間の領域をマスクする第2のマスク層を形成
する工程と、上記第3及び第4の導電性層に対する上記
第2のマスク層をマスクとする除去処理によって、上記
第3及び第4の導電性層から、それらの上記第2のマス
ク層下の領域でなる第5及び第6の導電性層を形成する
工程とを有することを特徴とする配線構体形成法。 - 【請求項7】 請求項6記載の配線構体形成法におい
て、上記第5及び第6の導電性層を形成して後、上記第
2のマスク層のみを、または上記第1及び第2のマスク
層の双方を除去する工程とを有することを特徴とする配
線構体形成法。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4295491A JP2962490B2 (ja) | 1991-02-15 | 1991-02-15 | 配線構体形成法 |
US07/787,136 US5281769A (en) | 1990-11-05 | 1991-11-04 | Dewall plating technique |
US08/133,211 US5639686A (en) | 1990-11-05 | 1993-10-07 | Method of fabricating circuit elements on an insulating substrate |
US08/449,277 US5550068A (en) | 1990-11-05 | 1995-05-24 | Process of fabricating a circuit element for transmitting microwave signals |
US08/608,520 US5652157A (en) | 1990-11-05 | 1996-02-28 | Forming a gate electrode on a semiconductor substrate by using a T-shaped dummy gate |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4295491A JP2962490B2 (ja) | 1991-02-15 | 1991-02-15 | 配線構体形成法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04262536A true JPH04262536A (ja) | 1992-09-17 |
JP2962490B2 JP2962490B2 (ja) | 1999-10-12 |
Family
ID=12650417
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4295491A Expired - Lifetime JP2962490B2 (ja) | 1990-11-05 | 1991-02-15 | 配線構体形成法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2962490B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6808641B2 (en) * | 2000-01-17 | 2004-10-26 | Murata Manufacturing Co., Ltd | Method of wiring formation and method for manufacturing electronic components |
-
1991
- 1991-02-15 JP JP4295491A patent/JP2962490B2/ja not_active Expired - Lifetime
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6808641B2 (en) * | 2000-01-17 | 2004-10-26 | Murata Manufacturing Co., Ltd | Method of wiring formation and method for manufacturing electronic components |
US7316783B2 (en) | 2000-01-17 | 2008-01-08 | Murata Manufacturing Co., Ltd. | Method of wiring formation and method for manufacturing electronic components |
Also Published As
Publication number | Publication date |
---|---|
JP2962490B2 (ja) | 1999-10-12 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4299227B2 (ja) | 薄膜トランジスタアレイパネルの製造方法 | |
JPH04262536A (ja) | 配線構体形成法 | |
JPH11340320A (ja) | 半導体装置 | |
CN103700627A (zh) | 一种阵列基板的制作方法 | |
US5559345A (en) | Thin film transistor having redundant metal patterns | |
JPH0449694B2 (ja) | ||
JPS5915178B2 (ja) | 配線構造及び方法 | |
JPH01105575A (ja) | 薄膜トランジスタマトリクス | |
US4097685A (en) | Discrete crossover chips for individual conductor track crossovers in hybrid circuits and method for constructing same | |
JPH11312943A (ja) | 弾性表面波装置の製造方法 | |
JPS61134786A (ja) | 表示装置 | |
JPS60192348A (ja) | 半導体集積回路の多層配線の形成方法 | |
JPH0246738A (ja) | 微細電極の形成法 | |
JPS6343122A (ja) | 液晶セルおよびその製法 | |
JPS603798B2 (ja) | ジヨセフソン干渉装置 | |
JPH0350756A (ja) | 半導体集積回路の製造方法 | |
JPS62104142A (ja) | 半導体装置 | |
JP2000021636A (ja) | 電子部品 | |
JP3019944U (ja) | 蛍光表示管 | |
JPH01115141A (ja) | 配線の形成方法 | |
JPS5976447A (ja) | 多層配線方法 | |
JPS59114895A (ja) | 多層配線の形成方法 | |
JPH042151A (ja) | エアーブリッジ構造配線の作成方法 | |
JPS59229781A (ja) | 磁気バブルメモリ素子の製造方法 | |
JPS63204742A (ja) | 半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070806 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080806 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080806 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090806 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090806 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100806 Year of fee payment: 11 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100806 Year of fee payment: 11 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110806 Year of fee payment: 12 |
|
EXPY | Cancellation because of completion of term | ||
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110806 Year of fee payment: 12 |