JPH04262433A - Memory card - Google Patents

Abstract

PURPOSE:To make it possible to read/write upper level data or lower level data, or upper level data and lower level data, and to read out attributive data without using a memory. CONSTITUTION:When memory 1 is being selected by decoder 3, if an output enable signal #OE is issued, data in memory 1 is read out to bus DBMS (DBLS) in response to an address signal AD, and if a write enable signal #WE is issued, data in bus DBMS (DBLS) alone is written in memory 1 in response to an address signal AD. When both memory 1 and memory 2 are being selected by decoders 3 and 4, if an output enable signal #OE is issued, data in memory 1 and data in memory 2 are read out to buses DBMS and DBLS, and if a write enable signal #WE is issued, data in bus DBMS and data in bus DBLS are written in memory 1 and memory 2, respectively.

Description

【発明の詳細な説明】[Detailed description of the invention]

【０００１】0001

【産業上の利用分野】本発明は上位データを記憶するメ
モリと、下位データを記憶するメモリと、メモリを選択
する信号をデコードするデコーダとを備えているメモリ
カードに関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a memory card that includes a memory for storing upper-order data, a memory for storing lower-order data, and a decoder for decoding a signal for selecting a memory.

【０００２】0002

【従来の技術】図４は従来のこの種のメモリカードの構
成を示すブロック図である。コントロール信号線＃Ａ１
　及びアドレス最上位信号線ＡＤＭＳは、デコーダ４の
コントロール信号端子＃Ａ１　及びアドレス最上位信号
端子Ａ２と各別に接続される。デコーダ４の出力端子＃
Ｙ１　はメモリ１の一側のチップイネーブル信号端子＃
ＣＥ　及びメモリ２の一側のチップイネーブル信号端子
＃ＣＥ　と接続される。デコーダ４の出力端子＃Ｙ０　
はメモリ１の他側のチップイネーブル信号端子＃ＣＥ　
及びメモリ２の他側のチップイネーブル信号端子＃ＣＥ
　と接続される。アドレスバスＡＤはメモリ１のアドレ
ス信号端子Ａ３及びメモリ２のアドレス信号端子Ａ３と
接続される。アウトプットイネーブル信号線＃ＯＥ　は
、メモリ１のアウトプットイネーブル信号端子＃Ａ４　
及びメモリ２のアウトプットイネーブル信号端子＃Ａ４
　と接続される。メモリ１のデータバス端子Ｙ３は、上
位データを転送する上位データバスＤＢＭＳと接続され
、メモリ２のデータバス端子Ｙ３は下位データを転送す
る下位データバスＤＢＬＳと接続される。2. Description of the Related Art FIG. 4 is a block diagram showing the structure of a conventional memory card of this type. Control signal line #A1
The most significant address signal line ADMS is connected to the control signal terminal #A1 and the most significant address signal terminal A2 of the decoder 4, respectively. Decoder 4 output terminal #
Y1 is the chip enable signal terminal # on one side of memory 1
CE and the chip enable signal terminal #CE on one side of the memory 2. Decoder 4 output terminal #Y0
is the chip enable signal terminal #CE on the other side of memory 1
and chip enable signal terminal #CE on the other side of memory 2
connected to. Address bus AD is connected to address signal terminal A3 of memory 1 and address signal terminal A3 of memory 2. The output enable signal line #OE is the output enable signal terminal #A4 of memory 1.
and memory 2 output enable signal terminal #A4
connected to. A data bus terminal Y3 of the memory 1 is connected to an upper data bus DBMS that transfers upper data, and a data bus terminal Y3 of the memory 2 is connected to a lower data bus DBLS that transfers lower data.

【０００３】次にこのメモリカードの動作を説明する。 メモリ１，２のデータを読出す場合、コントロール信号
線＃ＣＳ　をＬレベルにし、アドレスバスＡＤにアドレ
ス信号を与えると、デコーダ４がメモリ１及びメモリ２
を選択する。ここでアウトプットイネーブル信号線＃Ｏ
Ｅ　がＬレベルになると、メモリ１，２がともにアウト
プットイネーブル状態になり、上位データバスＤＢＭＳ
及び下位データバスＤＢＬＳにメモリ１，２のデータが
読出される。また、メモリカードに用いているメモリの
種類、記憶容量等のメモリカードの属性データをメモリ
１，２の記憶領域の一部分に記憶させておき、アドレス
バスＡＤにより特定のアドレス信号を与えることにより
、通常の読出し動作で属性データが読出される。Next, the operation of this memory card will be explained. When reading data from memories 1 and 2, when the control signal line #CS is set to L level and an address signal is applied to the address bus AD, the decoder 4 reads the data from memories 1 and 2.
Select. Here, output enable signal line #O
When E goes to the L level, both memories 1 and 2 become output enabled, and the upper data bus DBMS
The data of memories 1 and 2 is read out to the lower data bus DBLS. In addition, by storing attribute data of the memory card such as the type of memory used in the memory card and the storage capacity in a part of the storage area of the memories 1 and 2, and giving a specific address signal via the address bus AD, Attribute data is read by a normal read operation.

【０００４】0004

【発明が解決しようとする課題】しかし乍ら、従来のメ
モリカードは、上位データバスと接続したメモリ及び下
位データバスと接続したメモリをともに選択するから、
上位データ及び下位データのいずれか一方を読出すこと
ができない。またメモリカードの属性データは、メモリ
の記憶領域の一部分に記憶させるか、あるいは属性デー
タ用のメモリを別に設けなければならないという問題が
ある。本発明は斯かる問題に鑑み、上位データ及び下位
データのいずれか一方の読出し、書込みができるメモリ
カード及び属性データをメモリの記憶領域の一部分又は
属性データ用メモリに記憶させる必要がないメモリカー
ドを提供することを目的とする。[Problems to be Solved by the Invention] However, since conventional memory cards select both the memory connected to the upper data bus and the memory connected to the lower data bus,
Either the upper data or the lower data cannot be read. Another problem is that the attribute data of the memory card must be stored in a portion of the storage area of the memory, or a separate memory must be provided for the attribute data. In view of such problems, the present invention provides a memory card that can read and write either upper-level data or lower-level data, and a memory card that does not require storing attribute data in a part of the storage area of the memory or in the memory for attribute data. The purpose is to provide.

【０００５】[0005]

【課題を解決するための手段】第１発明に係るメモリカ
ードは、上位データのバスと接続された第１メモリに接
続している第１デコーダと、下位データのバスと接続さ
れた第２メモリに接続している第２デコーダとを備えて
、第１メモリ若しくは第２メモリの一方、又は第１メモ
リ及び第２メモリの双方を選択できる構成にする。第２
発明に係るメモリカードは、上位データのバスと接続さ
れた第１メモリに接続している第１デコーダと、下位デ
ータのバスと接続された第２メモリに接続している第２
デコーダと、上位データのバス又は下位データのバスの
一方と接続されたバッファとを備え、第１デコーダ及び
第２デコーダの出力に基づいて第１メモリ若しくは第２
メモリの一方、又は第１メモリ及び第２メモリの双方を
選択できるようにし、第３デコーダの出力に基づいてバ
ッファを選択する場合は第１デコーダ及び第２デコーダ
により第１メモリ及び第２メモリの選択を禁じ、バッフ
ァの入力をバスへ出力する構成にする。[Means for Solving the Problems] A memory card according to a first aspect of the invention includes a first decoder connected to a first memory connected to an upper data bus, and a second memory connected to a lower data bus. and a second decoder connected to the decoder, so that one of the first memory, the second memory, or both the first memory and the second memory can be selected. Second
The memory card according to the invention includes a first decoder connected to a first memory connected to an upper data bus, and a second decoder connected to a second memory connected to a lower data bus.
a decoder, and a buffer connected to either an upper data bus or a lower data bus, and the buffer is connected to a first memory or a second memory based on the outputs of the first decoder and the second decoder.
When selecting one of the memories or both the first memory and the second memory, and selecting the buffer based on the output of the third decoder, the first decoder and the second decoder select the first memory and the second memory. The configuration is such that selection is prohibited and the buffer input is output to the bus.

【０００６】[0006]

【作用】第１発明では、第１デコーダの出力により第１
メモリを選択すると、上位データの読出し又は書込みが
できる。第２デコーダの出力により第２メモリを選択す
ると下位データの読出し又は書込みができる。第１デコ
ーダ及び第２デコーダの出力により、第１メモリ及び第
２メモリをともに選択すると、上位データ及び下位デー
タ双方の読出し又は書込みができる。これにより上位デ
ータ若しくは下位データの一方、又は上位データ及び下
位データ双方の読出し、書込みができる。[Operation] In the first invention, the output of the first decoder causes the first
When a memory is selected, upper data can be read or written. When the second memory is selected by the output of the second decoder, lower data can be read or written. When both the first memory and the second memory are selected by the outputs of the first decoder and the second decoder, both upper data and lower data can be read or written. This allows reading and writing of either the upper data or the lower data, or both the upper data and the lower data.

【０００７】第２発明では、第１デコーダの出力により
第１メモリを選択すると、上位データの読出しができる
。第２デコーダの出力により第２メモリを選択すると下
位データの読出しができる。第１デコーダ及び第２デコ
ーダの出力により、第１メモリ及び第２メモリをともに
選択すると、上位データ及び下位データ双方の読出しが
できる。第３デコーダの出力によりバッファを選択する
と第１デコーダ及び第２デコーダによる第１メモリ及び
第２メモリの選択を禁じ、バッファの入力をバスへ出力
する。これにより、上位データ若しくは下位データの一
方、又は上位データ及び下位データ双方の読出しができ
、バッファに入力した特定のデータをバスへ出力できる
。In the second invention, when the first memory is selected by the output of the first decoder, upper data can be read. When the second memory is selected by the output of the second decoder, lower data can be read. When both the first memory and the second memory are selected by the outputs of the first decoder and the second decoder, both upper data and lower data can be read. When the buffer is selected by the output of the third decoder, the selection of the first memory and the second memory by the first decoder and the second decoder is prohibited, and the input of the buffer is outputted to the bus. Thereby, either the upper data or the lower data, or both the upper data and the lower data can be read, and the specific data input to the buffer can be output to the bus.

【０００８】[0008]

【実施例】以下本発明をその実施例を示す図面により詳
述する。図１は本発明に係るメモリカードの構成を示す
ブロック図である。後述するメモリを選択する信号を与
えるコントロール信号線＃ＣＳ２は、後述する上位デー
タ用のメモリ１を選択するデコーダ３のコントロール信
号端子＃Ａ１　と、同様にメモリを選択する信号を与え
るコントロール信号線＃ＣＳ１は後述する下位データ用
のメモリ２をアクセスするデコーダ４のコントロール信
号端子＃Ａ１　と接続される。ライトイネーブル信号線
＃ＷＥ　はデコーダ５のライトイネーブル信号端子＃Ａ
５　と接続される。デコーダ３の出力端子＃Ｙ０　はメ
モリ１のチップイネーブル信号端子＃ＣＥ　と、デコー
ダ４の出力端子Ｙ０はメモリ２のチップイネーブル信号
端子＃ＣＥ　と各別に接続される。DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be explained in detail below with reference to drawings showing embodiments thereof. FIG. 1 is a block diagram showing the configuration of a memory card according to the present invention. A control signal line #CS2 that provides a signal for selecting a memory, which will be described later, is connected to a control signal terminal #A1 of a decoder 3 that selects a memory 1 for upper data, which will be described later, and a control signal line #CS2 that provides a signal to select a memory. CS1 is connected to a control signal terminal #A1 of a decoder 4 that accesses a memory 2 for lower-order data, which will be described later. Write enable signal line #WE is write enable signal terminal #A of decoder 5
5 is connected. The output terminal #Y0 of the decoder 3 is connected to the chip enable signal terminal #CE of the memory 1, and the output terminal Y0 of the decoder 4 is connected to the chip enable signal terminal #CE of the memory 2, respectively.

【０００９】デコーダ５の出力端子＃Ｙ０　は、メモリ
１及びメモリ２の各ライトイネーブル信号端子＃Ａ６　
と接続される。アウトプットイネーブル信号線＃ＯＥ　
はメモリ１及びメモリ２の各アウトプットイネーブル信
号端子＃Ａ４　と接続される。アドレスバスＡＤはメモ
リ１及びメモリ２の各アドレス信号端子Ａ３と接続され
る。メモリ１のデータバス端子Ｙ３は上位データを転送
する上位データバスＤＢＭＳと、メモリ２のデータバス
端子Ｙ３は下位データを転送する下位データバスＤＢＬ
Ｓと各別に接続される。前記デコーダ３，４はコントロ
ール信号線＃ＣＳ２、＃ＣＳ１に与えられた信号をデコ
ードする。なお、メモリ１又は２の記憶領域の一部分に
属性データを記憶させてある。The output terminal #Y0 of the decoder 5 is connected to each write enable signal terminal #A6 of the memory 1 and the memory 2.
connected to. Output enable signal line #OE
is connected to each output enable signal terminal #A4 of memory 1 and memory 2. Address bus AD is connected to each address signal terminal A3 of memory 1 and memory 2. The data bus terminal Y3 of memory 1 is an upper data bus DBMS that transfers upper data, and the data bus terminal Y3 of memory 2 is a lower data bus DBL that transfers lower data.
Each is connected to S separately. The decoders 3 and 4 decode the signals applied to the control signal lines #CS2 and #CS1. Note that attribute data is stored in a part of the storage area of the memory 1 or 2.

【００１０】次にこのように構成したメモリカードの動
作を説明する。いま、例えば上位データＤ８〜Ｄ１５　
をメモリ１から読出す場合、コントロール信号線ＣＳ２
　をＬレベルにし、コントロール信号線ＣＳ１　をＨレ
ベルにする。そうするとデコーダ３の出力端子＃Ｙ０　
がＬレベルになり、デコーダ３によりメモリ１が選択さ
れる。ここで、アウトプットイネーブル信号線＃ＯＥ　
がＬレベルになると、メモリ１，２がともにアウトプッ
トイネーブル状態になり、選択されているメモリ１の上
位データＤ８〜Ｄ１５　が、アドレスバスＡＤのアドレ
ス信号に応じて上位アドレスバスＤＢＭＳに読出される
。これにより上位データＤ８〜Ｄ１５　を単独で読出し
得る。なお、特定のアドレス信号をアドレスバスに与え
ることによりメモリ１又は２の記憶領域の一部分に記憶
している属性データが上位データバスＤＢＭＳ又は下位
データバスＤＢＬＳに読出される。Next, the operation of the memory card configured as described above will be explained. Now, for example, upper data D8 to D15
When reading from memory 1, control signal line CS2
is set to L level, and control signal line CS1 is set to H level. Then, output terminal #Y0 of decoder 3
becomes L level, and memory 1 is selected by decoder 3. Here, output enable signal line #OE
When becomes L level, both memories 1 and 2 enter the output enable state, and the upper data D8 to D15 of the selected memory 1 are read out to the upper address bus DBMS in accordance with the address signal of the address bus AD. . This allows the upper data D8 to D15 to be read out independently. Note that by applying a specific address signal to the address bus, attribute data stored in a part of the storage area of the memory 1 or 2 is read out to the upper data bus DBMS or the lower data bus DBLS.

【００１１】また、同様に上位データＤ８〜Ｄ１５　を
メモリ１に書込む場合、コントロール信号線ＣＳ２　を
Ｌレベルにし、コントロール信号線ＣＳ１　をＨレベル
にする。そうするとデコーダ３の出力端子＃Ｙ０　がＬ
レベルになり、デコーダ３によりメモリ１が選択される
。ここで、ライトイネーブル信号線＃ＷＥ　がＬレベル
になると、メモリ１，２がともにライトイネーブル状態
になって、上位データバスＤＢＭＳに与えられた上位デ
ータＤ８〜Ｄ１５　をアドレスバスＡＤのアドレス信号
に応じて、選択されているメモリ１に書込む。したがっ
て上記データを単独で書込み得る。Similarly, when writing upper data D8 to D15 into the memory 1, the control signal line CS2 is set to L level and the control signal line CS1 is set to H level. Then, the output terminal #Y0 of decoder 3 becomes L
level, and memory 1 is selected by decoder 3. Here, when the write enable signal line #WE goes to the L level, both memories 1 and 2 enter the write enable state, and the upper data D8 to D15 given to the upper data bus DBMS are transferred according to the address signal of the address bus AD. and write to the selected memory 1. Therefore, the above data can be written alone.

【００１２】次に、例えば下位データＤ０〜Ｄ７を読出
す場合は、コントロール信号線＃ＣＳ２をＨレベルにし
、コントロール信号線＃ＣＳ１をＬレベルにする。そう
するとデコーダ４によりメモリ２が選択される。ここで
アウトプットイネーブル信号線＃ＯＥ　がＬレベルにな
るとメモリ１，２がともにアウトプットイネーブル状態
になり、選択されているメモリ２の下位データＤ０〜Ｄ
７が、アドレスバスＡＤのアドレス信号に応じて下位デ
ータバスＤＢＬＳに読出される。これにより下位データ
Ｄ０〜Ｄ７を単独で読出し得る。 また下位データＤ０〜Ｄ７を書込む場合は、前記同様に
デコーダ４によりメモリ２が選択され、ライトイネーブ
ル信号線＃ＷＥがＬレベルになると、メモリ１，２がと
もにライトイネーブル状態になり、下位データバスＤＢ
ＬＳに与えられた下位データＤ０〜Ｄ７をアドレスバス
ＡＤのアドレス信号に応じて、選択されているメモリ２
に書込む。これにより下位データＤ０〜Ｄ７を単独でメ
モリ２に書込み得る。Next, when reading lower data D0 to D7, for example, control signal line #CS2 is set to H level and control signal line #CS1 is set to L level. Then, the memory 2 is selected by the decoder 4. Here, when the output enable signal line #OE goes to L level, both memories 1 and 2 enter the output enable state, and the lower data D0 to D of the selected memory 2
7 is read out to lower data bus DBLS in accordance with the address signal of address bus AD. This allows the lower data D0 to D7 to be read out independently. When writing lower data D0 to D7, memory 2 is selected by the decoder 4 in the same way as described above, and when the write enable signal line #WE goes to L level, both memories 1 and 2 enter the write enable state, and the lower data Bus DB
The lower data D0 to D7 applied to LS are sent to the selected memory 2 according to the address signal of the address bus AD.
write to. This allows the lower data D0 to D7 to be written into the memory 2 independently.

【００１３】またコントロール信号線ＣＳ１，ＣＳ２　
をともにＬレベルにして、メモリ１，２がともに選択さ
れているときに、アウトプットイネーブル信号＃ＯＥ　
がＬレベルレベルになると、メモリ１の上位データ及び
メモリ２の下位データがアドレス信号に応じて上位デー
タバスＤＢＭＳ及び下位データバスＤＢＬＳに各別に読
出される。一方、メモリ１，２がともに選択されている
ときにライトイネーブル信号線＃ＷＥ　がＬレベルレベ
ルになると、上位データバスＤＢＭＳ及び下位データバ
スＤＢＬＳの上位データ及び下位データが、アドレス信
号に応じてメモリ１及びメモリ２に各別に書込まれる。 これにより、上位データ及び下位データ双方を読出し、
書込みができる。[0013] Also, control signal lines CS1, CS2
output enable signal #OE when both are set to L level and both memories 1 and 2 are selected.
When the data reaches the L level, the upper data of the memory 1 and the lower data of the memory 2 are read out to the upper data bus DBMS and the lower data bus DBLS, respectively, in accordance with the address signal. On the other hand, when the write enable signal line #WE goes to the L level when both memories 1 and 2 are selected, the upper data and lower data of the upper data bus DBMS and the lower data bus DBLS are transferred to the memory according to the address signal. 1 and memory 2 separately. With this, both upper data and lower data can be read,
Can write.

【００１４】図２はデータ読出し専用のメモリカードの
構成を示すブロック図である。このメモリカードはデコ
ーダ３，４とメモリ１，２とを備えており、図１に示し
たメモリカードのライトイネーブル信号線＃ＷＥ　から
、デコーダ５を介してメモリ１，２のライトイネーブル
信号端子＃Ａ６　までの回路を除いたものであり、それ
以外の回路構成は図１のメモリカードと同様に構成され
ている。 またメモリ１又は２の記憶領域の一部分に属性データを
記憶させている。それにより、このメモリカードは、前
述したと同様の読出し動作により、メモリ１の上位デー
タ及びメモリ２の下位データの一方を単独で読出すこと
ができ、またメモリ１の上位データ及びメモリ２の下位
データの双方をともに読出すことができる。更に特定の
アドレス信号により属性データを読出すことができる。FIG. 2 is a block diagram showing the structure of a memory card exclusively for reading data. This memory card is equipped with decoders 3 and 4 and memories 1 and 2, and a write enable signal terminal #WE of the memory card shown in FIG. The circuits up to A6 are excluded, and the other circuit configuration is the same as that of the memory card shown in FIG. Further, attribute data is stored in a part of the storage area of the memory 1 or 2. As a result, this memory card can read either the upper data of memory 1 or the lower data of memory 2 independently by the same read operation as described above, and can also read the upper data of memory 1 and the lower data of memory 2. Both data can be read together. Furthermore, attribute data can be read using a specific address signal.

【００１５】図３は第２発明に係るメモリカードの構成
を示すブロック図である。コントロール信号線＃ＣＳ２
（ＣＳ１）　はデコーダ３（４）のコントロール信号端
子＃Ａ１（＃Ａ１）と接続されている。属性データ選択
信号線＃ＲＥＧは、デコーダ３及び４の各属性データ選
択信号端子＃Ａ７　及び属性データ選択用のデコーダ６
の属性データ選択信号端子Ａ７と接続されている。デコ
ーダ３（４）の出力端子＃Ｙ０（＃Ｙ０）はメモリ１（
２）のチップイネーブル信号端子＃ＣＥ（＃ＣＥ）と接
続されている。デコーダ６の出力端子＃Ｙ２　はメモリ
１及び２の各アウトプットイネーブル信号端子＃Ａ４　
と接続され、またアウトプットイネーブル信号線＃ＯＥ
　と接続されている。メモリ１のデータバス端子Ｙ３は
上位データを転送する上位データバスＤＢＭＳと接続さ
れており、メモリ２のデータバス端子Ｙ３は下位データ
を転送する下位データバスＤＢＬＳと接続されている。 前記デコーダ６の出力端子＃Ｙ０　はバッファ７の制御
信号端子＃ＥＡ　と接続されている。このバッファ７の
データ端子Ａ０は、例えば電源ＶＣＣの電位に固定した
８ビットの属性データを与えている属性データバスＤＢ
Ｆ　と接続されている。バッファ７の出力端子ＹＡは前
記下位データバスＤＢＬＳと接続されている。FIG. 3 is a block diagram showing the structure of a memory card according to the second invention. Control signal line #CS2
(CS1) is connected to the control signal terminal #A1 (#A1) of the decoder 3 (4). The attribute data selection signal line #REG connects each attribute data selection signal terminal #A7 of decoders 3 and 4 and the decoder 6 for attribute data selection.
It is connected to the attribute data selection signal terminal A7. Output terminal #Y0 (#Y0) of decoder 3 (4) is connected to memory 1 (
2) is connected to the chip enable signal terminal #CE (#CE). The output terminal #Y2 of the decoder 6 is the output enable signal terminal #A4 of each memory 1 and 2.
and output enable signal line #OE
is connected to. Data bus terminal Y3 of memory 1 is connected to upper data bus DBMS for transferring upper data, and data bus terminal Y3 of memory 2 is connected to lower data bus DBLS for transferring lower data. The output terminal #Y0 of the decoder 6 is connected to the control signal terminal #EA of the buffer 7. The data terminal A0 of this buffer 7 is connected to an attribute data bus DB which provides 8-bit attribute data fixed to the potential of the power supply VCC, for example.
Connected to F. The output terminal YA of the buffer 7 is connected to the lower data bus DBLS.

【００１６】次にこのメモリカードの動作を説明する。 データを読出す場合前述したように、コントロール信号
線＃ＣＳ２をＬレベルにし、コントロール信号線ＣＳ１
　をＨレベルにすると、デコーダ３によりメモリ１が選
択される。ここでアウトプットイネーブル信号線＃ＯＥ
　がＬレベルになると、メモリ１，２がともにアウトプ
ットイネーブル状態になり、選択されているメモリ１の
上位データがアドレス信号に応じて上位データバスＤＢ
ＭＳに読出される。またコントロール信号線ＣＳ２　を
Ｈレベルにし、コントロール信号線ＣＳ１　をＬレベル
にすると、デコーダ４によりメモリ２が選択され、アウ
トプットイネーブル信号線＃ＯＥ　がＬレベルになると
メモリ２がアウトプットイネーブル状態になり、選択さ
れているメモリ２の下位データが下位データバスＤＢＬ
Ｓに読出される。Next, the operation of this memory card will be explained. When reading data, as mentioned above, control signal line #CS2 is set to L level, and control signal line #CS1 is set to L level.
When the signal is set to H level, the memory 1 is selected by the decoder 3. Here, output enable signal line #OE
When becomes L level, both memories 1 and 2 enter the output enable state, and the upper data of the selected memory 1 is transferred to the upper data bus DB according to the address signal.
Read out to MS. Furthermore, when the control signal line CS2 is set to H level and the control signal line CS1 is set to L level, memory 2 is selected by the decoder 4, and when the output enable signal line #OE is set to L level, memory 2 is placed in the output enable state. , the lower data of the selected memory 2 is connected to the lower data bus DBL.
S is read out.

【００１７】更にコントロール信号線ＣＳ１，ＣＳ２　
をともにＬレベルにするとデコーダ３，４によりメモリ
１，２がともに選択される。そしてアウトプットイネー
ブル信号線＃ＯＥ　がＬレベルになるとメモリ１，２の
上，下位データが上，下位データバスＤＢＭＳ，ＤＢＬ
Ｓ　に各別に読出される。ところで、属性データを読出
す場合、属性データ選択信号線＃ＲＥＧをＨレベルにす
る。そうするとデコーダ３，４の各出力端子＃Ｙ０　は
ともにＨレベルになってデコーダ３，４によるメモリ１
，２の選択を禁止し、メモリ１，２に対して選択待機状
態になる。またデコーダ６の出力端子＃Ｙ２　がＨレベ
ルになり、メモリ１，２をアウトプットイネーブルの状
態になるのを禁止する。このときデコーダ４の出力端子
＃Ｙ０　はＬレベルになっていて、バッファ７の制御信
号端子＃ＥＡ　がＬレベルになり、バッファ７はそれに
入力されたデータの出力が可能になる。ここでバッファ
７の入力は８ビットが全て電源ＶＣＣの電位に固定され
ているので、８ビットが各Ｈレベルの信号である“ＦＦ
ｈ　”なる属性データを下位データバスＤＢＬＳへ出力
する。Furthermore, control signal lines CS1, CS2
When both are set to L level, memories 1 and 2 are both selected by decoders 3 and 4. Then, when the output enable signal line #OE goes to L level, the upper and lower data of memories 1 and 2 are connected to the upper and lower data buses DBMS and DBL.
S is read out separately. By the way, when reading attribute data, the attribute data selection signal line #REG is set to H level. Then, the output terminals #Y0 of decoders 3 and 4 both become H level, and the memory 1 output by decoders 3 and 4 becomes
, 2 is prohibited, and the memories 1 and 2 enter a selection standby state. Further, the output terminal #Y2 of the decoder 6 becomes H level, and the memories 1 and 2 are prohibited from being output enabled. At this time, the output terminal #Y0 of the decoder 4 is at the L level, the control signal terminal #EA of the buffer 7 is at the L level, and the buffer 7 is enabled to output the data input thereto. Here, all 8 bits of the input to the buffer 7 are fixed to the potential of the power supply VCC, so the 8 bits are each H level signal "FF".
The attribute data "h" is output to the lower data bus DBLS.

【００１８】このようにしてバッファ７に固定したデー
タを与えておくことにより、それを属性データとして下
位データバスＤＢＬＳに出力できることになる。そのた
め属性データをメモリの記憶領域の一部分に記憶させる
必要がなく、あるいは属性データのみを記憶するメモリ
を用いる必要がない。なお、本実施例ではメモリを２個
用いた場合について説明したが、２個以上であってもよ
く、２個に限るものではない。また属性データは８ビッ
トを全て電源ＶＣＣの電位としたが、これは例示であり
、一部のビットを電源ＶＣＣの電位とし、それ以外のビ
ットを接地電位にしてもよいのは勿論である。更にバッ
ファ７を下位データバスＤＢＬＳと接続したが、それは
例示であり上位データバスＤＢＭＳと接続することもで
きる。By providing fixed data to the buffer 7 in this manner, it is possible to output it to the lower data bus DBLS as attribute data. Therefore, there is no need to store attribute data in a portion of the storage area of the memory, or use a memory that stores only attribute data. In this embodiment, a case has been described in which two memories are used, but the number may be two or more, and the number is not limited to two. Further, all 8 bits of the attribute data are set to the potential of the power supply VCC, but this is just an example, and it goes without saying that some bits may be set to the potential of the power supply VCC, and other bits may be set to the ground potential. Furthermore, although the buffer 7 is connected to the lower data bus DBLS, this is just an example, and it can also be connected to the upper data bus DBMS.

【００１９】[0019]

【発明の効果】以上詳述したように第１発明によれば、
メモリを選択するためのデコーダを、上位データバスと
接続されたメモリ及び下位データバスと接続されたメモ
リに夫々対応づけて設けたので、上位データ若しくは下
位データの一方、又は上位データ及び下位データの双方
の読出し、書込みができる。また第２発明によれば、バ
ッファの入力を固定して属性データを設定し、メモリの
選択を待機状態にしているときに属性データをデータバ
スへ出力させ得るから、属性データをメモリの記憶領域
の一部分に記憶させる必要がなく、あるいは属性データ
用のメモリを用いる必要もない等、機能が優れたメモリ
カードを安価に提供できる優れた効果を奏する。[Effects of the Invention] As detailed above, according to the first invention,
Since decoders for selecting memories are provided in correspondence with the memories connected to the upper data bus and the memories connected to the lower data bus, it is possible to select either the upper data or the lower data, or the upper data and the lower data. Both can be read and written. Further, according to the second invention, the attribute data can be set by fixing the input of the buffer, and the attribute data can be output to the data bus when the memory selection is in the standby state. It is possible to provide a memory card with excellent functions at a low cost, since there is no need to store it in a part of the memory or use a memory for attribute data.

【図面の簡単な説明】[Brief explanation of the drawing]

【図１】第１発明に係るメモリカードの構成を示すブロ
ック図である。FIG. 1 is a block diagram showing the configuration of a memory card according to a first invention.

【図２】第１発明に係るメモリカードの他の実施例を示
すブロック図である。FIG. 2 is a block diagram showing another embodiment of the memory card according to the first invention.

【図３】第２発明に係るメモリカードの構成を示すブロ
ック図である。FIG. 3 is a block diagram showing the configuration of a memory card according to a second invention.

【図４】従来のメモリカードの構成を示すブロック図で
ある。FIG. 4 is a block diagram showing the configuration of a conventional memory card.

【符号の説明】[Explanation of symbols]

１，２　　　　　　　　　　メモリ ３，４，５，６　　デコーダ 1, 2 Memory 3, 4, 5, 6 decoder

Claims (2)

【特許請求の範囲】[Claims] 【請求項１】　　上位データのバスと接続された第１メ
モリと、下位データのバスと接続された第２メモリと、
メモリを選択するための信号をデコードするデコーダと
を備えるメモリカードにおいて、前記第１メモリと接続
された第１デコーダ及び前記第２メモリと接続された第
２デコーダを備え、第１デコーダ及び第２デコーダの出
力に基づいて、第１メモリ若しくは第２メモリの一方、
又は第１メモリ及び第２メモリの双方を選択すべく構成
してあることを特徴とするメモリカード。1. A first memory connected to an upper data bus; a second memory connected to a lower data bus;
a decoder for decoding a signal for selecting a memory, the memory card comprising a first decoder connected to the first memory and a second decoder connected to the second memory, the first decoder and the second decoder connected to the second memory; Based on the output of the decoder, one of the first memory or the second memory;
Alternatively, a memory card configured to select both the first memory and the second memory. 【請求項２】　　上位データのバスと接続された第１メ
モリと、下位データのバスと接続された第２メモリと、
メモリを選択するための信号をデコードするデコーダと
を備えるメモリカードにおいて、前記第１メモリと接続
された第１デコーダと、第２メモリと接続された第２デ
コーダと、前記バスのいずれかと接続されたバッファと
、該バッファと接続された第３デコーダとを備え、第１
デコーダ及び第２デコーダの出力に基づいて第１メモリ
若しくは第２メモリの一方、又は第１メモリ及び第２メ
モリの双方を選択すべくなしており、第３デコーダの出
力に基づいてバッファを選択する場合は、第１デコーダ
及び第２デコーダによる第１メモリ及び第２メモリの選
択を禁じて、バッファの入力をバスへ出力すべく構成し
てあることを特徴とするメモリカード。2. A first memory connected to an upper data bus, a second memory connected to a lower data bus,
A memory card comprising a decoder that decodes a signal for selecting a memory, a first decoder connected to the first memory, a second decoder connected to the second memory, and a decoder connected to one of the buses. a third decoder connected to the buffer;
One of the first memory, the second memory, or both the first memory and the second memory is selected based on the outputs of the decoder and the second decoder, and the buffer is selected based on the output of the third decoder. A memory card, wherein the memory card is configured to prohibit selection of the first memory and the second memory by the first decoder and the second decoder, and output the input of the buffer to the bus.