JPH04261588A - Image display device - Google Patents

Abstract

PURPOSE:To improve the display picture quality by moving an image by a dot unit in the horizontal direction by synchronizing with a display cycle. CONSTITUTION:The device is provided with a GC. RAM 3 (CC. RAM 4) for storing parallel display data, a shift amount register which is provided on horizontal shift circuits 16, 17 and to which a shift amount in the horizontal direction is set in advance, a counter for outputting pulses of the number corresponding to the shift amount set to the shift amount register synchronously with a display timing, a display control circuit 7 for reading out the parallel display data synchronously with the display timing, and also, setting the shift amount in the horizontal direction of this display data to the shift amount register, a parallel-in/parallel-out register for loading the read-out parallel display data, and shifting it in the horizontal direction in accordance with the number of pulses of the counter, and a serial-in/parallel-out register for inputting display data outputted from the register, and shifting it in the horizontal direction in accordance with the number of pulses of the counter.

Description

【発明の詳細な説明】[Detailed description of the invention]

【０００１】0001

【産業上の利用分野】本発明は、ＣＲＴやＬＣＤ等の表
示装置に表示された画像を水平方向に移動させる画像表
示装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an image display device for horizontally moving an image displayed on a display device such as a CRT or LCD.

【０００２】0002

【従来の技術】一般に、ＣＲＴ（陰極線管）やＬＣＤ（
液晶表示器）等の表示部に文字やパターンを表示させる
いわゆるグラフィックディスプレイ装置においては、並
列データ入出力方式のフレームメモリの表示データを読
み出し、表示データを水平方向にドット単位で移動した
後、別に設けたビデオＲＡＭに転送して表示させること
ができるように構成されている。この種の従来装置の一
例として特開平１−５４７２８号公報に示すように、撮
像管からの画像データを水平方向にドット単位で移動し
、主記憶メモリからの画像データと合成して、表示する
装置が開示されている。[Prior Art] Generally, CRTs (cathode ray tubes) and LCDs (
In so-called graphic display devices that display characters and patterns on a display unit such as a liquid crystal display (liquid crystal display), display data is read from a frame memory using a parallel data input/output method, the display data is moved horizontally dot by dot, and then It is configured so that it can be transferred to the provided video RAM and displayed. An example of this type of conventional device is shown in Japanese Patent Application Laid-Open No. 1-54728, which moves image data from an image pickup tube horizontally dot by dot, combines it with image data from the main memory, and displays it. An apparatus is disclosed.

【０００３】この画像表示装置は、主記憶メモリからの
画像データを第１および第３のビデオＲＡＭにＤＭＡ転
送する第１の転送手段と、撮像管からの画像データを記
憶するフレームメモリと、フレームメモリの画像データ
を水平移動するためにドット整列する手段と、撮像管か
らの画像データをフレームメモリからドット整列手段を
介して第２のビデオＲＡＭにＤＭＡ転送する第２の転送
手段と、主記憶メモリ、フレームメモリからそれぞれ第
１および第３のビデオＲＡＭ、第２のビデオＲＡＭに対
する転送を二次元で行うための加算アドレスを発生する
アドレス手段等により構成されている。This image display device includes a first transfer means for DMA transfer of image data from the main memory to the first and third video RAMs, a frame memory for storing image data from the image pickup tube, and a frame memory for storing image data from the image pickup tube. means for dot alignment for horizontally moving image data in the memory; second transfer means for DMA transferring image data from the image pickup tube from the frame memory to the second video RAM via the dot alignment means; and a main memory. It is comprised of address means and the like for generating addition addresses for performing two-dimensional transfer from the memory and frame memory to the first and third video RAMs and the second video RAM, respectively.

【０００４】したがって、上記構成によれば、撮像管か
らの画像データは、フレームメモリから第２のビデオＲ
ＡＭに転送される際に、ドット整列手段により水平シフ
トの処理を施され、画面上で水平方向にドット単位で移
動する。Therefore, according to the above configuration, image data from the image pickup tube is transferred from the frame memory to the second video R.
When transferred to the AM, the dot alignment means performs a horizontal shift process and moves dot by dot in the horizontal direction on the screen.

【０００５】[0005]

【発明が解決しようとする課題】しかしながら、上記従
来の画像表示装置では、画像を水平方向にドット単位で
移動するために、画像データをシフト処理を行って第２
のビデオＲＡＭに転送するためのハードウェアやソフト
ウェアを必要とするので、第２のビデオＲＡＭの容量が
増大するばかりでなく、処理時間が表示サイクルより長
くなり、表示画質が劣化するという問題がある。[Problems to be Solved by the Invention] However, in the above-mentioned conventional image display device, in order to move the image horizontally in units of dots, the image data is shifted and the second
Since hardware and software are required to transfer the data to the second video RAM, there is a problem that not only does the capacity of the second video RAM increase, but the processing time becomes longer than the display cycle, and the display image quality deteriorates. .

【０００６】なお、表示画像を垂直方向にドット単位で
スクロールするいわゆるスムーススクロールを行う場合
、通常、表示開始アドレスを１ラインずつインクリメン
トまたはデクリメントする方法が知られているが、この
方法により水平方向のアドレスをインクリメントまたは
デクリメントすると文字単位での移動となり、ドット単
位で移動することはできない。[0006] When performing so-called smooth scrolling in which the display image is vertically scrolled dot by dot, a method is generally known in which the display start address is incremented or decremented line by line. Incrementing or decrementing an address moves it character by character, not dot by dot.

【０００７】本発明は上記従来の問題点に鑑み、表示サ
イクルに同期して画像を水平方向にドット単位で移動す
ることにより表示画質を向上させることができる画像表
示装置を提供することを目的とする。SUMMARY OF THE INVENTION In view of the above-mentioned conventional problems, an object of the present invention is to provide an image display device that can improve display image quality by moving an image horizontally in dot units in synchronization with the display cycle. do.

【０００８】[0008]

【課題を解決するための手段】上記目的を達成するため
に、第１の手段は、並列の表示データを記憶する第１の
記憶手段と、予め水平方向のシフト量が設定される第２
の記憶手段と、前記第２の記憶手段に設定されたシフト
量に応じた数のパルスを表示タイミングに同期して出力
するカウンタと、前記第１の記憶手段から並列の表示デ
ータを表示タイミングに同期して読み出すとともに、こ
の表示データの水平方向のシフト量を前記第２の記憶手
段に設定する表示制御手段と、前記第１の記憶手段から
読み出された並列の表示データをロードし、前記カウン
タのパルス数に応じて水平方向にシフトするパラレルイ
ンシリアルアウトの第１のシフトレジスタと、前記第１
のシフトレジスタから出力される表示データを入力し、
前記カウンタのパルス数に応じて水平方向にシフトする
シリアルインパラレルアウトの第２のシフトレジスタと
を備えたことを特徴とする。[Means for Solving the Problems] In order to achieve the above object, a first storage means stores parallel display data, and a second storage means stores a horizontal shift amount in advance.
a counter that outputs a number of pulses corresponding to the shift amount set in the second storage means in synchronization with the display timing; and a counter that outputs parallel display data from the first storage means at the display timing. display control means for synchronously reading the display data and setting the horizontal shift amount of the display data in the second storage means; loading the parallel display data read from the first storage means; a parallel-in serial-out first shift register that shifts in the horizontal direction according to the number of pulses of the counter;
Input the display data output from the shift register of
The present invention is characterized in that it includes a second shift register of serial in-parallel output that shifts in the horizontal direction according to the number of pulses of the counter.

【０００９】上記目的を達成するために、第２の手段は
、前記表示データの水平方向のシフト量を前記表示制御
手段にプログラム可能に設定するＣＰＵを備え、前記表
示制御手段は、前記ＣＰＵにより設定されたシフト量を
前記第２の記憶手段に設定することを特徴とする。[0009] In order to achieve the above object, the second means includes a CPU that programmably sets the horizontal shift amount of the display data to the display control means, and the display control means It is characterized in that the set shift amount is set in the second storage means.

【００１０】0010

【作用】第１の手段では、第１の記憶手段の並列の表示
データは、表示制御手段により表示タイミングに同期し
て読み出され、第１、第２のシフトレジスタにより表示
タイミングに同期したパルスにより水平方向にシフトさ
れるので、表示画質を向上させることができる。[Operation] In the first means, the parallel display data in the first storage means is read out in synchronization with the display timing by the display control means, and pulses synchronized with the display timing are read out by the first and second shift registers. Since the image is shifted in the horizontal direction, the display image quality can be improved.

【００１１】第２の手段では、表示データの水平方向の
シフト量は、ＣＰＵによりプログラム可能に表示制御手
段に設定され、表示制御手段により第２の記憶手段に設
定される。したがって、水平方向にシフトされるドット
数がプログラム可能であるので、水平方向のスムースス
クロールを実現することができる。In the second means, the horizontal shift amount of the display data is programmably set in the display control means by the CPU, and set in the second storage means by the display control means. Therefore, since the number of dots shifted in the horizontal direction is programmable, smooth scrolling in the horizontal direction can be realized.

【００１２】0012

【実施例】以下、図面を参照して本発明の実施例を説明
する。図１は本発明に係る画像表示装置の一実施例を示
すブロック図、図２は図１の水平シフト回路の詳細な構
成を示すブロック図、図３および図４は図１の画像表示
装置と図２の水平シフト回路における主要信号を示すタ
イミングチヤート、図５および図６は水平方向にスムー
ススクロールするためのＣＰＵのプログラムリストであ
る。Embodiments Hereinafter, embodiments of the present invention will be described with reference to the drawings. FIG. 1 is a block diagram showing an embodiment of an image display device according to the present invention, FIG. 2 is a block diagram showing a detailed configuration of the horizontal shift circuit of FIG. 1, and FIGS. 3 and 4 show the image display device of FIG. A timing chart showing main signals in the horizontal shift circuit of FIG. 2, and FIGS. 5 and 6 are program lists of the CPU for smooth scrolling in the horizontal direction.

【００１３】図１において、ＣＰＵ１は、不図示の表示
部のみならず装置全体を制御し、このＣＰＵ１のプログ
ラムはＲＯＭ２に予め格納されている。このプログラム
は、キャラクタ表示のためのキャラクタコードを含み、
また、ＲＯＭ２には、グラフィック表示のための各パタ
ーンに対応するグラフィックコードが予め格納されてい
る。なお、本実施例では、１つのキャラクタコードは１
６ビットで構成されている。In FIG. 1, a CPU 1 controls not only a display section (not shown) but also the entire apparatus, and a program for this CPU 1 is stored in a ROM 2 in advance. This program includes character codes for character display,
Further, the ROM 2 stores in advance graphic codes corresponding to each pattern for graphic display. In addition, in this embodiment, one character code is 1
It consists of 6 bits.

【００１４】グラフィックコード（ＧＣ）用のＲＡＭ（
ＧＣ．ＲＡＭ）３、キャラクタコード（ＣＣ）用のＲＡ
Ｍ（ＣＣ．ＲＡＭ）４は共にフレームバッファ（ビデオ
ＲＡＭ）であり、それぞれ、バスドライバ６を介してＣ
ＰＵ１の１６ビットのデータバス５の上位バイト（Ｄ８
〜Ｄ１５）、下位バイト（Ｄ０〜Ｄ７）に接続されてい
る。なお、ＣＰＵ１は、ＧＣ．ＲＡＭ３とＣＣ．ＲＡＭ
４をワークエリアおよびスタックエリアとしても使用す
る。RAM for graphic code (GC) (
G.C. RAM) 3, RA for character code (CC)
M (CC.RAM) 4 are both frame buffers (video RAM), and each of them is connected to C through the bus driver 6.
The upper byte (D8) of the 16-bit data bus 5 of PU1
~D15) and are connected to the lower bytes (D0~D7). Note that the CPU 1 uses the GC. RAM3 and CC. RAM
4 is also used as a work area and a stack area.

【００１５】ＣＰＵ１のデータバス５はまた、ＲＯＭ２
と表示制御回路７の各データ入力端子に接続されている
。ＧＣ．ＲＡＭ３、ＣＣ．ＲＡＭ４はまた、それぞれマ
ルチプレクサ８，９を介してＣＰＵ１のアドレスバス（
Ａ０〜Ａ１５）または表示制御回路７のアドレス端子Ｇ
Ａ０〜１４およびＣＡ０〜１４に選択的に接続される。The data bus 5 of the CPU 1 also connects the ROM 2
and each data input terminal of the display control circuit 7. G.C. RAM3, CC. The RAM 4 is also connected to the address bus (
A0 to A15) or address terminal G of display control circuit 7
Selectively connected to A0-14 and CA0-14.

【００１６】表示制御回路７は、表示アドレスジェネレ
ータからなり、タイミングジェネレータ１０が発生する
タイミング信号Ｔ１にしたがってＣＰＵ１とは非同期で
規則的な表示制御を行う。すなわち、ＧＣ．ＲＡＭ３、
ＣＣ．ＲＡＭ４に対するアクセスは、表示制御回路７が
ＣＰＵ１より優先権を有し、この目的のために、表示制
御回路７がＧＣ．ＲＡＭ３、ＣＣ．ＲＡＭ４にアクセス
しないときにＣＰＵ１がアクセスするように、タイミン
グジェネレータ１０がタイミング信号Ｔ２，Ｔ３，Ｔ４
をそれぞれＣＰＵ１、マルチプレクサ８，９に出力する
（サイクルスティールアクセス制御）。The display control circuit 7 includes a display address generator, and performs regular display control asynchronously with the CPU 1 in accordance with the timing signal T1 generated by the timing generator 10. That is, G.C. RAM3,
C.C. The display control circuit 7 has priority over the CPU 1 in accessing the RAM 4, and for this purpose, the display control circuit 7 uses the GC. RAM3, CC. The timing generator 10 generates timing signals T2, T3, and T4 so that the CPU 1 accesses the RAM 4 when the RAM 4 is not accessed.
are output to the CPU 1 and multiplexers 8 and 9, respectively (cycle steal access control).

【００１７】なお、ＣＰＵ１は、グラフィック表示とキ
ャラクタ表示のために表示開始アドレス、水平方向文字
数、垂直方向文字数、キャラクタ表示のラスタ数と水平
方向のシフト量をデータバス５を介して表示制御回路７
に設定する。表示制御回路７はこの各設定値をタイミン
グジェネレータ１０に送り、タイミングジェネレータ１
０は表示のための各種のタイミング信号Ｔ１〜Ｔ７、Ｃ
ＬＫ１，ＣＬＫ２，ＣＬＫ３、ＦＬＭ（図１ではＴ１と
同じ）を発生する。The CPU 1 sends the display start address, the number of horizontal characters, the number of vertical characters, the number of rasters for character display, and the horizontal shift amount to the display control circuit 7 via the data bus 5 for graphic display and character display.
Set to . The display control circuit 7 sends each set value to the timing generator 10, and the timing generator 1
0 is various timing signals T1 to T7, C for display.
Generates LK1, CLK2, CLK3, and FLM (same as T1 in FIG. 1).

【００１８】ＣＰＵ１はまた、表示の前に予めグラフィ
ックコードとキャラクタコードをＲＯＭ２から読み出し
、バスドライバ６を介してそれぞれＧＣ．ＲＡＭ３、Ｃ
Ｃ．ＲＡＭ４に書き込む。なお、ＧＣ．ＲＡＭ３に書き
込まれたグラフィックコードはそのまま表示データとな
り、他方、キャラクタコードに対応する表示データは予
めキャラクタジェネレータ（ＣＧ）用ＲＯＭ１１に格納
され、本実施例では、ＣＧ．ＲＯＭ１１の各キャラクタ
の表示データは８×８ビットで構成されている。The CPU 1 also reads the graphic code and character code from the ROM 2 in advance before displaying them, and sends them to the GC. RAM3,C
C. Write to RAM4. In addition, GC. The graphic code written in the RAM 3 becomes the display data as it is, and on the other hand, the display data corresponding to the character code is stored in advance in the character generator (CG) ROM 11, and in this embodiment, the CG. The display data of each character in the ROM 11 is composed of 8×8 bits.

【００１９】ここで、キャラクタコードは１６ビットで
あり、ＣＣ．ＲＡＭ４に対するデータバスは８ビット幅
であるが、表示制御回路７は、ＣＣ．ＲＡＭ４から１文
字分のキャラクタコードを読み出す場合に、下位８ビッ
トと上位８ビットを連続して読み出すためにアドレスを
「＋１」ずつインクリメントし、アドレスバス１９、マ
ルチプレクサ９を介してＣＣ．ＲＡＭ４に出力する。し
たがって、上位８ビット、下位８ビットのキャラクタコ
ードがそれぞれタイミングジェネレータ１０のタイミン
グ信号Ｔ５，Ｔ６でラッチ１２，１３によりラッチされ
る。[0019] Here, the character code is 16 bits, and CC. The data bus for the RAM 4 is 8 bits wide, but the display control circuit 7 uses CC. When reading a character code for one character from the RAM 4, the address is incremented by "+1" in order to read out the lower 8 bits and upper 8 bits consecutively, and the CC. Output to RAM4. Therefore, the upper 8 bits and lower 8 bits of the character code are latched by the latches 12 and 13 using the timing signals T5 and T6 of the timing generator 10, respectively.

【００２０】ラッチ１２，１３にそれぞれラッチされた
上位８ビット、下位８ビットのキャラクタコードは、Ｃ
Ｇ．ＲＯＭ１１のアドレスとして出力され、また、表示
制御回路７から３ビットのラスタアドレスがＣＧ．ＲＯ
Ｍ１１に出力される。また、ＧＣ．ＲＡＭ３に書き込ま
れたグラフィック用の表示データは、表示制御回路７が
その読み出しアドレスをアドレスバス１８、マルチプレ
クサ８を介して出力すると、キャラクタ用表示データと
グラフィック用表示データは、１バイトずつ同時に読み
出される。The character code of the upper 8 bits and lower 8 bits latched in latches 12 and 13, respectively, is C
G. The 3-bit raster address is output from the display control circuit 7 as the address of the ROM 11, and the CG. R.O.
It is output to M11. Also, G.C. When the display control circuit 7 outputs the read address of the graphic display data written in the RAM 3 via the address bus 18 and the multiplexer 8, the character display data and the graphic display data are simultaneously read one byte at a time. .

【００２１】ＣＧ．ＲＯＭ１１のキャラクタ用表示デー
タとＧＣ．ＲＡＭ３のグラフィック用の表示データはそ
れぞれ、図２に詳しく示すような水平シフト回路１６，
１７に出力され、水平シフト回路１６，１７はそれぞれ
、表示制御回路７により設定された水平シフト量に応じ
てキャラクタ用表示データ、グラフィック用の表示デー
タを水平方向にドット単位で移動させる。次いで、この
各表示データは、タイミングジェネレータ１０のタイミ
ング信号Ｔ７でラッチ１４によりラッチされ、表示デー
タ合成回路１５により論理和演算されて合成される。 なお、ラッチ１４と表示データ合成回路１５は順番を逆
にして接続してもよい。CG. Display data for characters in ROM11 and GC. The graphic display data in the RAM 3 is stored in horizontal shift circuits 16 and 16, respectively, as shown in detail in FIG.
17, and the horizontal shift circuits 16 and 17 respectively shift the character display data and the graphic display data dot by dot in the horizontal direction according to the horizontal shift amount set by the display control circuit 7. Next, each display data is latched by the latch 14 using the timing signal T7 of the timing generator 10, and is logically summed by the display data synthesis circuit 15 and synthesized. Note that the latch 14 and the display data synthesis circuit 15 may be connected in reverse order.

【００２２】なお、表示装置がＣＲＴである場合には、
表示データ合成回路１５の出力信号がパラレル信号であ
るのでパラレル−シリアル変換が必要であり、他方ドッ
トマトリクスＬＣＤである場合には上位４ビットと下位
４ビットに分けて出力しなければならない場合がある。[0022] Furthermore, when the display device is a CRT,
Since the output signal of the display data synthesis circuit 15 is a parallel signal, parallel-to-serial conversion is required.On the other hand, in the case of a dot matrix LCD, it may be necessary to output the signal separately into the upper 4 bits and the lower 4 bits. .

【００２３】図２において、キャラクタ表示用の水平シ
フト回路１６とグラフィック表示用の水平シフト回路１
７は同一の構成であるので１つの回路のみが記載されて
いる。In FIG. 2, a horizontal shift circuit 16 for character display and a horizontal shift circuit 1 for graphic display are shown.
7 have the same configuration, so only one circuit is shown.

【００２４】タイミングジェネレータ１０は、前述した
タイミング信号Ｔ１〜Ｔ７の他に、図３に示すようなク
ロック信号ＣＬＫ１〜ＣＬＫ３を水平シフト回路１６，
１７に出力する。なお、クロック信号ＣＬＫ２は、クロ
ック信号ＣＬＫ１が１／２に分周された１ドットの表示
タイミング信号であり、クロック信号ＣＬＫ３は、クロ
ック信号ＣＬＫ２が１／８に分周された８ドット分すな
わち１文字分の表示タイミング信号である。タイミング
ジェネレータ１０または、画面の一区切りを示すフレー
ム信号ＦＬＭ（Ｔ１）を表示制御回路７に出力する。In addition to the timing signals T1 to T7 mentioned above, the timing generator 10 transmits clock signals CLK1 to CLK3 as shown in FIG. 3 to a horizontal shift circuit 16,
Output to 17. Note that the clock signal CLK2 is a 1-dot display timing signal obtained by dividing the clock signal CLK1 by 1/2, and the clock signal CLK3 is a display timing signal for 8 dots obtained by dividing the clock signal CLK2 by 1/8, that is, 1. This is a display timing signal for characters. A timing generator 10 or a frame signal FLM (T1) indicating one section of the screen is output to the display control circuit 7.

【００２５】図２に示す水平シフト回路１６，１７の各
シフトタイミングジェネレータ２０は、このクロック信
号ＣＬＫ１〜ＣＬＫ３により水平シフトに必要な各種タ
イミング信号を発生する。Each shift timing generator 20 of the horizontal shift circuits 16 and 17 shown in FIG. 2 generates various timing signals necessary for horizontal shifting using the clock signals CLK1 to CLK3.

【００２６】前述したように、本実施例ではサイクルス
ティールによりＧＣ．ＲＡＭ３、ＣＣ．ＲＡＭ４をアク
セスするので、クロック信号ＣＬＫ３がローレベルの時
にＣＰＵ１がアクセスし、ハイレベルのときに表示制御
回路７がアクセスする。水平シフト回路を持たない回路
構成では表示制御回路７はフレーム同期信号ＦＬＭによ
り、表示開始アドレスを出力して最初の表示データを取
り込んで、以下、この動作を繰り返すが、水平シフトを
行う場合には１文字分の表示が遅れるので、実際の表示
開始アドレスの１つ前のアドレスから順次出力する。As mentioned above, in this embodiment, the GC. RAM3, CC. Since the RAM 4 is accessed, the CPU 1 accesses when the clock signal CLK3 is at a low level, and the display control circuit 7 accesses when the clock signal CLK3 is at a high level. In a circuit configuration that does not have a horizontal shift circuit, the display control circuit 7 outputs a display start address in response to a frame synchronization signal FLM, takes in the first display data, and repeats this operation, but when performing a horizontal shift, Since the display of one character is delayed, the output is performed sequentially starting from the address one address before the actual display start address.

【００２７】また、表示制御回路７は、ＣＰＵ１により
設定された水平シフト量ＳＦＴを予め８ビットでシフト
量レジスタ２１に設定する。この水平シフト量データＳ
ＦＴは、フロントシフト用の４ビットデータＦ．ＳＦＴ
とバックシフト用の４ビットデータＢ．ＳＦＴより構成
されている。フロントシフト用データＦ．ＳＦＴは、シ
フトデータラッチ２４がシフトデータをラッチする前の
シフト量を設定し、バックシフト用データＢ．ＳＦＴは
、ラッチした後のシフト量を設定する。なお、水平シフ
ト量データＳＦＴは、特殊効果表示の場合を除いて和が
８ドットになるように構成される。Furthermore, the display control circuit 7 sets the horizontal shift amount SFT set by the CPU 1 in advance in the shift amount register 21 using 8 bits. This horizontal shift amount data S
FT is 4-bit data F.FT for front shift. SFT
and 4-bit data for backshift B. It is composed of SFT. Front shift data F. SFT sets the amount of shift before the shift data latch 24 latches the shift data, and sets the amount of shift before the shift data latch 24 latches the shift data. SFT sets the shift amount after latching. Note that the horizontal shift amount data SFT is configured so that the sum is 8 dots except in the case of special effect display.

【００２８】図３および図４に示すように、表示制御回
路７はクロック信号ＣＬＫ３がハイレベルのときにグラ
フィックコード用の読み出しアドレスＧＡ０〜１４、キ
ャラクタコード用の読み出しアドレスＣＡ０〜１４をそ
れぞれアドレスバス１８，１９、マルチプレクサ８，９
を介してＧＣ．ＲＡＭ３、ＣＣ．ＲＡＭ４に出力すると
、ＧＣ．ＲＡＭ３のグラフィックコードが読み出され、
クロック信号ＣＬＫ３の立ち下がりで水平シフト回路１
７のパラレルイン（Ｐ−ＩＮ）シリアルアウト（Ｓ−Ｏ
ＵＴ）のシフトレジスタ２５にロードされる。As shown in FIGS. 3 and 4, when the clock signal CLK3 is at a high level, the display control circuit 7 sends the graphic code read addresses GA0-14 and the character code read addresses CA0-14 to the address buses, respectively. 18, 19, multiplexer 8, 9
via GC. RAM3, CC. When output to RAM4, GC. The graphic code in RAM3 is read out,
Horizontal shift circuit 1 at the falling edge of clock signal CLK3
7 parallel in (P-IN) serial out (S-O
UT) is loaded into the shift register 25 of the UT.

【００２９】同様に、ＣＣ．ＲＡＭ４のキャラクタコー
ドが読み出されてラッチ１２，１３にラッチされ、この
キャラクタコードの表示データがＣＧ．ＲＯＭ１１から
読み出され、水平シフト回路１６のシフトレジスタ２５
にロードされる。Similarly, CC. The character code in RAM 4 is read out and latched in latches 12 and 13, and the display data of this character code is displayed as CG. The data is read from the ROM 11 and transferred to the shift register 25 of the horizontal shift circuit 16.
loaded into.

【００３０】この後、水平シフト回路１６，１７の各シ
フト量レジスタ２１に設定されたフロントシフト量デー
タＦ．ＳＦＴがフロントシフトカウンタ２２にロードさ
れ、次いでフロントシフトカウンタ２２により、フロン
トシフト量データＦ．ＳＦＴに応じた数であってクロッ
ク信号ＣＬＫ１に同期したパルスがシフトレジスタ２５
とシリアルインパラレルアウトのシフトレジスタ２６に
出力される。したがって、各シフトレジスタ２５にロー
ドされた表示データは、フロントシフトカウンタ２２の
出力するパルス数に従ったドット数だけシフトレジスタ
２６に順次シフトされ、シフトデータラッチ２４にラッ
チされる。Thereafter, the front shift amount data F. set in each shift amount register 21 of the horizontal shift circuits 16 and 17 is transferred. SFT is loaded into the front shift counter 22, and then the front shift counter 22 loads the front shift amount data F. The number of pulses corresponding to the SFT and synchronized with the clock signal CLK1 is sent to the shift register 25.
and is output to the serial-in-parallel-out shift register 26. Therefore, the display data loaded into each shift register 25 is sequentially shifted to the shift register 26 by the number of dots according to the number of pulses output from the front shift counter 22, and latched into the shift data latch 24.

【００３１】この後、水平シフト回路１６，１７の各シ
フト量レジスタ２１に設定されたバックシフト用データ
Ｂ．ＳＦＴがバックシフトカウンタ２３にロードされ、
同様に、バックシフト量データＢ．ＳＦＴに応じたパル
ス数分の表示データがシフトレジスタ２５からシフトレ
ジスタ２６に順次シフトされる。ここで、前述したよう
にフロントシフト量データＦ．ＳＦＴとバックシフト量
データＢ．ＳＦＴの合計が８ドットであるので、８ビッ
トの全ての表示データがシフトレジスタ２５からシフト
レジスタ２６にシフトされる。Thereafter, the backshift data B. set in each shift amount register 21 of the horizontal shift circuits 16 and 17 is transferred. SFT is loaded into the back shift counter 23,
Similarly, backshift amount data B. Display data corresponding to the number of pulses corresponding to the SFT is sequentially shifted from the shift register 25 to the shift register 26. Here, as described above, the front shift amount data F. SFT and backshift amount data B. Since the total SFT is 8 dots, all 8 bits of display data are shifted from shift register 25 to shift register 26.

【００３２】この動作により１文字分のシフト動作が終
了して次のクロック信号ＣＬＫ３の立ち下がりで次の表
示データがシフトレジスタ２５にロードされる。この場
合、シフトレジスタ２５にロードされた次の表示データ
とシフトレジスタ２６に残つている前の表示データはシ
リアルに連続しており、再びフロントシフトを行うと、
２文字分の表示データがシリアルに同時にシフトされ、
合成されたシフトデータがシフトデータラッチ２４にラ
ッチされ、図１に示すラッチ１４に出力される。With this operation, the shift operation for one character is completed, and the next display data is loaded into the shift register 25 at the next falling edge of the clock signal CLK3. In this case, the next display data loaded into the shift register 25 and the previous display data remaining in the shift register 26 are serially continuous, and when the front shift is performed again,
Display data for two characters is shifted serially at the same time,
The synthesized shift data is latched in the shift data latch 24 and output to the latch 14 shown in FIG.

【００３３】したがって、このような処理を繰り返すこ
とにより表示データが欠落したり、重複することなく表
示タイミングに同期して水平方向にシフトすることがで
きる。なお、フロントシフト量データＦ．ＳＦＴとバッ
クシフト量データＢ．ＳＦＴの合計ビット数を８ドット
未満または８ドット以上にすれば表示データが欠落した
り、重複するので特殊効果として表示することができる
。Therefore, by repeating such processing, it is possible to shift the display data in the horizontal direction in synchronization with the display timing without missing or duplicating the display data. Note that the front shift amount data F. SFT and backshift amount data B. If the total number of SFT bits is less than 8 dots or more than 8 dots, display data will be missing or overlapped, so it can be displayed as a special effect.

【００３４】また、上記シフト量はＣＰＵ１が表示制御
回路７に設定するので、ＣＰＵ１がシフト量を定期的に
インクリメントまたはデクリメントすることにより、水
平方向のスムーススクロールを実現することができる。Furthermore, since the shift amount is set in the display control circuit 7 by the CPU 1, smooth scrolling in the horizontal direction can be realized by the CPU 1 periodically incrementing or decrementing the shift amount.

【００３５】図５は左方向にスクロールする場合のＣＰ
Ｕ１のプログラムを示し、図６は右方向にスクロールす
る場合のプログラムを示す。図５、図６において、「ｆ
ｌｇｈｌ　　ｓｃｌ」、「ｆｌｇ　　ｈｒ　　ｓｃｌ」
はそれぞれ左、右方向を示すフラグ、「ｄｅｌａｙ　　
ｌ」はスクロールのスピードを調整するための定数、「
ｄｓｐ　　ｓｔ　　ｃａｓ」はシフト量を示す変数であ
る。FIG. 5 shows the CP when scrolling to the left.
A program for U1 is shown, and FIG. 6 shows a program for scrolling rightward. In FIGS. 5 and 6, “f
``lghl scl'', ``flg hr scl''
are flags indicating the left and right directions, respectively, and “delay
l" is a constant to adjust the scrolling speed, "
dsp st cas” is a variable indicating the amount of shift.

【００３６】データ「ｃ　　ｓｆｔ」は表示制御回路７
に実際に設定され、その下位バイトがフロントシフト量
データＦ．ＳＥＴであり、上位バイトがバックシフト量
データＢ．ＳＥＴである。「ｄｓｐ　　ｓｔ　　ｘ」は
表示開始アドレスであり、この例では１０００Ｈ番地に
設定されている。また、左方向のスクロールでは水平方
向のシフト量がインクリメントして８ドットになると次
に表示開始アドレスがインクリメントし、同時にシフト
量が８ビットから１ビットに戻る。Data “c sft” is displayed in the display control circuit 7.
is actually set, and its lower byte is the front shift amount data F. SET, and the upper byte is backshift amount data B. It is SET. "dsp st x" is the display start address, which is set to address 1000H in this example. In addition, when scrolling in the left direction, the horizontal shift amount is incremented to 8 dots, and then the display start address is incremented, and at the same time, the shift amount returns from 8 bits to 1 bit.

【００３７】[0037]

【発明の効果】以上説明したように、請求項１記載の発
明によれば、並列の表示データを記憶する第１の記憶手
段と、予め水平方向のシフト量が設定される第２の記憶
手段と、前記第２の記憶手段に設定されたシフト量に応
じた数のパルスを表示タイミングに同期して出力するカ
ウンタと、前記第１の記憶手段から並列の表示データを
表示タイミングに同期して読み出すとともに、この表示
データの水平方向のシフト量を前記第２の記憶手段に設
定する表示制御手段と、前記第１の記憶手段から読み出
された並列の表示データをロードし、前記カウンタのパ
ルス数に応じて水平方向にシフトするパラレルインシリ
アルアウトの第１のシフトレジスタと、前記第１のシフ
トレジスタから出力されるシリアル表示データを入力し
、前記カウンタのパルス数に応じて水平方向にシフトす
るシリアルインパラレルアウトの第２のシフトレジスタ
とを備えたので、表示タイミングに同期して表示データ
が水平方向にシフトされ、したがって、表示画質が向上
する。As described above, according to the invention as set forth in claim 1, the first storage means stores parallel display data, and the second storage means stores the horizontal shift amount in advance. a counter that outputs a number of pulses corresponding to the shift amount set in the second storage means in synchronization with the display timing; and a counter that outputs parallel display data from the first storage means in synchronization with the display timing. display control means for reading and setting the horizontal shift amount of this display data in the second storage means; loading the parallel display data read from the first storage means; A parallel-in serial-out first shift register that shifts horizontally according to the number of pulses, and serial display data output from the first shift register are input, and the serial display data is shifted horizontally according to the number of pulses of the counter. Since the second shift register of serial-in-parallel out is provided, the display data is shifted in the horizontal direction in synchronization with the display timing, thus improving the display image quality.

【００３８】請求項２記載の発明によれば、前記表示デ
ータの水平方向のシフト量を前記表示制御手段にプログ
ラム可能に設定するＣＰＵを備え、前記表示制御手段は
、前記ＣＰＵにより設定されたシフト量を前記第２の記
憶手段に設定するので、水平方向にシフトされるドット
数がプログラム可能であり、したがって、水平方向のス
ムーススクロールを実現することができる。According to the second aspect of the invention, the display control means includes a CPU that programmably sets the horizontal shift amount of the display data in the display control means, and the display control means sets the shift amount of the display data in the horizontal direction in a programmable manner. Since the amount is set in the second storage means, the number of dots to be shifted in the horizontal direction is programmable, and therefore smooth scrolling in the horizontal direction can be realized.

【図面の簡単な説明】[Brief explanation of the drawing]

【図１】本発明に係る画像表示装置の一実施例を示すブ
ロック図である。FIG. 1 is a block diagram showing an embodiment of an image display device according to the present invention.

【図２】図１の水平シフト回路の詳細な構成を示すブロ
ック図である。FIG. 2 is a block diagram showing a detailed configuration of the horizontal shift circuit in FIG. 1;

【図３】図１の画像表示装置と図２の水平シフト回路に
おける主要信号を示すタイミングチヤートの一部であっ
て、図４と一体で一つのタイミングを示す。3 is a part of a timing chart showing main signals in the image display device of FIG. 1 and the horizontal shift circuit of FIG. 2; FIG. 3 shows one timing chart together with FIG. 4;

【図４】図１の画像表示装置と図２の水平シフト回路に
おける主要信号を示すタイミングチヤートの一部であっ
て、図３と一体で一つのタイミングを示す。4 is a part of a timing chart showing main signals in the image display device of FIG. 1 and the horizontal shift circuit of FIG. 2, and shows one timing together with FIG. 3;

【図５】水平方向左にスムーススクロールするためのＣ
ＰＵのプログラムを示す説明図である。[Figure 5] C for smooth scrolling horizontally to the left
It is an explanatory diagram showing a program of PU.

【図６】水平方向右にスムーススクロールするためのＣ
ＰＵのプログラムを示す説明図である。[Figure 6] C for smooth scrolling horizontally to the right
It is an explanatory diagram showing a program of PU.

【符号の説明】[Explanation of symbols]

１　　ＣＰＵ ２　　ＲＯＭ ３　　ＧＣ．ＲＡＭ ４　　ＣＣ．ＲＡＭ ７　　表示制御回路 １０　　タイミングジェネレータ １１　　キャラクタジェネレータＲＯＭ１６，１７　　
水平シフト回路 ２０　　シフトタイミングジェネレータ２１　　シフト
量レジスタ ２２，２３　　カウンタ1 CPU 2 ROM 3 GC. RAM 4 CC. RAM 7 Display control circuit 10 Timing generator 11 Character generator ROM 16, 17
Horizontal shift circuit 20 Shift timing generator 21 Shift amount registers 22, 23 Counter

Claims (2)

【特許請求の範囲】[Claims] 【請求項１】　　並列の表示データを記憶する第１の記
憶手段と、予め水平方向のシフト量が設定される第２の
記憶手段と、前記第２の記憶手段に設定されたシフト量
に応じた数のパルスを表示タイミングに同期して出力す
るカウンタと、前記第１の記憶手段から並列の表示デー
タを表示タイミングに同期して読み出すとともに、この
表示データの水平方向のシフト量を前記第２の記憶手段
に設定する表示制御手段と、前記第１の記憶手段から読
み出された並列の表示データをロードし、前記カウンタ
のパルス数に応じて水平方向にシフトするパラレルイン
シリアルアウトの第１のシフトレジスタと、前記第１の
シフトレジスタから出力されるシリアル表示データを入
力し、前記カウンタのパルス数に応じて水平方向にシフ
トするシリアルインパラレルアウトの第２のシフトレジ
スタと、を備えた画像表示装置。1. A first storage means for storing parallel display data, a second storage means for which a horizontal shift amount is set in advance, and a first storage means for storing parallel display data; a counter that outputs a number of pulses in synchronization with the display timing; and a counter that reads out parallel display data from the first storage means in synchronization with the display timing, and a counter that outputs a number of pulses in synchronization with the display timing; display control means for setting in the storage means; and a first parallel-in-serial-out for loading parallel display data read from the first storage means and shifting it in the horizontal direction according to the number of pulses of the counter. and a second serial-in-parallel-out shift register that inputs the serial display data output from the first shift register and shifts it in the horizontal direction according to the number of pulses of the counter. Image display device. 【請求項２】　　前記表示データの水平方向のシフト量
を前記表示制御手段にプログラム可能に設定するＣＰＵ
を備え、前記表示制御手段は、前記ＣＰＵにより設定さ
れたシフト量を前記第２の記憶手段に設定することを特
徴とする請求項１記載の画像表示装置。2. A CPU that programmably sets a horizontal shift amount of the display data in the display control means.
2. The image display device according to claim 1, wherein the display control means sets the shift amount set by the CPU in the second storage means.