JPH04261064A - 半導体装置 - Google Patents
半導体装置Info
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- JPH04261064A JPH04261064A JP1528391A JP1528391A JPH04261064A JP H04261064 A JPH04261064 A JP H04261064A JP 1528391 A JP1528391 A JP 1528391A JP 1528391 A JP1528391 A JP 1528391A JP H04261064 A JPH04261064 A JP H04261064A
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- Thyristors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に関し、特
に同一主面上にｐ形とｎ形が隣接して形成されたｐ−ｎ
ショ−ト基板を用いた半導体装置に関するものである。
に同一主面上にｐ形とｎ形が隣接して形成されたｐ−ｎ
ショ−ト基板を用いた半導体装置に関するものである。
【０００２】
【従来の技術】図６（ａ）〜（ｃ）は従来のコレクタ・
ショ−ト形ＩＧＢＴにおけるｐ−ｎショ−ト基板の製造
方法を説明するための図である。図６（ａ）において、
ｎ− 基板４１の一方の主面にマスク４２を形成し、こ
のマスク４２を介してｐ形ド−パントの高濃度ガス拡散
を行い、表面濃度が１０２０ｃｍ−３程度のｐ＋ コレ
クタ領域１１ａを形成する。次に、図６（ｂ）に示すよ
うに、マスク４２を除去した後に、新たにマスク４３を
形成し、ｎ形ド−パントの高濃度ガス拡散を行うことに
より、ｎ＋ コレクタ領域１１ｂを形成する。
ショ−ト形ＩＧＢＴにおけるｐ−ｎショ−ト基板の製造
方法を説明するための図である。図６（ａ）において、
ｎ− 基板４１の一方の主面にマスク４２を形成し、こ
のマスク４２を介してｐ形ド−パントの高濃度ガス拡散
を行い、表面濃度が１０２０ｃｍ−３程度のｐ＋ コレ
クタ領域１１ａを形成する。次に、図６（ｂ）に示すよ
うに、マスク４２を除去した後に、新たにマスク４３を
形成し、ｎ形ド−パントの高濃度ガス拡散を行うことに
より、ｎ＋ コレクタ領域１１ｂを形成する。
【０００３】以降の工程は、通常のＭＯＳＦＥＴのプロ
セスに準拠して行われる。完成したコレクタ・ショ−ト
形ＩＧＢＴの断面図を図６（ｃ）に示す。図６（ｃ）に
おいて、１はｎ− ベ−ス領域であり、この表面の一部
領域にはｐ形不純物を選択的に拡散することにより、ｐ
＋ ウエル領域１３が形成され、さらにこのｐ＋ ウエ
ル領域１３の表面の一部領域には高濃度のｎ形不純物を
選択的に拡散することにより、ｎ＋ エミッタ領域１４
が形成されている。ｎ− ベ−ス領域１の表面とｎ＋
エミッタ領域１４の表面とで挟まれたｐ＋ ウエル領域
１３の表面上にはゲ−ト絶縁膜１５が形成され、このゲ
−ト絶縁膜１５は隣接するＩＧＢＴセル間で一体となる
ようにｎ− ベ−ス領域１の表面上にも形成されている
。ゲ−ト絶縁膜１５上には、例えばポリシリコンからな
るゲ−ト電極１６が形成され、また、ｐ＋ ウエル領域
１３およびｎ＋ エミッタ領域１４の両方に電気的に接
続するように、例えばアルミ等の金属のエミッタ電極１
７が形成されている。 なお、ゲ−ト電極１６およびエミッタ電極１７は絶縁膜
１８を介した多層構造とすることにより、全ＩＧＢＴセ
ルに対して各々共通に電気的につながった構造となって
いる。
セスに準拠して行われる。完成したコレクタ・ショ−ト
形ＩＧＢＴの断面図を図６（ｃ）に示す。図６（ｃ）に
おいて、１はｎ− ベ−ス領域であり、この表面の一部
領域にはｐ形不純物を選択的に拡散することにより、ｐ
＋ ウエル領域１３が形成され、さらにこのｐ＋ ウエ
ル領域１３の表面の一部領域には高濃度のｎ形不純物を
選択的に拡散することにより、ｎ＋ エミッタ領域１４
が形成されている。ｎ− ベ−ス領域１の表面とｎ＋
エミッタ領域１４の表面とで挟まれたｐ＋ ウエル領域
１３の表面上にはゲ−ト絶縁膜１５が形成され、このゲ
−ト絶縁膜１５は隣接するＩＧＢＴセル間で一体となる
ようにｎ− ベ−ス領域１の表面上にも形成されている
。ゲ−ト絶縁膜１５上には、例えばポリシリコンからな
るゲ−ト電極１６が形成され、また、ｐ＋ ウエル領域
１３およびｎ＋ エミッタ領域１４の両方に電気的に接
続するように、例えばアルミ等の金属のエミッタ電極１
７が形成されている。 なお、ゲ−ト電極１６およびエミッタ電極１７は絶縁膜
１８を介した多層構造とすることにより、全ＩＧＢＴセ
ルに対して各々共通に電気的につながった構造となって
いる。
【０００４】ｐ＋ コレクタ領域１１ａおよびｎ＋ コ
レクタ領域１１ｂの表面には金属のコレクタ電極１９が
形成され、ｐ＋ コレクタ領域１１ａとｎ＋ コレクタ
領域１１ｂはそれぞれ共通に電気的につながった構造と
なっている（特願昭６２−３０８１９６号，特願昭６３
−２２１１１０号参照）。
レクタ領域１１ｂの表面には金属のコレクタ電極１９が
形成され、ｐ＋ コレクタ領域１１ａとｎ＋ コレクタ
領域１１ｂはそれぞれ共通に電気的につながった構造と
なっている（特願昭６２−３０８１９６号，特願昭６３
−２２１１１０号参照）。
【０００５】次に、動作について説明する。ｎ− ベ−
ス領域１とｎ＋ エミッタ領域１４とで挟まれたｐ＋
ウエル領域１３の表面付近はｎチャネルのＭＯＳ構造と
なっており、ゲ−ト端子Ｇを通じてゲ−ト電極１６に正
電圧を印加することによりゲ−ト電極１６直下のｐ＋
ウエル領域１３の表面近傍に形成されたチャネルを通じ
て、電子がｎ＋ エミッタ領域１４よりｎ− ベ−ス領
域１へと流れる。図中、ｅはこのようにして流れる電子
の移動経路を示す。一方、ｐ＋ コレクタ領域１１ａか
らは少数キャリアである正孔がｈで示す移動経路でｎ−
ベ−ス領域１に注入され、その一部は上記電子と再結
合して消滅し、残りは正孔電流としてｐ＋ ウエル領域
１３を流れる。また、電子のうち正孔と再結合しない残
りはｎ＋ コレクタ領域１１ｂに流れる。このように、
コレクタ・ショ−ト形ＩＧＢＴは基本的にバイポ−ラ動
作をし、ｎ− ベ−ス領域１では電導度変調の効果によ
り電導度が増大することから、従来のパワ−ＭＯＳに比
べて低いオン電圧，大きい電流容量を実現できる利点が
ある。また、上記ではコレクタ領域がｐ＋ のみで構成
されている通常のＩＧＢＴに比較して、コレクタ・ショ
−ト形ＩＧＢＴでは、ｐ＋コレクタ領域１１ａとｎ＋
コレクタ領域１１ｂのパタ−ンおよび拡散プロファイル
を最適化することにより、通常のＩＧＢＴには必要であ
ったライフタイム制御工程が不要になるという製造上の
利点もある。以上、従来のコレクタ・ショ−ト形ＩＧＢ
Ｔにおけるｐ−ｎショ−ト基板の製造方法を素子動作と
合せて説明したが、この技術は静電誘導（ＳＩ）サイリ
スタ，ゲ−トタ−ンオフサイリスタ（ＧＴＯ）にも同様
に適用されるものである。
ス領域１とｎ＋ エミッタ領域１４とで挟まれたｐ＋
ウエル領域１３の表面付近はｎチャネルのＭＯＳ構造と
なっており、ゲ−ト端子Ｇを通じてゲ−ト電極１６に正
電圧を印加することによりゲ−ト電極１６直下のｐ＋
ウエル領域１３の表面近傍に形成されたチャネルを通じ
て、電子がｎ＋ エミッタ領域１４よりｎ− ベ−ス領
域１へと流れる。図中、ｅはこのようにして流れる電子
の移動経路を示す。一方、ｐ＋ コレクタ領域１１ａか
らは少数キャリアである正孔がｈで示す移動経路でｎ−
ベ−ス領域１に注入され、その一部は上記電子と再結
合して消滅し、残りは正孔電流としてｐ＋ ウエル領域
１３を流れる。また、電子のうち正孔と再結合しない残
りはｎ＋ コレクタ領域１１ｂに流れる。このように、
コレクタ・ショ−ト形ＩＧＢＴは基本的にバイポ−ラ動
作をし、ｎ− ベ−ス領域１では電導度変調の効果によ
り電導度が増大することから、従来のパワ−ＭＯＳに比
べて低いオン電圧，大きい電流容量を実現できる利点が
ある。また、上記ではコレクタ領域がｐ＋ のみで構成
されている通常のＩＧＢＴに比較して、コレクタ・ショ
−ト形ＩＧＢＴでは、ｐ＋コレクタ領域１１ａとｎ＋
コレクタ領域１１ｂのパタ−ンおよび拡散プロファイル
を最適化することにより、通常のＩＧＢＴには必要であ
ったライフタイム制御工程が不要になるという製造上の
利点もある。以上、従来のコレクタ・ショ−ト形ＩＧＢ
Ｔにおけるｐ−ｎショ−ト基板の製造方法を素子動作と
合せて説明したが、この技術は静電誘導（ＳＩ）サイリ
スタ，ゲ−トタ−ンオフサイリスタ（ＧＴＯ）にも同様
に適用されるものである。
【０００６】
【発明が解決しようとする課題】従来のアノ−ド・ショ
−ト（コレクタ・ショ−ト）構造を備えた半導体装置は
以上のようにして製造されているため、特にアノ−ド面
のｐｎ接合部近傍における低濃度領域の広がりが無視で
きない割合になり、実効的なアノ−ド面積が低下する問
題点があった。また、ｎ形ショ−ト領域が主面上に占め
る割合を増加させるとスイッチング時間の短縮化が図れ
る反面、オン電圧が上昇するという問題点があった。
−ト（コレクタ・ショ−ト）構造を備えた半導体装置は
以上のようにして製造されているため、特にアノ−ド面
のｐｎ接合部近傍における低濃度領域の広がりが無視で
きない割合になり、実効的なアノ−ド面積が低下する問
題点があった。また、ｎ形ショ−ト領域が主面上に占め
る割合を増加させるとスイッチング時間の短縮化が図れ
る反面、オン電圧が上昇するという問題点があった。
【０００７】本発明は、上記のような問題点を解消する
ためになされたもので、実効的なアノ−ド面積を増加で
きることに加え、ｐ形アノ−ド領域を減少させることな
く、ｎ形ショ−ト領域を増加させ、オン電圧の十分に低
い半導体装置を得ることを目的とする。
ためになされたもので、実効的なアノ−ド面積を増加で
きることに加え、ｐ形アノ−ド領域を減少させることな
く、ｎ形ショ−ト領域を増加させ、オン電圧の十分に低
い半導体装置を得ることを目的とする。
【０００８】
【課題を解決するための手段】本発明に係る半導体装置
は、第１の導電形の半導体基板の第１の主面に形成され
た第２の導電形の第１の半導体領域と、第１の主面に形
成された１本以上の所定の深さのトレンチ溝と、トレン
チ溝の底部に形成された第２の導電形の第２の半導体領
域と、トレンチ溝の側壁部に形成された第１の導電形の
第１の半導体領域と、トレンチ溝底部およびトレンチ溝
側壁部および半導体基板の第１の主面の表面上を電気的
に一体となる様に形成された第１の主電極と、半導体基
板の第２の主面上に形成された第２の主電極と第１の制
御電極とを有するものである。
は、第１の導電形の半導体基板の第１の主面に形成され
た第２の導電形の第１の半導体領域と、第１の主面に形
成された１本以上の所定の深さのトレンチ溝と、トレン
チ溝の底部に形成された第２の導電形の第２の半導体領
域と、トレンチ溝の側壁部に形成された第１の導電形の
第１の半導体領域と、トレンチ溝底部およびトレンチ溝
側壁部および半導体基板の第１の主面の表面上を電気的
に一体となる様に形成された第１の主電極と、半導体基
板の第２の主面上に形成された第２の主電極と第１の制
御電極とを有するものである。
【０００９】
【作用】本発明においては、ｎ形ショ−ト領域がトレン
チ溝側壁部に形成されているため、トレンチ溝形状・密
度に対してｐ形アノ−ド領域の面積は変化せず、したが
って、十分に低いオン電圧を保持した半導体装置を得る
ことができる。
チ溝側壁部に形成されているため、トレンチ溝形状・密
度に対してｐ形アノ−ド領域の面積は変化せず、したが
って、十分に低いオン電圧を保持した半導体装置を得る
ことができる。
【００１０】
【実施例】以下、本発明の一実施例をコレクタ・ショ−
ト形ＩＧＢＴの製造方法にならい、図面に基づいて説明
する。
ト形ＩＧＢＴの製造方法にならい、図面に基づいて説明
する。
【００１１】図１〜図３は本発明の半導体装置の製造方
法の一実施例を示す工程断面図である。まず、図１（ａ
）に示すように、ｎ− ベ−ス領域１のコレクタ側主面
にｐ＋アノ−ド領域２をイオン注入，拡散により形成し
、その上にマスクとなるレジストパタ−ン３を塗布形成
する。次に、図１（ｂ）に示すように、レジストパタ−
ン３に従ってトレンチ溝４を適宜の深さに形成する。 次に、図１（ｃ）に示すように、ｐ形イオンド−パント
５をイオン注入し、トレンチ溝４の底部に第２のｐ＋
アノ−ド領域６を形成する。次に、図２（ａ）に示すよ
うに、レジストパタ−ン３を除去した上で酸素イオン７
を注入してｐ＋ アノ−ド領域２および第２のｐ形アノ
−ド領域６の表面にＳｉＯ２ 膜８を形成する。この状
態でｎ形ド−パントの高濃度気相拡散を行い、図２（ｂ
）に示すように、トレンチ溝４の側壁部にｎ＋ ショ−
ト領域９を形成する。次に、図３に示すように、ｐ＋
ウエル領域１３，ｎ＋ エミッタ領域１４，ゲ−ト絶縁
膜１５，ゲ−ト電極１６，絶縁膜１８，エミッタ電極１
７，コレクタ電極１９を順次従来通り形成することによ
り、オン電圧の十分に低いコレクタ・ショ−ト形ＩＧＢ
Ｔを得ることができる。
法の一実施例を示す工程断面図である。まず、図１（ａ
）に示すように、ｎ− ベ−ス領域１のコレクタ側主面
にｐ＋アノ−ド領域２をイオン注入，拡散により形成し
、その上にマスクとなるレジストパタ−ン３を塗布形成
する。次に、図１（ｂ）に示すように、レジストパタ−
ン３に従ってトレンチ溝４を適宜の深さに形成する。 次に、図１（ｃ）に示すように、ｐ形イオンド−パント
５をイオン注入し、トレンチ溝４の底部に第２のｐ＋
アノ−ド領域６を形成する。次に、図２（ａ）に示すよ
うに、レジストパタ−ン３を除去した上で酸素イオン７
を注入してｐ＋ アノ−ド領域２および第２のｐ形アノ
−ド領域６の表面にＳｉＯ２ 膜８を形成する。この状
態でｎ形ド−パントの高濃度気相拡散を行い、図２（ｂ
）に示すように、トレンチ溝４の側壁部にｎ＋ ショ−
ト領域９を形成する。次に、図３に示すように、ｐ＋
ウエル領域１３，ｎ＋ エミッタ領域１４，ゲ−ト絶縁
膜１５，ゲ−ト電極１６，絶縁膜１８，エミッタ電極１
７，コレクタ電極１９を順次従来通り形成することによ
り、オン電圧の十分に低いコレクタ・ショ−ト形ＩＧＢ
Ｔを得ることができる。
【００１２】図４は本発明の他の実施例を示す半導体装
置の構造を示す断面図である。この図で、３３はｐ＋
ベ−ス領域、３４はｎ＋ カソ−ド領域、３５はゲ−ト
電極、３６はカソ−ド電極である。この半導体装置の動
作原理はＳＩサイリスタと同じものである。本発明によ
るｐ−ｎショ−ト構造がどの程度オン電圧の低減に寄与
するかを計算した例を図５に示す。図５は深さ５μｍの
トレンチ溝を形成して、その側壁にｎ＋ ショ−ト領域
を形成したショ−ト構造ダイオ−ド（ＣＳ−Ｄｉ）と通
常のＰＩＮダイオ−ド（Ｃｏｎｖ−Ｄｉ）のＩ−Ｖ特性
を比較したものである。ショ−ト領域があることから、
ＣＳ−ＤｉはＶＣＥ＝０．５で、すでに１００ Ａ／ｃ
ｍ２ レベルの電流が流れているが、立ち上がりも低電
圧側にシフトしており、５０Ａ／ｃｍ２ レベルでＣｏ
ｎｖ−Ｄｉに比較して０．０５Ｖ低いオン電圧を実現し
ている。一連の計算結果よりトレンチ溝本数の密度の増
加、また、トレンチ溝深さの増加に対してもオン電圧は
増加することなく、ほぼＣｏｎｖ−Ｄｉのオン電圧より
さらに低い値を示すことがわかっている。
置の構造を示す断面図である。この図で、３３はｐ＋
ベ−ス領域、３４はｎ＋ カソ−ド領域、３５はゲ−ト
電極、３６はカソ−ド電極である。この半導体装置の動
作原理はＳＩサイリスタと同じものである。本発明によ
るｐ−ｎショ−ト構造がどの程度オン電圧の低減に寄与
するかを計算した例を図５に示す。図５は深さ５μｍの
トレンチ溝を形成して、その側壁にｎ＋ ショ−ト領域
を形成したショ−ト構造ダイオ−ド（ＣＳ−Ｄｉ）と通
常のＰＩＮダイオ−ド（Ｃｏｎｖ−Ｄｉ）のＩ−Ｖ特性
を比較したものである。ショ−ト領域があることから、
ＣＳ−ＤｉはＶＣＥ＝０．５で、すでに１００ Ａ／ｃ
ｍ２ レベルの電流が流れているが、立ち上がりも低電
圧側にシフトしており、５０Ａ／ｃｍ２ レベルでＣｏ
ｎｖ−Ｄｉに比較して０．０５Ｖ低いオン電圧を実現し
ている。一連の計算結果よりトレンチ溝本数の密度の増
加、また、トレンチ溝深さの増加に対してもオン電圧は
増加することなく、ほぼＣｏｎｖ−Ｄｉのオン電圧より
さらに低い値を示すことがわかっている。
【００１３】
【発明の効果】以上説明したように、本発明は、コレク
タ側主面にトレンチ溝を形成し、このトレンチ溝の側壁
部にｎ＋ ショ−ト領域を形成し、トレンチ溝の底部お
よびトレンチ溝間の主面上にｐ＋ アノ−ド領域を形成
したことにより、オン電圧の低いコレクタ・ショ−ト形
半導体装置を得ることができる。また、ｐ＋ アノ−ド
領域に対してｎ＋ ショ−ト領域の占める面積の割合を
増加させることにより、スイッチング速度の向上を図る
ことができるため、従来に比較してオン電圧とスイッチ
ング時間のトレ−ドオフ関係が改善された半導体装置を
得ることができる。
タ側主面にトレンチ溝を形成し、このトレンチ溝の側壁
部にｎ＋ ショ−ト領域を形成し、トレンチ溝の底部お
よびトレンチ溝間の主面上にｐ＋ アノ−ド領域を形成
したことにより、オン電圧の低いコレクタ・ショ−ト形
半導体装置を得ることができる。また、ｐ＋ アノ−ド
領域に対してｎ＋ ショ−ト領域の占める面積の割合を
増加させることにより、スイッチング速度の向上を図る
ことができるため、従来に比較してオン電圧とスイッチ
ング時間のトレ−ドオフ関係が改善された半導体装置を
得ることができる。
【図１】本発明の半導体装置の製造方法の一実施例の一
部を示す工程断面図である。
部を示す工程断面図である。
【図２】図１とともに本発明の半導体装置の製造工程の
一部を示す断面図である。
一部を示す断面図である。
【図３】図１，図２とともに本発明の半導体装置の製造
工程の一部を示す断面図である。
工程の一部を示す断面図である。
【図４】本発明の他の実施例を示す半導体装置の断面図
である。
である。
【図５】本発明を適用したダイオ−ドと従来のダイオ−
ドのＩ−Ｖ特性を計算して比較した図である。
ドのＩ−Ｖ特性を計算して比較した図である。
【図６】従来の半導体装置の製造方法を示す工程断面図
である。
である。
１ ｎ− ベ−ス領域
２ ｐ＋ アノ−ド領域
４ トレンチ溝
６ 第２のｐ＋ アノ−ド領域
９ ｎ＋ ショ−ト領域
Claims (1)
- 【請求項１】 第１の導電形の半導体基板の第１の主
面に形成された第２の導電形の第１の半導体領域と、前
記第１の主面に形成された１本以上の所定の深さのトレ
ンチ溝と、前記トレンチ溝の底部に形成された第２の導
電形の第２の半導体領域と、前記トレンチ溝の側壁部に
形成された第１の導電形の第１の半導体領域と、前記ト
レンチ溝の底部および前記トレンチ溝の側壁部および前
記半導体基板の第１の主面の表面上を電気的に一体とな
るように形成された第１の主電極と、前記半導体基板の
第２の主面上に形成された第２の主電極と第１の制御電
極とを有することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1528391A JP2827523B2 (ja) | 1991-02-06 | 1991-02-06 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1528391A JP2827523B2 (ja) | 1991-02-06 | 1991-02-06 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04261064A true JPH04261064A (ja) | 1992-09-17 |
| JP2827523B2 JP2827523B2 (ja) | 1998-11-25 |
Family
ID=11884533
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1528391A Expired - Lifetime JP2827523B2 (ja) | 1991-02-06 | 1991-02-06 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2827523B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011129443A1 (ja) * | 2010-04-15 | 2011-10-20 | 富士電機株式会社 | 半導体装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5526811B2 (ja) | 2010-01-29 | 2014-06-18 | 富士電機株式会社 | 逆導通形絶縁ゲート型バイポーラトランジスタ |
-
1991
- 1991-02-06 JP JP1528391A patent/JP2827523B2/ja not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011129443A1 (ja) * | 2010-04-15 | 2011-10-20 | 富士電機株式会社 | 半導体装置 |
| US8786024B2 (en) | 2010-04-15 | 2014-07-22 | Yoshitaka Sugawara | Semiconductor device comprising bipolar and unipolar transistors including a concave and convex portion |
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| JP2827523B2 (ja) | 1998-11-25 |
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