JPH04260928A - データ処理装置 - Google Patents
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Abstract
め要約のデータは記録されません。
Description
ペランドアドレス計算を行う機構を備えたデータ処理装
置に関し、更に詳述すれば、複数のデータを処理する複
数データ操作命令の複数のオペランドのアドレス計算を
行うオペランドアドレス計算機構と命令実行機構とを備
え、複数オペランドのアドレス計算を命令実行に先立っ
て行うデータ処理装置に関する。
よるサブルーチンの入口でスタックフレームの形成とレ
ジスタの退避処理とを行う ENTER命令、あるいは
高級言語によるサブルーチンの出口でスタックフレーム
の解放及びレジスタの復帰処理を行うEXITD命令、
更には複数のデータをメモリから複数のレジスタへロー
ドする LDM命令及び複数のデータを複数のレジスタ
からメモリへストアする STM命令などの高機能命令
を処理する場合は、各データのアドレスはこれらの命令
を実行する時点でマイクロプログラムにより逐次的に計
算されていた。このため上述の如き高機能命令はマイク
ロプログラムにより複数の処理に分解されてハードウェ
アが各マイクロプログラムステップを逐次的に実行する
ことにより実行されていた。
複数の処理に分解して実行する上述のようなデータ処理
装置は古くから知られており、例えば「J. L. H
ennessy andD. A. Patterso
n,”Computer Architecture
A Quantitative Approach,”
MorganKaufmann Publisher
s,Inc. 1990.」の第5.5章に詳細に記述
されている。
ドレス計算をマイクロプログラムで複数の処理に分解し
て実行するデータ処理装置は例えば特願平2−2319
66号の発明に詳細に開示されている。
令をマイクロプログラムで複数の処理に分解して実行す
る従来のデータ処理装置では、命令をパイプライン処理
する機構を備えている場合においても、高機能命令はす
べて実行ステージのみで処理され、オペランドのアドレ
ス計算を行うステージ及びオペランドのフェッチを行う
ステージは全く何らの処理も行わないかまたはどほとん
ど何らの処理も行わない。
対しては命令実行ステージのマイクロプログラムにより
大きく分けて前処理, 実処理及び後処理の3段階に分
解して処理を行っている。これらの内の前処理と後処理
とは高機能命令で指定されている本来要求されるべき処
理ではなく、ハードウェアに依存して定まるオーバーヘ
ッドである。
とのビット列で示されているレジスタリストに従って複
数のデータをメモリからレジスタにロードする複数デー
タロード命令では、この命令の本来の処理であるメモリ
からレジスタへのデータ転送処理の前処理として、オペ
ランドのアドレスを計算したり、オペランドアドレスを
アドレス出力用レジスタに転送してメモリアクセスの準
備をするなどの前処理が必要である。
リオペランドのアドレスを次々に計算しつつオペランド
をアクセスするため、命令実行段階で専用の加算器及び
カウンタなどを用いて1つ前のオペランドのアクセスと
次のオペランドのアドレス計算とを同時に行うなどの複
雑な制御をマイクロプログラムで行っている。
場合の様に高機能命令を実行する場合にはオペランドの
アドレス計算あるいはメモリアクセスの準備などの処理
が必要なため、このような処理のために本来の処理以外
に余分な時間が必要になり、この時間が高機能命令の高
速実行を妨げる要因となっていた。
ものであり、複数のデータを処理する命令の複数のオペ
ランドのアドレス計算を行うオペランドアドレス計算機
構と命令実行機構とを備えて、複数オペランドのアドレ
ス計算を命令実行に先立って行うことにより、上述のよ
うな命令を高効率で実行可能なデータ処理装置の提供を
目的とする。
は、命令をデコードする命令デコード部と、加算器と加
算結果を保持する出力ラッチとを有していて命令デコー
ド部が出力するアドレス計算制御コードに従って複数の
メモリオペランドのアドレスを計算するオペランドアド
レス計算部と、オペランドアドレス計算部が出力するオ
ペランドのアドレスと命令デコード部が出力する演算制
御コードとに従って命令を実行する命令実行部とを備え
ている。
ペランドに対する第1の処理と第2のメモリオペランド
に対する第2の処理とを含む複数の処理を実行する命令
の処理に際して、命令デコード部がこの命令を複数の処
理単位に分解してデコードして第1のアドレス計算制御
コード、第1の演算制御コード、第2のアドレス計算制
御コード及び第2の演算制御コードを出力し、オペラン
ドアドレス計算部が、命令デコード部が出力する第1の
アドレス計算制御コードに従って第1のメモリオペラン
ドのアドレスである第1のアドレスを計算して出力ラッ
チに保持すると共に命令実行部へ出力し、更に命令デコ
ード部が出力する第2のアドレス計算制御コードに従っ
て出力ラッチに保持されている第1のアドレスに基づい
て第2のメモリオペランドのアドレスである第2のアド
レスを計算して命令実行部へ出力し、命令実行部が、オ
ペランドアドレス計算部が出力する第1のアドレスと命
令デコード部が出力する第1の演算制御コードとに従っ
て第1の処理を行い、オペランドアドレス計算部が出力
する第2のアドレスと命令デコード部が出力する第2の
演算制御コードとに従って第2の処理を行う。
して詳述する。
システムの構成」図6は本発明のデータ処理装置を用い
たシステムの構成例を示すブロック図である。
00, 命令キャッシュ106, データキャッシ
ュ107 及び108, 主メモリ109 がアドレ
スバス101, データバス102, 命令バス1
03, メモリアドレスバス104, メモリデー
タバス105 で結合されている。
理装置100から出力されるアドレスを命令キャッシュ
106 とデータキャッシュ107, 108とに入力
する。命令バス103 は命令キャッシュ106 から
出力される命令コードを本発明のデータ処理装置100
へ転送する。データバス102 は本発明のデータ処
理装置100 から出力されたデータをデータキャッシ
ュ107, 108へ転送したりあるいはデータキャッ
シュ107, 108から出力されたデータを本発明の
データ処理装置100 へ転送したりする。メモリアド
レスバス104 は命令キャッシュ106 またはデー
タキャッシュ107, 108から出力されるアドレス
を主メモリ109 へ転送する。メモリデータバス10
5 は主メモリ109と命令キャッシュ106 または
データキャッシュ107, 108との間で命令または
データを転送する。
107, 108がミスした場合はそれぞれのキャッシ
ュがメモリアドレスバス104 とメモリデータバス1
05 とのバス権を調停して主メモリ109 をアクセ
スする。
明のデータ処理装置100 の側では64ビットのバス
に結合しているため、2つのチップが協調して動作する
。各64ビットデータの上位32ビットのデータをデー
タキャッシュ107 が、下位32ビットのデータをデ
ータキャッシュ108 がそれぞれ分担して受持つ。
命令体系及び処理機構について最初に説明し、次に複数
個のレジスタ中のデータを転送する命令である LDM
命令, STM命令,ENTER命令,EXITD命
令を実行した場合の動作を例として、本発明のデータ処
理装置を特徴付ける1命令を複数の処理単位に分解して
行われるパイプライン処理動作の詳細を説明する。
ォーマット」本発明のデータ処理装置の命令は16ビッ
ト単位で可変長となっており、奇数バイト長の命令はな
い。
される命令を短いフォーマットとするために特に工夫さ
れた命令フォーマット体系を有する。例えば、2オペラ
ンド命令に対して、基本的に「4バイト」+「拡張部」
の構成を有し、全てのアドレッシングモードが利用可能
な一般形フォーマットと、頻度の高い命令とアドレッシ
ングモードとのみを使用可能な短縮形フォーマットとの
2つのフォーマットがある。
装置の命令フォーマット中に現われる記号の意味は以下
の如くである。 −:オペレーションコードが入る部分 Ea:8ビットの一般形のアドレッシングモードでオペ
ランドを指定する部分 Sh :6ビットの短縮形のアドレッシングモードでオ
ペランドを指定する部分 Rn:レジスタファイル上のオペランドをレジスタ番号
で指定する部分
LSB側で且つ高いアドレスになっている。アドレス
NとアドレスN+1との2バイトを見ないと命令フォー
マットが判別できないようになっているが、これは、命
令が必ず16ビット(ハーフワード)単位でフェッチ,
デコードされることを前提としているためである。
れのフォーマットの場合も、各オペランドのEaまたは
Shの拡張部は必ずそのEaまたはShの基本部を含む
16ビット (ハーフワード) の直後に配置される。 これは、命令により暗黙に指定される即値データあるい
は命令の拡張部に優先する。従って、4バイト以上の命
令では、Eaの拡張部により命令のオペレーションコー
ドが分断される場合がある。
おいてEaの拡張部に更に拡張部が付加される場合にも
次の命令オペレーションコードよりもそちらの方が優先
される。例えば、第1ハーフワードにEa1を含み、第
2ハーフワードにEa2を含み、第3ハーフワードまで
ある6バイト命令の場合について考える。なおここでは
、Ea1に多段間接モードを使用したため、普通の拡張
部の他に多段間接モードの拡張部も付加されるものとす
る。この場合、実際の命令ビットパターンは、命令の第
1ハーフワード(Ea1の基本部を含む), Ea1
の拡張部, Ea1の多段間接モード拡張部, 命令の
第2ハーフワード(Ea2の基本部を含む), Ea
2の拡張部, 命令の第3ハーフワードの順となる。
図10は2オペランド命令の短縮形フォーマットを示す
模式図である。このフォーマットにはソースオペランド
側がメモリとなるL−formatとデスティネーショ
ンオペランド側がメモリとなるS−formatとがあ
る。
ランドの指定フィールドを、Rnはデスティネーション
オペランドのレジスタの指定フィールドを、RRはSh
のオペランドサイズの指定フィールドをそれぞれ表す。 レジスタ上に置かれたデスティネーションオペランドの
サイズは32ビットに固定されている。レジスタ側とメ
モリ側とのサイズが異なり、且つソース側のサイズが小
さい場合に符号拡張が行われる。
ーションオペランドの指定フィールドを、Rnはソース
オペランドのレジスタ指定フィールドを、RRはShの
オペランドサイズの指定フィールドをそれぞれ表す。レ
ジスタ上に置かれたソースオペランドのサイズは32ビ
ットに固定されている。レジスタ側とメモリ側とのサイ
ズが異なり且つソース側のサイズが大きい場合は、オー
バフローした部分の切捨てとオーバーフローチェックと
が行われる。
図11は1オペランド命令の一般形フォーマット(G1
−format) を示す模式図である。このフォーマ
ットでは、MMはオペランドサイズの指定フィールドを
表している。一部のG1−format 命令ではEa
の拡張部以外にも拡張部を有する。また、MMフィール
ドを使用しない命令もある。
図12は2オペランド命令の一般形フォーマットを示す
模式図である。このフォーマットに含まれるのは、8ビ
ットで指定される一般形アドレッシングモードのオペラ
ンドが最大2つ存在する命令である。オペランドの総数
自体は3つ以上になる場合もある。
スティネーションオペランドの指定フィールドを、MM
はデスティネーションオペランドサイズの指定フィール
ドを、 EaRはソースオペランド指定フィールドを、
RRはソースオペランドサイズの指定フィールドをそれ
ぞれ表している。一部の一般型フォーマット命令では
EaM及びEaRの拡張部以外にも拡張部がある。
ットを示す模式図である。このフォーマットでは、cc
ccは分岐条件指定フィールドを、disp:8はジャ
ンプ先との変位指定フィールドをそれぞれ表している。 本発明のデータ処理装置では、8ビットで変位を指定す
る場合にはビットパターンでの指定値を2倍して変位値
とする
ド」本発明のデータ処理装置の命令のアドレッシングモ
ード指定方法には、レジスタを含めて6ビットで指定す
る短縮形と8ビットで指定する一般形とがある。
場合、あるいは意味的に考えて明らかに不合理なアドレ
ッシングモードの組合わせが指定された場合には、未定
義命令を実行した場合と同様に予約命令例外が発生して
例外処理が起動される。これに該当するのは、デスティ
ネーションが即値モードである場合、アドレス計算を伴
うべきアドレッシングモード指定フィールドで即値モー
ドが使用された場合などである。
式図において使用されている記号の意味は以下の如くで
ある。 Rn:レジスタ指定 (Sh):6ビットの短縮形アドレッシングモードでの
指定方法 (Ea):8ビットの一般形アドレッシングモードでの
指定方法 なお、各フォーマットの模式図において破線にて表され
ている部分は拡張部を示す。
ード」本発明のデータ処理装置の命令は種々のアドレッ
シングモードをサポートする。それらの内、本発明のデ
ータ処理装置でサポートする基本アドレッシングモード
には、レジスタ直接モード, レジスタ間接モード,
レジスタ相対間接モード,即値モード, 絶対モード
, PC相対間接モード, スタックポップモード,
スタックプッシュモードがある。
そのままオペランドとするアドレッシングモードである
。フォーマットの模式図を図14に示す。図中、Rnは
汎用レジスタまたは FPUレジスタの番号を示す。
容をアドレスとするメモリの内容をオペランドとするア
ドレッシングモードである。フォーマットの模式図を図
15に示す。図中、Rnは汎用レジスタの番号を示す。
ト値が16ビットであるか32ビットであるかにより2
種類に分かれる。いずれも、汎用レジスタの内容に16
ビットまたは32ビットのディスプレースメント値を加
えた値をアドレスとするメモリの内容をオペランドとす
るアドレッシングモードである。フォーマットの模式図
を図16に示す。図中、Rnは汎用レジスタの番号を示
す。disp:16とdisp:32とは、それぞれ1
6ビットのディスプレースメント値, 32ビットのデ
ィスプレースメント値を示す。ここでのディスプレース
メント値は符号付きとして扱われる。
ビットパターンをそのまま2進数と見なしてオペランド
とするアドレッシングモードである。フォーマットの模
式図を図17に示す。図中、 imm_dataは即値
を示す。 imm_dataのサイズは、オペランドサ
イズとして命令中で指定される。
示されるか32ビットで示されるかにより2種類に分か
れる。いずれも、命令コード中で指定される16ビット
または32ビットのビットパターンをアドレスとしたメ
モリの内容をオペランドとするアドレッシングモードで
ある。 フォーマットの模式図を図18に示す。図中、abs:
16とabs:32とは、それぞれ16ビット, 32
ビットのアドレス値を示す。abs:16にてアドレス
が示される場合は指定されたアドレス値が32ビットに
符号拡張される。
ント値が16ビットであるか32ビットであるかにより
2種類に分かれる。いずれも、プログラムカウンタの内
容に16ビットまたは32ビットのディスプレースメン
ト値を加えた値をアドレスとするメモリの内容をオペラ
ンドとするアドレッシングモードである。フォーマット
の模式図を図19に示す。図中、disp:16とdi
sp:32とは、それぞれ、16ビットのディスプレー
スメント値, 32ビットのディスプレースメント値を
示す。ここではディスプレースメント値は符号付きとし
て扱われる。PC相対間接モードにおいて参照されるプ
ログラムカウンタの値は、そのオペランドを含む命令の
先頭アドレスである。多段間接アドレッシングモードに
おいてプログラムカウンタの値が参照される場合にも、
同様に命令の先頭のアドレスがPC相対の基準値として
使用される。
(SP)の内容をアドレスとするメモリの内容をオペラ
ンドとするアドレッシングモードである。オペランドア
クセス後にSPがオペランドサイズだけインクリメント
される。例えば、32ビットデータが扱われる場合には
、オペランドアクセス後にSPが+4だけ更新される。 8, 16, 64ビットのサイズのオペランドに対す
るスタックポップモードの指定も可能であり、それぞれ
SPが+1,+2,+8だけ更新される。フォーマット
の模式図を図20に示す。オペランドに対してスタック
ポップモードが意味を持たない場合には予約命令例外が
発生する。具体的に予約命令例外となるのは、 wri
teオペランド, read− modify−wri
teオペランドに対するスタックポップモード指定であ
る。
オペランドサイズだけデクリメントした内容をアドレス
とするメモリの内容をオペランドとするアドレッシング
モードである。スタックプッシュモードではオペランド
アクセス前にSPがデクリメントされる。例えば、32
ビットデータが扱われる場合には、オペランドアクセス
前にSPが−4だけ更新される。8, 16, 64ビ
ットのサイズのオペランドに対するスタックプッシュモ
ードの指定も可能であり、それぞれSPが−1,−2,
−8だけ更新される。フォーマットの模式図を図21に
示す。オペランドに対してスタックプッシュモードが意
味を持たない場合には予約命令例外が発生される。具体
的に予約命令例外となるのは、readオペランド,
read−modify−write オペランドに対
すスタックプッシュモード指定である。
グモード」複雑なアドレッシングも基本的には加算と間
接参照との組合わせに分解することが可能である。従っ
て、加算と間接参照とのオペレーションをアドレッシン
グのプリミティブとして与えておき、それらを任意に組
合わせることができれば、どのような複雑なアドレッシ
ングモードも実現可能になる。
アドレッシングモードは上述のような考え方に基づいた
アドレッシングモードである。複雑なアドレッシングモ
ードは、モジュール間のデータ参照あるいは AI(人
工知能) 言語の処理系に特に有用である。
場合、基本アドレッシングモード指定フィールドではレ
ジスタベース多段間接モード, PCベース多段間接モ
ード, 絶対ベース多段間接モードの3種類の指定方法
の内のいずれか1つを指定する。
スタの値を拡張する多段間接アドレッシングのベース値
とするアドレッシングモードである。フォーマットの模
式図を図22に示す。図中、Rnは汎用レジスタの番号
を示す。
ウンタの値を拡張する多段間接アドレッシングのベース
値とするアドレッシングモードである。フォーマットの
模式図を図23に示す。
れる多段間接アドレッシングのベース値とするアドレッ
シングモードである。フォーマットの模式図を図24に
示す。
は16ビットを単位としており、これが任意回反復して
付加される。1段の多段間接アドレッシングモードによ
り、ディスプレースメントの加算,インデクスレジスタ
のスケーリング (×1,×2,×4,×8) と加算
, メモリの間接参照を行う。多段間接モードのフォー
マットの模式図を図25に示す。各フィールドは以下に
示す意味を有する。
アドレス計算終了 tmp ==> address of operan
dI=0 :メモリ間接参照なし tmp + disp + Rx * Scale =
=> tmpI=1 :メモリ間接参照あり mem[tmp + disp + Rx * Sca
le ] ==> tmpM=0 : <Rx> をイ
ンデクスとして使用M=1 :特殊なインデクス <Rx>=0 インデクス値を加算しない(Rx=0
)<Rx>=1 プログラムカウンタをインデクス値
として使用(Rx=PC) <Rx>=2〜 reserved D=0 :多段間接アドレッシングモード中の4ビット
のフィールドd4の値を4倍してディスプレースメント
値とし、これを加算する。d4は符号付きとして扱われ
、オペランドのサイズとは関係なく必ず4倍して使用す
る。 D=1 :多段間接アドレッシングモードの拡張部で指
定されたdispx(16/32 ビット)をディスプ
レースメント値とし、これを加算する。拡張部のサイズ
はd4フィールドで指定する。 d4=0001 dispxは16ビットd4=0
010 dispxは32ビットXX :インデ
クスのスケール (scale = 1/2/4/8)
, ×8のスケーリングを行った場合には、その段の処
理終了後の中間値(tmp) として不定値が入る。こ
の多段間接アドレッシングモードによって得られる実効
アドレスは予測できない値となるが、例外は発生しない
。プログラムカウンタに対するスケーリングの指定は禁
じられている。
フォーマットのバリエーションを図26, 図27の模
式図に示す。図26は多段間接アドレッシングモードが
継続するか終了するかのバリエーションを、図27はデ
ィスプレースメントのサイズのバリエーションをそれぞ
れ示す。
が利用できればコンパイラの中で段数による場合分けが
不要になるので、コンパイラの負担が軽減されるという
メリットがある。多段の間接参照の頻度が非常に少ない
としても、コンパイラとしては必ず正しいコードを発生
できなければならないからである。このため、フォーマ
ット上、任意の段数が可能になっている。
復帰命令」本発明のデータ処理装置100 は複数のレ
ジスタの内容をスタック領域等のメモリ領域に退避させ
る命令である STM命令と、スタック領域等のメモリ
領域に退避されている複数のレジスタの内容を復帰させ
る LDM命令とを備えている。
図に示されている。 LDM命令ではsrcsフィール
ドで示されているアドレッシングモードに従って計算さ
れたアドレスのメモリから reglistフィールド
で示されたレジスタへデータが転送さるる。転送される
べきデータを格納するレジスタは reglistフィ
ールドによりビットパタンで示される。各レジスタに転
送されるデータはそれぞれ4バイトである。
図に示されている。 STM命令では、reglist
フィールドで示されているレジスタ中のデータが d
estsフィールドで示されたアドレッシングモードに
従って計算されたアドレスのメモリへ転送される。転送
すべきデータを格納しているレジスタは reglis
tフィールドによりビットパタンで示される。
glistフィールドの意味はdests フィールド
で示されるアドレッシングモードにより異なる。これは
複数個のレジスタ内容がメモリに格納される場合に、大
きな番号のレジスタが常に大きな番地に格納されるよう
に統一するためである。各レジスタから転送されるデー
タはそれぞれ4バイトである。
命令と解放命令」本発明のデータ処理装置100 は上
述の STM命令及び LDM命令の他、高級言語によ
るサブルーチンの入口でのスタックフレームの形成とレ
ジスタの退避処理を行う ENTER命令及び高級言語
によるサブルーチンの出口でのスタックフレームの解放
とレジスタの復帰処理を行う EXITD命令を備えて
いる。
模式図に示す。 ENTER命令の処理は図30のオペ
レーションに示す通りである。
プッシュし、スタックポインタSPをFPへ転送する。 更に、SP値から lsize値を減算してローカル変
数領域をスタックに確保し、レジスタリストに示された
レジスタをスタックに退避する。 ENTER命令のレ
ジスタリストでは図30中に示す如く、レジスタR14
とレジスタR15 とは指定することが出来ない。
は lsize値を8ビットの即値で指定するEフォー
マットと、一般形アドレッシングモードで指定するGフ
ォーマットとの2種類がある。
示す。 EXITD命令の処理は図31のオペレーショ
ンに示す通りである。
ってスタックからレジスタを復帰し、SPをFPから復
帰してローカル変数領域を解放し、スタックから旧FP
を復帰してサブルーチンリターンを行った後にSP値に
adisp値を加算してサブルーチンのパラメータを
解放する。 EXITD命令のレジスタリストでは図3
1中に示す如く、レジスタR14 とレジスタR15
とは指定することは出来ない。
は adjsp値を8ビットの即値で指定するEフォー
マットと、一般形アドレッシングモードで指定するGフ
ォーマットとの2種類がある。
ブロックの構成」図4は本発明のデータ処理装置100
の構成を示すブロック図である。
大きく分けると、命令入力部110,命令フェッチ部1
11, 命令デコード部112, 第1マイクロR
OM 部113, 第2マイクロROM 部114,
オペランドアドレス計算部115, PC計算部
116, 整数演算部117, 浮動小数点演算部
118, アドレス入出力部119, オペランド
アクセス部120,データ入出力部121 に分かれる
。
101 に結合し、データ入出力部121 をデータバ
ス102 に結合し、命令入力部110 を命令バス1
03 に結合することにより図6に示すシステム構成を
とることができる。
10 は外部の命令バス103 から32ビット単位で
命令コードを本発明のデータ処理装置100 に入力す
る。命令キャッシュ106 のアクセス方法には、1つ
のアドレスに対して32ビットの命令コードをアクセス
する標準アクセスモードと、1つのアドレスに対して4
回連続で32ビットの命令コードをアクセスするクワッ
ドアクセスモードとがあり、いずれの場合も命令入力部
110 は入力した命令コードを命令フェッチ部111
へ出力する。
ッチ部111 には、命令アドレスのアドレス変換機構
, 内蔵命令キャッシュ, 命令用TLB, 命令キ
ュー及びそれらの制御部等が備えられている。
すべき命令のPC値を物理アドレスに変換し、内蔵命令
キャッシュから命令コードをフェッチして命令デコード
部112 へ出力する。内蔵命令キャッシュがミスした
場合にはアドレス入出力部119 へ物理アドレスを出
力し、外部へ命令アクセスを要求し、命令入力部110
を通じて入力された命令コードを内蔵命令キャッシュ
に登録する。
ューに入力すべき命令のPC値として専用のカウンタで
計算される。ジャンプが発生した場合は、新たな命令の
PC値がオペランドアドレス計算部115, PC計
算部116, 整数演算部117 等から転送されて
来る。
グによるアドレス変換及び命令用TLB の更新も命令
フェッチ部111 の内部にある制御回路により行われ
る。
バスウォッチモードである場合は、アドレス入出力部1
19 を通じて入力された物理アドレスがヒットした内
蔵命令キャッシュのエントリが無効化される。
ード部112 では基本的に16ビット (ハーフワー
ド) 単位で命令コードをデコードする。このブロック
には図1に示す如くオペレーションコードをデコードす
るデコーダ, アドレッシングモードをデコードするD
ステージデコード部22, アドレッシングモードに従
ってディスプレイスメント及び即値の処理を行うディス
プレイスメント出力部21, レジスタリストに含まれ
るセットされたビット(”1”のビット)数を計算する
ビット数計数回路23ビット数計数回路23が含まれて
いる。
更にデコードしてマイクロROM のエントリアドレス
を出力するAステージデコード部24,レジスタリスト
からセットされたビットに対応するレジスタ番号をエン
コードするプライオリティエンコード部25, 転送オ
ペランド数カウンタ26も備えられている。これらのブ
ロックは命令の後段デコードを処理する。
令コードはパイプライン処理により1クロックにつき0
〜6バイトがデコードされる。デコード結果の内、整数
演算部117 での演算に関係する情報が第1マイクロ
ROM 部113 ヘ、浮動小数点演算部118での演
算に関係する情報が第2マイクロROM 部114 へ
、オペランドアドレス計算に関係する情報がオペランド
アドレス計算部115 へ、PC計算に関係する情報が
PC計算部116 へ、それぞれ出力される。
第1マイクロROM 部113 には、整数演算部11
7 の制御を行う種々のマイクロプログラムルーチンが
格納されているマイクロROM, マイクロシーケン
サ, マイクロ命令デコーダ等が備えられている。マイ
クロ命令はマイクロROM から1クロック当たり1度
読出される。マイクロシーケンサは命令実行に関するマ
イクロプログラム実行のためのシーケンス処理の他に、
例外, 割込及びトラップ (この3つを併せてEIT
と称す) の受付けと各EIT に対応するマイクロ
プログラムのシーケンス処理も行う。
コードに依存しない外部割込み及び整数演算実行結果に
よるマイクロプログラムの分岐条件も入力される。マイ
クロデコーダの出力は主に整数演算部117 へ出力さ
れるが、ジャンプ命令の実行時, 例外受付時には一部
の情報を他の機能ブロックへも出力する。
第2マイクロROM 部114 には、浮動小数点演算
部118 の制御を行う種々のマイクロプログラムルー
チンが格納されているマイクロROM, マイクロシ
ーケンサ,マイクロ命令デコーダ等が備えられている。 マイクロ命令はマイクロROM から1クロックに1度
読み出される。マイクロシーケンサはマイクロプログラ
ムで示されるシーケンス処理の他に、浮動小数点演算に
関係する例外の処理も行い、マスクされていない浮動小
数点例外が検出された場合には第1マイクロROM 部
113 へ例外処理を要求する。第2マイクロROM
部114 のマイクロシーケンサは第1マイクロROM
部113 のマイクロシーケンサと並列に動作し、整
数演算部117 と並列に浮動小数点演算部118 を
制御する。
小数点演算の実行結果によるフラッグ情報も入力される
。
演算部118 に対して出力されるが、浮動小数点演算
に関係する例外の検出等の一部の情報は他の機能ブロッ
クへも出力される。
」オペランドアドレス計算部115 は、命令デコード
部112 のアドレッシングモードデコーダ等から出力
されたオペランドアドレス計算に関係する情報によりハ
ードワイヤードに制御される。このオペランドアドレス
計算部115 ではメモリ間接アドレッシングのための
メモリアクセス以外のオペランドのアドレス計算とジャ
ンプ命令のジャンプ先アドレスの計算とが行われる。
部117 へ出力される。オペランドアドレス計算終了
段階での先行ジャンプ処理ではジャンプ先アドレスの計
算結果が命令フェッチ部111 とPC計算部116と
へ出力される。
浮動小数点演算部118 へ出力される。アドレス計算
に必要な汎用レジスタ, プログラムカウンタの値は整
数演算部117,PC計算部116 から入力される。
16 は命令デコード部112 から出力されるPC計
算に関係する情報でハードワイヤードに制御され、命令
のPC値を計算する。本発明のデータ処理装置100
の命令は可変長命令であり、命令をデコードした後でな
ければ命令の長さが判明しない。PC計算部116 は
命令デコード部112 から出力された命令長をデコー
ド中の命令のPC値に加算することにより次に実行すべ
き命令のPC値を計算する。
PC値として命令のデコード結果と共に出力される。命
令デコードステージでの先行ブランチ処理では、命令デ
コード部112 から出力されるブランチ幅をPC値に
加算することによりブランチ先命令のアドレスが計算さ
れる。
ンへのジャンプ命令の実行時にスタックにプッシュされ
ているサブルーチンからの戻り先PC値のコピーを保持
したPCスタックが備えられており、サブルーチンから
のリターン命令に対してはPCスタックから戻り先PC
を読出すことにより、プリリターン先命令のアドレスを
生成する処理も行う。
17 は第1マイクロROM 部113 のマイクロR
OM に格納されたマイクロプログラムにより制御され
、各整数演算命令の機能を実現するために必要な演算を
整数演算部117 の内部にあるレジスタファイルと演
算器とで実行する。レジスタファイルには汎用レジスタ
と作業用レジスタとが含まれる。
はALU, プライオリティエンコーダ等を備えている
。整数演算部117 には整数演算の結果により変化す
るフラグ, 外部割込みのマスクレベルを定めるビット
等を含むプロセッサ状態語(PSW), バッファメ
モリ制御レジスタ等が含まれる。
スまたは即値である場合は、オペランドアドレス計算部
115 から即値または計算されたアドレスが入力され
る。 また、命令の演算対象となるオペランドがメモリ上のデ
ータである場合は、アドレス計算部115 で計算され
たアドレスがオペランドアクセス部120 へ出力され
、内蔵データキャッシュまたは外部からフェッチしたオ
ペランドが整数演算部117 に入力される。
外部のデータキャッシュ107, 108あるいは主メ
モリ109 をリードする必要がある場合は、マイクロ
プログラムの指示によりオペランドアクセス部120へ
アドレスを出力することにより、目的のデータをフェッ
チする。
のデータキャッシュ107, 108あるいは主メモリ
109 へストアする必要がある場合には、マイクロプ
ログラムの指示によりオペランドアクセス部120 へ
アドレスとデータとを出力する。この際、PC計算部1
16 からはそのストア動作を行った命令のPC値がオ
ペランドアクセス部120 へ出力される。
たな命令アドレスを整数演算部117 が得た場合は、
これが命令フェッチ部111 とPC計算部116 と
へ出力される。
数点演算部118 は第2マイクロROM 部114
のマイクロROM に格納されたマイクロプログラムに
より制御され、各浮動小数点演算命令の機能を実現する
ために必要な演算を浮動小数点演算部118 の内部に
あるレジスタファイルと演算器とで実行する。浮動小数
点演算部118 には浮動小数点演算の丸め処理方法及
び浮動小数点演算例外の検出許可のモードを設定する浮
動小数点演算モード制御レジスタ(FMC) と、浮動
小数点演算結果に対するフラグ, 浮動小数点例外の発
生状態を示すステータスビットからなる浮動小数点演算
状態語(FSW) とがある。
ある場合は、オペランドアドレス計算部115 から即
値が入力される。また、命令の演算対象となるオペラン
ドがメモリ上のデータである場合は、アドレス計算部1
15 で計算されたアドレスがオペランドアクセス部1
20 へ出力され、内蔵データキャッシュまたは外部か
らフェッチしたオペランドが浮動小数点演算部118
に入力される。
部のデータキャッシュ107, 108あるいは主メモ
リ109 へストアする必要がある場合には、マイクロ
プログラムの指示によりオペランドアクセス部120へ
データを出力する。ストア動作では浮動小数点演算部1
18 と整数演算部117 とが協調して動作し、オペ
ランドアクセス部120 に対して整数演算部117
からオペランドのアドレスが出力され、浮動小数点演算
部118 からオペランドが出力される。この際、PC
計算部116 からはそのストア動作を行った命令のP
C値がオペランドアクセス部120 へ出力される。
ペランドアクセス部120 には、オペランドアドレス
のアドレス変換機構, データバッファ、データ用TL
B, ストアバッファ, オペランドブレイクポイン
トレジスタ及びそれらの制御部がある。データバッファ
はモード切替えにより内蔵データキャッシュまたはコン
テキスト退避用メモリとして動作する。
して動作させる場合、データのロード動作ではオペラン
ドアドレス計算部115 または整数演算部117 か
ら出力されたロードすべきデータの論理アドレスが物理
アドレスに変換され、内蔵データキャッシュからデータ
がフェッチされて整数演算部117 あるいは浮動小数
点演算部118 に入力される。
、アドレス入出力部119 へ物理アドレスが出力され
て外部へのデータアクセスが要求され、データ入出力部
122 を通じて入力されたデータが内蔵データキャッ
シュに登録される。
部117 から出力されたストアすべきデータの論理ア
ドレスが物理アドレスに変換され、整数演算部117
あるいは浮動小数点演算部118 から出力されたデー
タが内蔵データキャッシュにストアされると共に、スト
アバッファを通じてアドレス入出力部119 へ物理ア
ドレスが出力され、データ入出力部122を通じてデー
タが外部へ出力される。
タの更新は行われない。ストアバッファではストアすべ
きデータとそのアドレス、更にそのストア動作を行った
命令のPC値とが1組として管理される。ストアバッフ
ァでのストア動作は先入れ先出し制御方式で管理される
。
ングによるアドレス変換及びデータ用TLB の更新も
オペランドアクセス部120 の内部の制御回路により
行われる。また、メモリアクセスアドレスがメモリ空間
にマッピングされている I/O領域に入るか否かのチ
ェックも行われる。
シュとして動作させる場合、本発明のデータ処理装置が
バスウォッチモードであれば、アドレス入出力部119
を通じて入力された物理アドレスがヒットした内蔵デ
ータキャッシュのエントリは無効化される。
ス入出力部119は命令フェッチ部111 とオペラン
ドアクセス部120 とから出力されたアドレスを本発
明のデータ処理装置100 の外部へ出力する。アドレ
スの出力は本発明のデータ処理装置100 で定められ
たバスプロトコルに従って行われる。バスプロトコルの
制御はアドレス入出力部119 内にある外部バス制御
回路が行う。外部バス制御回路ではページ不在例外また
はバスアクセス例外, 外部割込みの受付も行う。
外の外部デバイスがバスマスタになっており、且つ本発
明のデータ処理装置100 がバスウォッチモードであ
れば外部デバイスがデータライトサイクルを実行した場
合にアドレスバス101 上へ出力されたアドレスを取
込んで命令フェッチ部111 とオペランドアクセス部
120 とへ転送する。
出力部121 はオペランドのロード動作の際にデータ
バス102 からデータを取込んでオペランドアクセス
部120 へ転送し、またオペランドのストア動作の際
にオペランドアクセス部120 から出力されたオペラ
ンドをデータバス102 へ出力する。データキャッシ
ュ107, 108のアクセス方法には、1つのアドレ
スに対して64ビットのデータをアクセスする標準アク
セスモードと、1つのアドレスに対して4回連続で64
ビットのデータをアクセスするクワッドアクセスモード
とがあり、いずれの場合もデータ入出力部121 はオ
ペランドアクセス部120 と外部のメモリとで送受さ
れるデータの入出力を制御する。
タ処理装置100は各種のバッファ記憶装置と、命令バ
ス103 及びデータバス102を使用したメモリの効
率的アクセスとにより、命令をパイプライン処理して高
性能に動作する。ここでは、本発明のデータ処理装置1
00 のパイプライン処理方法について説明する。
発明のデータ処理装置100 のパイプライン処理機構
を図5の模式図に示す。本発明のデータ処理装置100
のパイプライン処理機構は、命令のプリフェッチを行
う命令フェッチステージ (IFステージ)31,
命令のデコードを行うデコードステージ (Dステージ
)32, オペランドのアドレス計算を行うオペラン
ドアドレス計算ステージ (Aステージ)33, マ
イクロROM アクセス (特にRステージ37と称す
) とオペランドのプリフェッチ (特にOFステージ
38と称す) とを行うオペランドフェッチステージ
(Fステージ)34, 命令の実行を行う実行ステー
ジ (Eステージ)35, メモリオペランドのスト
アを行うストアステージ (Sステージ)36 の6段
構成でパイプライン処理を行う。なお、Sステージ36
には3段のストアバッファがある。
し、理論上は6つのステージが完全に独立動作する。S
ステージ36以外の各ステージは1回の処理を最小1ク
ロックで行うことができる。Sステージ36は1回のオ
ペランドストア処理を最小2クロックで行うことができ
る。 従って、メモリオペランドのストア処理が行われない場
合、理想的には1クロックごとに次々とパイプライン処
理が進行する。
リ−メモリ間演算あるいはメモリ間接アドレッシング等
、1回の基本パイプライン処理だけでは処理が行えない
命令があるが、これらの処理に対してもなるべく均衡し
たパイプライン処理が行えるように設計されている。複
数のメモリオペランドを有する命令に対してはメモリオ
ペランドの数に基づいてデコード段階で複数のパイプラ
イン処理単位 (ステップコード) に分解してパイプ
ライン処理を行う。
される情報は命令コードそのものである。Dステージ3
2からAステージ33へ渡される情報は命令で指定され
た演算に関する情報 (Dコード41と称す) と、オ
ペランドのアドレス計算に関係する情報 (Aコード4
2と称す) と、処理中の命令のプログラムカウンタ値
(PC)との3つである。
れる情報はマイクロプログラムルーチンのエントリ番地
, マイクロプログラムへのパラメータなどを含むRコ
ード43と、オペランドのアドレス, アクセス方法指
示情報等を含むFコード44と、処理中の命令のプログ
ラムカウンタ値(PC)との3つである。
れる情報は演算制御情報, リテラル等を含むEコード
45と、オペランド, オペランドアドレス等を含むS
コード46a, 46bと、処理中命令のプログラムカ
ウンタ値(PC)との3つである。Sコード46a,
46bはアドレス46a とデータ46b とからなる
。
れる情報は、ストアすべき演算結果であるWコード47
a, 47bとその演算結果を出力した命令のプログラ
ムカウンタ値(PC)との2つである。Wコード47a
, 47bはアドレス47a とデータ47b とから
なる。
たEIT はそのコードがEステージ35に到達するま
でEIT 処理を起動しない。Eステージ35で処理さ
れている命令のみが実行段階の命令であり、IFステー
ジ31〜Fステージ34で処理されている命令は未だ実
行段階に至っていないからである。従って、Eステージ
35以前で検出されたEIT はそれが検出されたこと
がステップコード中に記録されて次のステージに伝えら
れるのみである。Sステージ36で検出されたEIT
はEステージ35で処理中の命令の処理が完了した時点
で受付けられるか、またはその命令の処理がキャンセル
されて受付けられ、Eステージ35に戻って処理される
。
処理」各パイプラインステージの入出力ステップコード
には図4に示したように便宜上名前が付与されている。 またステップコードはオペレーションコードに関する処
理を行い、マイクロROM のエントリ番地, Eステ
ージ35に対するパラメータなどになる系列と、Eステ
ージ35の処理対象のオペランドになる系列との2系列
がある。また、Dステージ32からSステージ36まで
の間では処理中の命令のプログラムカウンタ値が受渡さ
れる。
」命令フェッチステージ (IFステージ31) では
命令フェッチ部111 が動作する。内蔵命令キャッシ
ュからあるいは外部メモリから命令をフェッチし、命令
キューに入力して、Dステージ32に対して2〜6バイ
ト単位で命令コードを出力する。命令キューの入力は整
置された4バイト単位で行われる。
ッチする場合は整置された4バイトにつき最小2クロッ
クを要する。クワッドアクセスモードでは16バイトに
つき最小5クロックを要する。内蔵命令キャッシュがヒ
ットした場合は整置された8バイトにつき1クロックで
フェッチ可能である。命令キューの出力単位は2バイト
ごとに可変であり、1クロックの間に最大6バイトまで
出力可能である。またジャンプの直後には命令キューを
バイパスして命令コード2バイトを直接命令デコーダに
転送することも可能である。
換,内蔵命令キャッシュ及び命令用TLB の制御,プ
リフェッチ先命令アドレスの管理, 命令キューの制御
もIFステージ31で行われる。
」命令デコードステージ (Dステージ32) はIF
ステージ31から入力された命令コードをデコードする
。命令コードのデコードは命令デコード部112のDス
テージデコード部22を使用して1クロックに1度の割
合で行われ、1回のデコード処理で0〜6バイトの命令
コードを消費する (リターンサブルーチン命令の復帰
先アドレスを含むステップコードの出力処理等では命令
コードを消費しない) 。Dステージ32は1回のデコ
ードでAステージ33に対してアドレス計算情報である
Aコード42とオペレーションコードの中間デコード結
果であるDコード41とを出力する。
制御及び命令キューからの命令コードの出力処理も行う
。また、Dステージ32ではブランチ命令及びサブルー
チンからのリターン命令に対して先行ジャンプ処理を行
う。先行ジャンプを行った無条件ブランチ命令に対して
はDコード41もAコード42も出力せず、Dステージ
32で命令の処理を終了する。
算ステージ」オペランドアドレス計算ステージ (Aス
テージ) 33での処理は大きく2つに分かれる。第1
は、命令デコード部112 のAステージデコード部2
4を使用してオペレーションコードの後段デコードを行
う処理で、第2はオペランドアドレス計算部54でオペ
ランドアドレスの計算を行う処理である。
はDコード41を入力とし、レジスタ及びメモリの書込
み予約及びマイクロプログラムルーチンのエントリ番地
及びマイクロプログラムに対するパラメータ等を含むR
コード43の出力を行う。なお、レジスタ及びメモリの
書込み予約は、アドレス計算で参照したレジスタ及びメ
モリの内容がパイプライン上を先行する命令で書換えら
れてしまって誤ったアドレス計算が行われることを防止
するためのものである。
2を入力とし、Aコード42に従ってオペランドアドレ
ス計算部54でオペランドのアドレス計算を行い、その
計算結果をFコード44として出力する。またジャンプ
命令に対してはジャンプ先アドレスの計算を行って先行
ジャンプ処理を行う。この際、アドレス計算に伴うレジ
スタの読出し時に書込み予約のチェックが行われ、先行
命令がレジスタまたはメモリに対して書込み処理を終了
していないために予約があることが指示されれば、先行
命令はEステージ35での書込み処理が終了するまで待
機状態になる。
行ジャンプを行わなかった絶対値アドレスへのジャンプ
あるいはレジスタ間接アドレッシングのジャンプ等に対
して先行ジャンプ処理を行う。先行ジャンプを行った無
条件ジャンプ命令に対してはRコード43あるいはFコ
ード44は出力されず、Aステージ33で命令の処理を
終了する。
セスステージ」オペランドフェッチステージ (Fステ
ージ)34 での処理も大きく2つに分かれる。第1は
マイクロROM のアクセス処理であり、特にRステー
ジ37と称す。第2はオペランドプリフェッチ処理であ
り、特にOFステージ38と称す。Rステージ37とO
Fステージ38とは必ずしも同時に動作するわけではな
く、データキャッシュのミス, ヒット、データTLB
のミス, ヒット等に依存して、動作タイミングが異
なる。
M アクセス処理はRコード43に対して次のEステー
ジ35での実行に使用される実行制御コードであるEコ
ード45を作り出すためのマイクロROM アクセスと
マイクロ命令デコード処理とである。
マイクロプログラムステップに分解される場合、第1マ
イクロROM 部113 及び第2マイクロROM 部
114 がEステージ35で使用され、次のRコード4
3がマイクロROM アクセス待ちになる場合がある。 Rコード43に対するマイクロROM アクセスが行わ
れるのは、Eステージ35でのマイクロROM アクセ
スが行われない場合である。本発明のデータ処理装置1
00 では多くの整数演算命令が1マイクロプログラム
ステップで行われ、多くの浮動小数点演算命令が2マイ
クロプログラムステップで行われるため、実際にはRコ
ード43に対するマイクロROM アクセスが次々と行
われる可能性が高い。
テージ」オペランドフェッチステージ (OFステージ
)38 はFステージ34が行う上述の2つの処理の内
のオペランドプリフェッチ処理を行う。
理アドレスをデータTLB で物理アドレスに変換して
その物理アドレスで内蔵データキャッシュあるいは外部
のメモリをアクセスしてオペランドをフェッチし、その
オペランドとFコード44として転送されてきたその論
理アドレスとを組合わせてSコード46a,46b と
して出力する。
ロスしてもよいが、8バイト以下のオペランドフェッチ
を指定する。Fコード44にはオペランドをアクセスす
るか否かの指定も含まれており、Aステージ33が計算
したオペランドアドレス自体あるいは即値をEステージ
35へ転送する場合にはオペランドプリフェッチは行わ
れず、Fコード44の内容をSコード46a, 46b
として転送する。
テージ (Eステージ) 35はEコード45とSコー
ド46a, 46bとを入力として動作する。このEス
テージ35が命令を実行するステージであり、Fステー
ジ34以前のステージで行われた処理は全てEステージ
35のための前処理である。Eステージ35でジャンプ
が実行されたり、 EIT処理が起動されたりした場合
は、IFステージ31〜Fステージ34までの処理はす
べて無効化される。Eステージ35はマイクロプログラ
ムにより制御され、Eコード45にて示されたマイクロ
プログラムルーチンのエントリ番地からの一連のマイク
ロ命令を実行することにより命令を実行する。
御するコード (特にEIコードと称す) と浮動小数
点演算部118 を制御するコード (特にEFコード
と称す) とがある。EIコードとEFコードとは独立
に出力されることも可能である。両コードが独立して出
力された場合には、Eステージ35では整数演算部11
7 と浮動小数点演算部118 とが並列に動作する。 例えば浮動小数点演算部118 でメモリオペランドを
持たない浮動小数点演算命令を実行する場合、この動作
は整数演算部117 の動作と並行して実行される。
ても、マイクロROM の読出しとマイクロ命令の実行
とはパイプライン化されて行われる。従って、マイクロ
プログラムで分岐が発生した場合は1マイクロステップ
の空きが生じる。Eステージ35ではAステージ33が
行ったレジスタまたはメモリに対する書込み予約をオペ
ランドの書込みの後に解除する。
いてEステージ35が直接受付け、マイクロプログラム
により必要な処理が実行される。その他の各種EIT
の処理もEステージ35でマイクロプログラムにより行
われる。
る場合は、Eステージ35はSステージ36へWコード
47a, 47bとストア処理を行う命令のプログラム
カウンタ値との両方を出力する。
ージ」オペランドストアステージ (Sステージ)36
はWコードの論理アドレス47a をデータTLB
で物理アドレスに変換し、そのアドレスでWコードのデ
ータ47b を内蔵データキャッシュにストアする。同
時にWコード47a, 47bとプログラムカウンタ値
とをストアバッファに入力し、データTLB から出力
された物理アドレスを用いて外部のメモリへWコードの
データ47b をストアする処理が行われる。
ス部120 で行われ、データTLB または内蔵デー
タキャッシュがミスした場合のアドレス変換処理及び内
蔵データキャッシュの入替え処理も行う。
された場合は、ストアバッファにWコード47a, 4
7bとプログラムカウンタ値とが保持されたままの状態
で、Eステージ35にEIT の検出が通知される。
状態制御」パイプラインの各ステージは入力ラッチと出
力ラッチとを有し、基本的には他のステージとは独立に
動作する。各ステージは1つ前に行った処理が終了し、
その処理結果を出力ラッチから次のステージの入力ラッ
チへ転送し、自ステージの入力ラッチに次の処理に必要
な入力信号が全て揃えば次の処理を開始する。
ジから出力されてくる次の処理に対する入力信号が全て
有効となり、現在の処理結果を後段のステージの入力ラ
ッチへ転送して出力ラッチが空になった場合に次の処理
を開始する。各ステージが動作を開始する直前のタイミ
ングで入力信号が全て揃っている必要がある。入力信号
が揃っていない場合には、そのステージは待ち状態 (
入力待ち) になる。出力ラッチから次のステージの入
力ラッチへの転送が行われる場合には次のステージの入
力ラッチが空き状態になっている必要があり、次のステ
ージの入力ラッチが空き状態でない場合もパイプライン
ステージは待ち状態 (出力待ち) になる。また、キ
ャッシュ,TLBがミスしたり、パイプラインで処理中
の命令相互間にデータ干渉が生じたような場合には、1
つのステージの処理に複数クロックが必要となり、パイ
プライン処理が遅延する。
ータ処理装置100 では、多数のオペランドをレジス
タとメモリとの間で転送する LDM(Load Mu
lti)命令, STM(Store Multi)命
令、高級言語でのサブルーチンの出入り口で使用する
ENTER命令,EXITD命令のなどの高機能命令を
高速実行する機能を有する。
2 で複数の処理単位に分解してパイプライン上に展開
される。ここではこれら4つの命令を例に本発明のデー
タ処理装置100 が高機能命令を高速実行する機構を
説明する。
」図1は本発明のデータ処理装置の命令デコード部11
2 の詳細な構成を示すブロック図である。
ER命令及び EXITD命令では図1に示すDステー
ジデコード部22の出力に従ってビット数計数回路23
がレジスタリスト中のセットされたビットの数を計数す
る。この際、 ENTER命令と EXITD命令とで
はレジスタR14とレジスタR15 とに対応するビッ
トはマスクされ、ビット数計数回路23への入力時にリ
セットされる。
成図を示すブロック図である。入力された16ビットの
レジスタリストは必要があればマスク回路27で下位2
ビットまたは上位2ビットがマスクされ、計数回路28
に入力される。マスク回路27の出力はプライオリティ
エンコード部25へも送られる。計数回路28はWAL
LACE TREEとリップルキャリー加算器とで16
ビットのビット列からセットされているビットの数を計
算して出力ラッチ29に5ビットの計算結果を出力する
。出力ラッチ29の内容は転送オペランド数カウンタ2
6へ送られる。
部の詳細構成」プライオリティエンコード部25はビッ
ト列から先頭の”1” または”0” の位置をサーチ
したり、連続した2ビットが”1” または”0” で
あるフィールドの先頭の位置をサーチする。図2はこの
プライオリティエンコード部25の詳細な構成を示すブ
ロック図である。
列生成回路1,オフセット値指定回路2,2つのプライ
オリティエンコード回路3及び4,エンコード結果判定
回路7等にて構成されている。
3から入力された16ビットのビット列を保持する機能
, ビット順序を逆転する機能, 隣接ビット間の論理
積をとる機能を有し、これらの各機能による加工された
ビット列をE1, E2として第1エンコード回路3及
び第2エンコード回路4へ出力する。
を示すブロック図である。
からマスクされたレジスタリストが入力されており、そ
の出力は必要に応じてビット正順逆順指定回路12でビ
ット順序が逆転されて第1エンコード回路3に入力され
る。ビット正順逆順指定回路12の出力はまた、論理積
回路13により各ビットについてそれぞれの上位側に隣
接するビットとの論理積がとられて第2エンコード回路
4に入力される。
回路7から出力されるオフセット値を入力し、その値に
”1” または”2” を加算して第1エンコード回路
3及び第2エンコード回路4へ出力する。
路4とは同一に回路構成されたプライオリティエンコー
ド回路であり、ビット列生成回路1から入力されたビッ
ト列を対象としてオフセット指定回路2で指定されたビ
ット位置以降でサーチして最初の”1” のビット位置
を出力する組合せ論理回路である。
ド回路3と第2エンコード回路4とから出力されるエン
コード値とオペランドアドレス計算部115 から転送
されたオペランドアドレスの下位3ビットとを入力とし
、オフセット値指定回路2へエンコード結果と加算すべ
き値とを出力し、整数演算部117 へレジスタ番号と
2つのレジスタを同時アクセスすべきか否かを示す並列
アクセス信号8とを出力する他、第1エンコード回路3
の出力を”1” と”0” とを反転した値をレジスタ
番地指定回路218 へ出力することもできる。
ンド数カウンタ26との間には制御信号の送受が行われ
る。
計算部115 から転送されるオペランドアドレスの下
位3ビットがすべて”0” で且つ第1エンコード回路
3と第2エンコード回路4とのエンコード結果が同じ値
である場合にアサートされる。
と整数演算部の詳細構成」図3に本発明のデータ処理装
置100 の整数演算部117 とオペランドアドレス
計算部115 の詳細ブロック図を他の部分とともに示
す。
入力のアドレス加算器217 、その出力ラッチ219
、SAレジスタ210、dispバスの入力ラッチ2
35 がある。アドレス加算器217 ではIXバスで
転送される値と命令デコード部112 から転送された
dispバスの入力ラッチ235 の値を加算して出力
ラッチ219 で加算結果を保持する。SAレジスタ2
10 はオペランドアドレス計算部115 から整数演
算部117 へ出力されるオペランドアドレス, 即値
を保持するレジスタである。
レジスタファイル、各種の作業用レジスタが備えられて
いる。AAレジスタ211 は整数演算部117 から
オペランドアクセス部120 にアドレスを出力するた
めのレジスタであり、保持内容に対する”1”,”2”
,”4”,”8” のインクリメント・デクリメント機
能を有する。JAレジスタ214 は整数演算部117
で得られたジャンプ命令のジャンプ先アドレスをJA
バスに出力するためのレジスタである。
17 内の各種のデータを保持し、主ALU215と副
ALU212とにそれぞれ3本の4バイトのバスで結合
されており、2つのレジスタ上のオペランドに関する加
算, 比較などの演算が主ALU215または副ALU
212で行える。
とオペランドアクセス部120 とがデータを入出力
するためのインタフェイスレジスタであり、8バイトの
DDバス123 でオペランドアクセス部120 と結
合されている。
クロROM 部113 の指示に従い、第1マイクロR
OM 部113 で指定されたレジスタ番地及び命令デ
コード部112 のプライオリティエンコード部25で
指定されたレジスタ番地に従ってレジスタファイル21
3 の読書きを制御する。
233はパイプラインステージに対応した作業用スタッ
クポインタである。ASP231にはIXバスで転送さ
れた値との加算機能、及び”1”,”2”,”4”,”
8” のインクリメント・デクリメント機能を有する加
算器234 が付属している。また、ESP233は”
1”,”2”,”4”,”8” のインクリメント・デ
ィクリメント機能を有する。
細構成」図8はレジスタ番地指定回路218 の詳細な
構成を示すブロック図である。
イクロROM部113 で指定されたレジスタ番地また
はプライオリティエンコード部25で指定されたレジス
タ番号をデコード回路10a, 10b, 10c,
10dでデコードし、S1バス221, S2バス2
22, D1バス225,D3バス226 に対する
レジスタファイル213 の入出力を制御する。
毎に指定されたレジスタ番地とプライオリティエンコー
ド部25で指定されたレジスタ番号とはセレクタ17,
18, 19, 20によりいずれかが選択されてそ
れぞれのバス用のデコード回路10a, 10b, 1
0c, 10dに入力される。
送命令あるいは加算命令等の単純な命令では第1マイク
ロROM 部113 から出力されたレジスタ番地に従
って各バスにデータを入出力するレジスタを制御するた
め、レジスタ番地が各バス毎のデコード回路10a,
10b, 10c, 10dでデコードされ、その出力
信号に従ってレジスタファイル216 をアクセスする
が、一部の高機能命令ではデコード回路10a, 10
b, 10c, 10dから出力された制御信号をシフ
トすることにより、レジスタファイル213 をアクセ
スする。
高機能命令の実行に際して2つのレジスタを並列アクセ
スする場合に、プライオリティエンコード部25により
指定されたレジスタ番号より1つ大きなレジスタ番号の
レジスタをアクセスするためにデコード結果を1ビット
上位側へシフトしてレジスタファイル213 へ出力す
る。この機能はデコーダ10b と10d とがデコー
ド結果のビット列を出力する制御信号線群とそのビット
列を1ビット上位側にシフトしたビット列を出力する制
御信号線群とのいずれかをセレクタ15, 16でそれ
ぞれ選択することにより実現される。
に際して2つのレジスタを並列アクセスする場合、プラ
イオリティエンコード部25により指定されたレジスタ
番号より1つ小さなレジスタ番号のレジスタをアクセス
するためにデコーダ10a のデコード結果を1ビット
下位側へシフトしてレジスタファイル213 へ出力す
る。この機能はデコーダ10a がデコード結果のビッ
ト列を出力する制御信号線群とそのビット列を1ビット
下位側にシフトしたビット列を出力する制御信号線群と
のいずれかをセレクタ14で選択することにより実現さ
れる。
4は本発明のデータ処理装置の LDM命令のオペレー
ションコードの一例を示す模式図である。この命令は6
個の汎用レジスタR1, R4, R5, R6, R
7, R8にスタック領域から6個の4バイトデータを
ロードする命令である。本発明のデータ処理装置100
でこの命令を実行する場合、Dステージ32とAステ
ージ33とでは図36, 図37, 図38及び図39
にて示されているフローチャートに示すアルゴリズムに
従ってこの LDM命令を4個の処理単位に分解する。 分解された各処理単位はFステージ34とEステージ3
5とでパイプライン処理される。それぞれの処理単位に
対してEステージは図40及び図41にて示されている
フローチャートに示すアルゴリズムに従ってそれぞれ1
つのマイクロ命令を実行する。また、図42はこの L
DM命令がパイプライン処理される場合の処理タイミン
グを示す概念図である。図42において、LDM1,
LDM2, LDM3, LDM4はパイプライン処理
のためにそれぞれ LDM命令を分解した処理単位であ
る。
のオペレーションコードは具体的には、第1の処理単位
LDM1はスタックから4バイトのデータをポップして
レジスタR1にロードし、第2の処理単位LDM2はス
タックから4バイトのデータをポップしてレジスタR4
にロードし、第3の処理単位LDM3はスタックから8
バイトのデータをポップしてレジスタR5とR6にロー
ドし、第4の処理単位LDM4はスタックから8バイト
のデータをポップしてレジスタR7とR8にロードして
命令を終了する。
39にて示されているフローチャート、図40及び図4
1にて示されているフローチャートに従って具体的に説
明する。LDM命令はまずDステージ32でDステージ
デコード部22により前段デコードされ、デコード結果
はAステージデコード部24へ出力される。同時に、ビ
ット数計数回路23でレジスタリスト”0100111
1 10000000” 中のセットされたビット(”
1”のビット) の数が計数され、その結果”6” が
転送オペランド数カウンタ26へ与えられる。また、レ
ジスタリスト”01001111 10000000”
はプライオリティエンコード部25へも転送される。 (ステップS1)。
部22の出力をAステージデコード部24で後段デコー
ドすると同時に、レジスタリスト”01001111
10000000” をプライオリティエンコード部2
5のビット列生成回路1へ転送してエンコードする。こ
の際、オフセット値指定回路2はゼロクリアされる。ま
た、フェッチすべきオペランドのアドレスはアドレス加
算器217 で計算される。具体的には、Dステージデ
コード部22のデコード結果に従ってASP231から
IXバスを通じてスタックポインタ値”H’00001
000”がアドレス加算器217へ転送され、アドレス
加算器217 の他の2入力にはゼロが入力されること
によりフェッチすべきデータのアドレス”H’0000
1000”が得られる。 (ステップS2)。
転送すべきオペランドの残り数を計算することにより、
最後の処理単位であることを検出する。この転送オペラ
ンド数カウンタ26による検出結果はプライオリティエ
ンコード部25のエンコード判定回路7に与えられてい
る。
ドのアドレッシングモードがスタックポップモードであ
るので、ASP231に保持されていたアドレスがその
まま出力ラッチ219 へ転送される。
列”0100111110000000” が第1エン
コード回路3へ転送され、第1エンコード回路3はオフ
セット”0” から先頭の”1” のビットをサーチし
、その結果”1” をエンコード判定回路7へ出力する
。また第2エンコード回路4がエンコードするビット列
は、入力されたレジスタリストのビット列の隣接ビット
間の論理積演算をビット列生成回路1で行ってその結果
であるビット列”00001111 00000000
” が第2エンコード回路4へ転送され、第2エンコー
ド回路4はビット列”00001111 000000
00” をオフセット”0” から先頭の”1” のビ
ットをサーチし、その結果”4” をエンコード判定回
路7へ出力する。エンコード判定回路7では、第1エン
コード回路3から入力された値”1” と第2エンコー
ド回路4から入力された値”4” とが一致しないと判
断し、レジスタ番号”1” を出力し、並列アクセス信
号8をネゲートし、オフセット値指定回路2へエンコー
ド結果”1” と加算値”1” とを出力する (ステ
ップS3)。
スタ番号”1”,ネゲートされた並列アクセス信号8,
転送オペランド数カウンタ26のカウント値”6”
及びフェッチ先アドレス”H’00001000”によ
り、レジスタR1に4バイトのデータがフェッチされ、
処理を継続する第1の処理単位LDM1がFステージ3
4へ出力される (ステップS4)。
の処理単位LMD1に従って、4バイトのデータが内蔵
データキャッシュまたは外部のメモリからフェッチされ
、DDレジスタ216 へ転送される。Eステージ35
では、 LMD命令の第1の処理単位LMD1に従って
レジスタ番地指定回路218 でレジスタ番号”1”
がデコードされ、DDレジスタ216 の下位4バイト
がS1バス221, 主ALU215, D1バス2
25 を通じてレジスタR1へ転送される (ステップ
S21)。
に従って、ASP231の値が”4” インクリメント
され、その値”H’00001004”がIXバスを通
じてアドレス加算器217 へ転送される。アドレス加
算器217 の他の2入力にはゼロが入力されることに
よりフェッチすべきデータのアドレス”H’00001
004”が得られる。同時に、転送オペランド数カウン
タ26の値が”1” デクリメントされて”5” にな
る (ステップS5)。
ビット列”01001111 10000000” の
オフセット”2” から先頭の”1” のビットをサー
チし、その結果”4” をエンコード判定回路7へ出力
する。同時に、第2エンコード回路4はビット列”00
001111 00000000” をオフセット”2
” から先頭の”1” のビットをサーチし、その結果
”4” をエンコード判定回路7へ出力する。エンコー
ド判定回路7では、第1エンコード回路3から入力され
た値”4” と第2エンコード回路4から入力された値
”4” とが一致すること及び、オペランドアドレス計
算部115 から出力されたアドレスの下位3ビットが
ゼロでないことを判断し、レジスタ番号”4” を出力
し、並列アクセス信号8をネゲートし、オフセット値指
定回路2へエンコード結果”4” と加算値”1” と
を出力する (ステップS6)。
スタ番号”4”,ネゲートされた並列アクセス信号8,
転送オペランド数カウンタ26のカウント値”5”
及びフェッチ先アドレス”H’00001004”によ
り、レジスタR4に4バイトのデータがフェッチされ、
処理を継続する第2の処理単位LDM2がFステージ3
4へ出力される (ステップS7)。
の処理単位LMD2に従って、4バイトのデータが内蔵
データキャッシュまたは外部のメモリからフェッチされ
、DDレジスタ216 へ転送される。Eステージ35
では、 LMD命令の第2の処理単位LMD2に従って
レジスタ番地指定回路218 でレジスタ番号”4”
がデコードされ、DDレジスタ216 の下位4バイト
がS1バス221, 主ALU215, D1バス2
25 を通じてレジスタR4へ転送される (ステップ
S22)。
に従って、ASP231の値が”4” インクリメント
され、その値”H’00001008”がIXバスを通
じてアドレス加算器217 へ転送される。アドレス加
算器217 の他の2入力にはゼロが入力されることに
よりフェッチすべきデータのアドレス”H’00001
008”が得られる。同時に、転送オペランド数カウン
タ26の値が”1” デクリメントされて”4” にな
る (ステップS8)。
ビット列”01001111 10000000” の
オフセット”5” から先頭の”1” のビットをサー
チし、その結果”5” をエンコード判定回路7へ出力
する。同時に、第2エンコード回路4はビット列”00
001111 00000000” をオフセット”5
” から先頭の”1” のビットをサーチし、その結果
”5” をエンコード判定回路7へ出力する。エンコー
ド判定回路7では、第1エンコード回路3から入力され
た値”5” と第2エンコード回路4から入力された値
”5” とが一致すること及び、オペランドアドレス計
算部115 から出力されたアドレスの下位3ビットが
ゼロであることを判断し、レジスタ番号”5” を出力
し、並列アクセス信号8をアサートし、オフセット値指
定回路2へエンコード結果”5” と加算値”2” と
を出力する (ステップS9)。
スタ番号”5”,アサートされた並列アクセス信号8,
転送オペランド数カウンタ26のカウント値”4”,
フェッチ先アドレス”H’00001008”によ
り、レジスタR5, R6に2つの4バイトのデータが
フェッチされ、処理を継続する第3の処理単位LDM3
がFステージ34へ出力される (ステップS10)。
の処理単位LMD3に従って、8バイトのデータが内蔵
データキャッシュまたは外部のメモリからフェッチされ
、DDレジスタ216 へ転送される。
の処理単位LMD3に従ってレジスタ番地指定回路21
8 でレジスタ番号”5” がデコードされ、DDレジ
スタ216 の下位4バイトがS1バス221, 主
ALU215, D1バス225 を通じてレジスタR
5へ転送される。またEステージ35では、レジスタ番
号”5” をデコードした結果を1ビットシフトした制
御信号でレジスタR6がアクセスされ、DDレジスタ2
16 の上位4バイトがS2バス222, 副ALU
212, D3バス226 を通じてレジスタR6へ転
送される (ステップS23)。
に従って、ASP231の値が”8” インクリメント
され、その値”H’00001010”がIXバスを通
じてアドレス加算器217 へ転送される。アドレス加
算器217 の他の2入力にはゼロが入力されることに
よりフェッチすべきデータのアドレス”H’00001
010”が得られる。同時に、転送オペランド数カウン
タ26の値が”2” デクリメントされて”2” にな
る (ステップS11)。
ビット列”01001111 10000000” の
オフセット”7” から先頭の”1” のビットをサー
チし、その結果”7” をエンコード判定回路7へ出力
する。同時に、第2エンコード回路4はビット列”00
001111 00000000” をオフセット”7
” から先頭の”1” のビットをサーチし、その結果
”7” をエンコード判定回路7へ出力する。エンコー
ド判定回路7では、第1エンコード回路3から入力され
た値”7” と第2エンコード回路4から入力された値
”7” とが一致すること及び、オペランドアドレス計
算部115 から出力されたアドレスの下位3ビットが
ゼロであることを判断し、レジスタ番号”7” を出力
し、並列アクセス信号8をアサートし、オフセット値指
定回路2へエンコード結果”7” と加算値”2” と
を出力する (ステップS12)。
スタ番号”7”,アサートされた並列アクセス信号8,
転送オペランド数カウンタ26のカウント値”2”,
フェッチ先アドレス”H’00001010”によ
り、レジスタR7, R8に2つの4バイトのデータが
フェッチされ、処理を継続する第4の処理単位LDM4
がFステージ34へ出力される (ステップS13)。
の処理単位LMD4に従って、8バイトのデータが内蔵
データキャッシュまたは外部のメモリからフェッチされ
、DDレジスタ216 へ転送される。Eステージ35
では、 LMD命令の第4の処理単位LMD4に従って
レジスタ番地指定回路218 でレジスタ番号”7”
がデコードされ、DDレジスタ216 の下位4バイト
がS1バス221, 主ALU215, D1バス2
25 を通じてレジスタR7へ転送される。またEステ
ージ35では、レジスタ番号”7” をデコードした結
果を1ビットシフトした制御信号でレジスタR8がアク
セスされ、DDレジスタ216 の上位4バイトがS2
バス222, 副ALU212, D3バス226
を通じてレジスタR8へ転送され、 LMD命令の処理
を終了する (ステップS24)。
2エンコード回路4によりビット列をサーチすると、レ
ジスタ番号”4, 5, 7” で双方のサーチ結果が
一致するが、レジスタ番号”4” の場合はオペランド
アドレスの計算結果の下位3ビットが”0” ではない
ため、レジスタR1とR4とには1回の操作で4バイト
ずつデータがロードされ、レジスタR5とR6, R7
とR8にはそれぞれ並列にデータがロードされることと
なる。
にアクセスする場合、エンコード結果判定回路7から出
力される並列アクセス信号8がアサートされる。この並
列アクセス信号8に従って、デコード結果のビット列を
1ビット上位側へシフトしたビット列が転送される制御
線をセレクタ16が選択することにより、エンコード結
果判定回路7から出力されたレジスタ番号より1つ大き
な番号のレジスタに値がロードされる。
ティネーションのアドレッシングモードが@−SPモー
ド以外の STM命令を実行する場合、 LDM命令と
同じフォーマットレジスタリストを処理するため、ビッ
ト数計数回路23, プライオリティエンコード部25
及び転送オペランド数カウンタ26の動作は LDM命
令の場合と同様である。また、レジスタ番地指定回路2
18 ではS2バス222 へ出力するレジスタ番地と
して、入力されたレジスタ番地よりも1つ大きな番地の
レジスタをアクセスするため、デコード結果のビット列
を1ビット上位側へシフトしたビット列が転送される制
御線をセレクタ15が選択する。
ドが@−SPモードである STM命令を実行する場合
、 LDM命令と異なるフォーマットレジスタリストを
処理するので、プライオリティエンコード部25の動作
が一部異なる。この場合、エンコード結果判定回路7か
らオフセット値指定回路2へは第1エンコード回路3か
ら出力された値がそのまま転送されるが、レジスタ番地
指定回路218 へは第1エンコード回路3から出力さ
れた値の”0” と”1” とを反転した値が出力され
る。つまり、オフセット値指定回路2にはサーチしてエ
ンコードしたビット番号そのものが転送されるが、レジ
スタ番地指定回路218 へはサーチしてエンコードし
たビット番号に対応するレジスタ番号が出力されること
になる。
8 では、並列アクセス信号8がアサートされると、S
2バス222 へは入力されたレジスタ番地のレジスタ
から値が出力され、S1バス221 へは入力されたレ
ジスタ番地より1つレジスタ番地が小さいレジスタから
値が出力される。 この機能はデコード結果のビット列を1ビット下位側へ
シフトしたビット列を転送する制御線をセレクタ14が
選択することにより行われる。
を示した STM命令の例では、第1エンコード回路3
のサーチ対象となるビット列は”00000001 1
1110010” であり、第2エンコード回路4のサ
ーチ対象となるビット列は”00000001 111
00000” である。最初のエンコード動作では、エ
ンコード結果判定回路7へは第1エンコード回路3と第
2エンコード回路4とからは共に値”7” が入力され
、オペランドアドレス計算部115 からはASP23
1でプリデクリメントされたアドレス”H’00001
FF8”の下位3ビットの”0” が転送される。エン
コード結果判定回路7はこれらの入力に基づいてオフセ
ット指定回路へは値”7” と加算値”2” とを出力
し、レジスタ番地指定回路218 へは”7” を2進
数表現した値”0111”の反転値である”1000”
に対応するレジスタ番号”8” を出力し、並列アクセ
ス信号8をアサートする。
されたレジスタ番号”8” をデコードし、S2バス2
22 へはレジスタR8からデータを読出し、S1バス
221 へはデコード結果を1ビット下位側へシフトし
たビット列を転送する制御線をセレクタ14で選択する
ことによりレジスタR7からデータを読出す。S1バス
221 とS2バス222 とへ読出された2つのデー
タはDDレジスタ216 で連結され、1つの8バイト
データとしてDDバス123 を通じてオペランドアク
セス部120 へ転送され、内蔵データキャッシュある
いは外部メモリにストアされる。
ENTER命令の処理は図30に示す如く、 STM命
令の処理にフレームポインタレジスタR14 のスタッ
クへのプッシュとスタックポインタレジスタR15 の
フレームポインタへの転送, ローカル変数領域確保の
ためのスタックポインタの減算を組み合わせた処理であ
る。
2 で命令を複数の処理単位に分解する際に、 STM
命令と同様にレジスタリストに対応するレジスタの内容
をスタックへ転送する処理単位を出力する前にEステー
ジ35とAステージ33とで以下の2つの処理単位を出
力する。
レームポインタを作業用レジスタに転送すると同時にス
タックにプッシュする。スタックポインタをフレームポ
インタに転送する。最初の処理単位のAステージ33で
は、dispバスで転送された lsize値を入力ラ
ッチ235 に入力する。ASP234をIXバスで転
送する。アドレス加算器217 で転送されたASP2
34の値から”4” をデクリメントして出力ラッチ2
19 に保持する。ASP234自体を”4” デクリ
メントする。第2の処理単位のAステージ33では、入
力ラッチ235 の値である lsize値をIXバス
を通じて加算器234 へ転送してASP231から減
算する。出力ラッチ219 の値から入力ラッチ235
の lsize値を減算してその値をレジスタ内容を
転送するメモリにアドレスする。命令で指定されたレジ
スタリストの最初の2ビットレジスタR14 とR15
とに対応するビットをマスク回路27でリセットする
。
は STM命令の最初の処理単位と同様に、レジスタリ
ストで指定された最初のレジスタのストア処理である。 なお、最初の処理単位でフレームポインタ値を作業用レ
ジスタに退避するするのは ENTER命令の実行途中
でエラーが発生した際に、全レジスタのレジスタ内容を
ENTER命令実行前の状態に復帰するためのもので
ある。
EXITD命令の処理は図31に示す如く、 LDM命
令の処理にフレームポインタレジスタR14 のスタッ
クからのポップとスタックポインタレジスタR15 へ
のフレームポインタの転送とサブルーチンリターンとス
タックポインタのadjsp での補正とを組み合わせ
た処理である。
2 で命令を複数の処理単位に分解する際に、 LDM
命令と同様にレジスタリストに対応するレジスタの内容
を転送する処理単位の後に以下の処理を行う2つの処理
単位を追加する。
adjsp値をdispバスを通じて入力ラッチ23
5 に転送する。 1つ目の処理単位のEステージ35では、フレームポイ
ンタをスタックポインタに転送する。スタックからフレ
ームポインタ値をポップする。2つ目の処理単位のAス
テージ33では、入力ラッチ235 の内容であるad
jsp 値をIXバスで加算器234 に転送してAS
P231に加算する。2つ目の処理単位のEステージ3
5ではサブルーチンリタン動作を行う。また、 EXI
TD命令では命令で指定されたレジスタリストの最後の
2ビットレジスタR14 とR15 とに対応するビッ
トをマスク回路27でリセットする点も LDM命令と
異なる。
「入出力信号線」図7は本発明のデータ処理装置100
の入出力信号を示す模式図である。
ccと接地GND, 64本のデータピンと32本の
アドレスピンと32本の命令ピン, 入力クロックCL
K の他に種々の制御信号を入出力する。命令アクセス
の場合もデータアクセスの場合も、アドレスピンには物
理アドレスが出力される。
のデータ処理装置100 の動作クロックと同一周波数
のクロックである。データアドレスストローブDAS#
はアドレスピンへ出力されたデータアドレスが有効であ
ることを示す。
スサイクルが入力であるか出力であるかを区別する。デ
ータストローブDS# は、本発明のデータ処理装置1
00 がデータ入力準備を完了したことまたは本発明の
データ処理装置100 からデータが出力されたことを
示す。
にデータアクセスサイクルを終了してもよいことを通知
する信号である。BAT(0:2)は、図7に示す如く
、アドレスピンとデータピンとの値の意味を示す。
スピンへ出力された命令アドレスが有効であることを示
す。 命令ストローブIS# は本発明のデータ処理装置10
0 が命令入力準備を完了したことを示す。
に命令アクセスサイクルを終了してもよいことを通知す
る信号である。ホールドリクエストHREQ# は本発
明のデータ処理装置100 にバス権を要求する信号で
ある。
0 がHREQ# を受付けてバス権を他のデバイスに
渡したことを示す信号である。IREQ(0:2)は外
部割込み要求信号である。IACK#は本発明のデータ
処理装置100 が外部割込みを受付け、割込みベクト
ルアクセスサイクルを行っていることを示す信号である
。
本発明のデータ処理装置100 を用いた図6に示すシ
ステム構成例では、本発明のデータ処理装置100 と
データキャッシュ107, 108とはデータピンに接
続されているデータバス102, アドレスピンに接
続されているアドレスバス101 の他、 BAT(0
:2), DAS#, R/W#, DS#, DC#
とでも接続されている。本発明のデータ処理装置10
0 と命令キャッシュ106 とは命令ピンに接続され
ている命令バス103, アドレスバス101 の他
、BAT(0:2), IAS#, IS#, IC#
とでも接続されている。
供給されていてシステムの基本タイミングを決定する。
アクセスモードでのバスアクセスではデータバス102
を用いたデータアクセスと命令バス103 を用いた
命令アクセスとを、それぞれ十分高速な外部メモリに対
して外部入力クロックCLK の2サイクルに1度の割
合で行える。
クワッドアクセスモードでのバスアクセスではデータバ
ス102 を用いたデータアクセスと命令バス103
を用いた命令アクセスとを、それぞれ十分高速な外部の
メモリに対して外部入力クロックCLK の5サイクル
に4度の割合で行える。
107, 108のアクセスと命令キャッシュ106
のアクセスとの両方に利用される。
例では複数オペランドを転送する命令である LDM命
令, STM命令, ENTER命令, EXI
TD命令を対象として命令の複数のオペランドのアドレ
スを命令実行段階に先立って計算するデータ処理装置の
例を説明したが、ストリング操作命令などのような複数
のオペランドを扱う他の高機能命令に関しても同様に処
理することは勿論可能である。
装置によれば、マイクロプログラムなどを用いて命令実
行段階で複数オペランドのアドレスを計算して処理を行
う場合に比して、命令実行段階のオーバーヘッドが無く
なるので、命令を効率的に実行することが可能になる。
細な構成を示すブロック図である。
コード部の詳細な構成を示すブロック図である。
計算部及び整数演算部の詳細な構成を示すブロック図で
ある。
示すブロック図である。
構の各ステージを説明するための模式図である。
ステムの構成例を示すブロック図である。
ための各ピンを示す模式図である。
路の詳細な構成を示すブロック図である。
をシステム模式図である。
の短縮形フォーマットを示す模式図である。
の一般形フォーマット(G1−format) を示す
模式図である。
の一般形フォーマットを示す模式図である。
命令のフォーマットを示す模式図である。
シングモード指定部のフォーマットを示す模式図である
。
ドのフォーマットの模式図である。
モードのフォーマットの模式図である。
ーマットの模式図である。
ーマットの模式図である。
ドのフォーマットの模式図である。
ードのフォーマットの模式図である。
モードのフォーマットの模式図である。
段間接モードのフォーマットの模式図である。
接モードのフォーマットの模式図である。
接モードのフォーマットの模式図である。
フォーマットの模式図である。
シングモードによる命令フォーマットの多段間接モード
が継続するか終了するかのバリエーションを示す模式図
である。
シングモードによる命令フォーマットのディスプレース
メントのサイズのバリエーションを示す模式図である。
命令である LDM命令のフォーマットを示す模式図で
ある。
命令である STM命令のフォーマットを示す模式図で
ある。
のフォーマットを示す模式図である。
のフォーマットを示す模式図である。
ンコード部のビット列生成回路の詳細な構成を示すブロ
ック図である。
の詳細な構成を示すブロック図である。
命令である LDM命令の具体的オペレーションコード
の例を示す模式図である。
命令である STM命令の具体的オペレーションコード
の例を示す模式図である。
体例を命令デコード部でデコードする際に、パイプライ
ン処理単位を出力する処理のアルゴリズムを示すフロー
チャートの第1の部分である。
体例を命令デコード部でデコードする際に、パイプライ
ン処理単位を出力する処理のアルゴリズムを示すフロー
チャートの第2の部分である。
体例を命令デコード部でデコードする際に、パイプライ
ン処理単位を出力する処理のアルゴリズムを示すフロー
チャートの第3の部分である。
体例を命令デコード部でデコードする際に、パイプライ
ン処理単位を出力する処理のアルゴリズムを示すフロー
チャートの第4の部分である。
体例を実行する際に、命令実行部での処理のアルゴリズ
ムを示すフローチャートの前半部である。
体例を実行する際に、命令実行部での処理のアルゴリズ
ムを示すフローチャートの後半部である。
体例を実行する際のパイプライン処理のタイミングを示
すタイムチャートである。
ペランドアクセス部
Claims (1)
- 【請求項1】 少なくとも1個の第1のメモリオペラ
ンドを対象とする第1の処理と、少なくとも1個の第2
のメモリオペランドを対象とする第2の処理とを含む複
数の処理を実行する命令をデコードし、第1のアドレス
計算制御コード、第1の演算制御コード、第2のアドレ
ス計算制御コード及び第2の演算制御コードを出力する
命令デコード部と、加算器と該加算器に接続された出力
ラッチとを有し、前記命令デコード部が出力する前記第
1,第2のアドレス計算制御コードに従ってメモリオペ
ランドのアドレスを計算して出力するオペランドアドレ
ス計算部と、該オペランドアドレス計算部が出力するオ
ペランドのアドレスと前記命令デコード部が出力する前
記第1,第2の演算制御コードとに従って前記命令を実
行する命令実行部とを備え、前記命令デコード部が前記
命令をデコードした場合に、前記オペランドアドレス計
算部は、前記命令デコード部が出力する前記第1のアド
レス計算制御コードに従って前記第1のメモリオペラン
ドのアドレスである第1のアドレスを計算して前記出力
ラッチに保持させると共に前記命令実行部へ出力し、前
記命令デコード部が出力する前記第2のアドレス計算制
御コードに従って前記出力ラッチに保持されている前記
第1のアドレスに基づいて前記第2のメモリオペランド
のアドレスである第2のアドレスを計算して前記命令実
行部へ出力し、前記命令実行部は、前記オペランドアド
レス計算部が出力する前記第1のアドレスと前記命令デ
コード部が出力する前記第1の演算制御コードとに従っ
て前記第1の処理を実行し、前記オペランドアドレス計
算部が出力する前記第2のアドレスと前記命令デコード
部が出力する前記第2の演算制御コードとに従って前記
第2の処理を実行すべくなしてあることを特徴とするデ
ータ処理装置。
Priority Applications (2)
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---|---|---|---|
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US07/819,545 US5386580A (en) | 1991-01-21 | 1992-01-10 | Data processor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP3005229A JP2646855B2 (ja) | 1991-01-21 | 1991-01-21 | データ処理装置 |
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Publication Number | Publication Date |
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JP2646855B2 JP2646855B2 (ja) | 1997-08-27 |
Family
ID=11605360
Family Applications (1)
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Also Published As
Publication number | Publication date |
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US5386580A (en) | 1995-01-31 |
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