JPH04259180A - Video signal recording and reproducing processing unit - Google Patents
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Landscapes
- Television Signal Processing For Recording (AREA)
- Television Systems (AREA)
Abstract
Description
【0001】0001
【産業上の利用分野】本発明は、標準的映像信号を記録
再生する記録装置で高品位画像を記録再生可能にした映
像信号記録再生処理装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a video signal recording and reproducing processing device which enables a recording device for recording and reproducing standard video signals to record and reproduce high quality images.
【0002】0002
【従来技術】近年、標準的な映像信号による画像より、
はるかに高解像度の画像を再生できるハイビジョン(以
下、HDTVと略記)等の高品位テレビジョンが実用化
された。[Prior Art] In recent years, images based on standard video signals,
High-definition televisions such as high-definition television (hereinafter abbreviated as HDTV), which can reproduce images with much higher resolution, have been put into practical use.
【0003】上記HDTVの映像信号は、例えば、NT
SC方式のカラー映像信号に比べ5倍程度の帯域幅を有
する広帯域映像信号であり、またその走査線数も2倍近
い数となっている。[0003] The video signal of the HDTV is, for example, NT
It is a wideband video signal that has a bandwidth about five times that of the SC color video signal, and the number of scanning lines is almost twice as many.
【0004】このような高品位の画像を記録するために
、高品位画像専用の記録装置を用いたり、MUSE方式
の様な帯域圧縮技術を用いているものが提案されている
。[0004] In order to record such high-quality images, it has been proposed to use a recording device exclusively for high-quality images or to use a band compression technique such as the MUSE method.
【0005】[0005]
【発明が解決しようとする課題】しかしながら、高品位
画像専用の記録装置は非常に高価であり、MUSE方式
等の帯域圧縮技術を用いたものは、デコードの際、補間
を行うので画質劣化の可能性がある。さらに、再生の際
、現行のNTSC用のモニタしか無い場合再生すること
ができない。[Problems to be Solved by the Invention] However, recording devices dedicated to high-quality images are very expensive, and devices that use band compression technology such as the MUSE method perform interpolation during decoding, which can cause image quality deterioration. There is sex. Furthermore, when playing back, if only a current NTSC monitor is available, playback is not possible.
【0006】また、実開平1−151684号に開示さ
れている従来例は、フレームメモリに一時的に記憶され
た画像データをライン単位で間引くと共に、ラインバッ
ファに各ライン単位で記憶された画像データをNTSC
画像信号レーザで読出すことにより低解像度の表示装置
で表示できるものを開示している。この装置では、画質
の劣化を伴う変換を行っているので、記録装置に記録し
た信号を再生した場合、高品位画像を再生できない。Furthermore, in the conventional example disclosed in Utility Model Application Publication No. 1-151684, the image data temporarily stored in the frame memory is thinned out line by line, and the image data stored in the line buffer in line units is thinned out. NTSC
Disclosed is an image signal that can be displayed on a low resolution display device by reading out the image signal with a laser. Since this device performs conversion accompanied by deterioration of image quality, when a signal recorded in a recording device is played back, a high-quality image cannot be played back.
【0007】本発明は上述した点に鑑みてなされたもの
で、簡単な構成で高品位画像を通常の記録装置に記録し
たり再生したりできる映像信号記録再生処理装置を提供
することを目的とする。The present invention has been made in view of the above-mentioned points, and an object of the present invention is to provide a video signal recording and reproducing processing device that can record and reproduce high-quality images in a normal recording device with a simple configuration. do.
【0008】[0008]
【課題を解決するための手段】本発明の映像信号記録再
生処理装置は、結像光学系により結像された被写体像を
光電変換して画像信号を得る光電変換素子より構成され
る光電変換手段と、前記光電変換素子からの前記画像信
号を連続的に読み出し映像信号を生成する映像信号生成
手段と、前記映像信号生成手段から読み出された映像信
号を記録再生する記録再生装置に記録するときに、前記
記録再生装置の走査線数及び水平解像度に合わせて前記
映像信号生成手段からの前記映像信号の読み出しを制御
する制御手段とを備えている。[Means for Solving the Problems] The video signal recording and reproducing processing device of the present invention has a photoelectric conversion means constituted by a photoelectric conversion element that photoelectrically converts a subject image formed by an imaging optical system to obtain an image signal. and video signal generation means for continuously reading out the image signal from the photoelectric conversion element to generate a video signal, and recording the video signal read from the video signal generation means on a recording and reproducing device for recording and reproducing the video signal. and a control means for controlling readout of the video signal from the video signal generation means in accordance with the number of scanning lines and horizontal resolution of the recording/reproducing device.
【0009】[0009]
【作 用】前記映像信号生成手段に記録された映像信
号を記録再生する記録再生装置に記録するときに、前記
記録再生装置の走査線数及び水平解像度に合わせて前記
映像信号生成手段からの前記映像信号の読み出しを制御
する。[Operation] When recording the video signal recorded in the video signal generating means to a recording/reproducing device that records/reproduces the video signal, the video signal from the video signal generating device is adjusted in accordance with the number of scanning lines and horizontal resolution of the recording/reproducing device. Controls reading of video signals.
【0010】0010
【実施例】図1ないし図12は第1実施例に係わり、図
1は映像信号記録再生処理装置の概略の構成を示す構成
図、図2はCCDの画像の分割を説明する説明図、図3
はCCDの画像の転送を説明する説明図、図4は映像信
号記録再生処理装置の再生動作を説明するブロック図、
図5は再生時の画像情報の波形を示すタイミング図、図
6はメモリの構成を示す構成図、図7は二重構造のメモ
リを使用した時の再生時の画像情報の波形を示すタイミ
ング図、図8は同期信号発生器の構成を示す構成図、図
9は同期信号発生器を出力する同期信号のタイミングを
示すタイミング図、図10は図9の変形例である同期信
号発生器を出力する同期信号のタイミングを示すタイミ
ング図、図11は第1のアドレス切り替え回路の構成を
示す構成図、図12は第2のアドレス切り替え回路の構
成を示す構成図である。[Embodiment] FIGS. 1 to 12 relate to the first embodiment, in which FIG. 1 is a block diagram showing the general structure of a video signal recording and reproducing processing device, and FIG. 2 is an explanatory diagram illustrating division of a CCD image. 3
4 is an explanatory diagram illustrating the transfer of CCD images, FIG. 4 is a block diagram illustrating the reproduction operation of the video signal recording and reproduction processing device,
FIG. 5 is a timing diagram showing the waveform of image information during playback, FIG. 6 is a block diagram showing the structure of the memory, and FIG. 7 is a timing diagram showing the waveform of image information during playback when using a dual structure memory. , FIG. 8 is a block diagram showing the configuration of the synchronizing signal generator, FIG. 9 is a timing diagram showing the timing of the synchronizing signal output from the synchronizing signal generator, and FIG. 10 is a modified example of the synchronizing signal generator outputting the synchronizing signal generator. FIG. 11 is a configuration diagram showing the configuration of the first address switching circuit, and FIG. 12 is a configuration diagram showing the configuration of the second address switching circuit.
【0011】本実施例の映像信号記録再生処理装置は、
図1に示すように、被写体2からの像が対物レンズ4を
通して端面に結像される固体撮像素子6と、この固体撮
像素子6によって光電変換された撮像信号から画像信号
を生成し図示しない記録再生部にこの画像信号を出力す
るプロセス回路8と、前記固体撮像素子6を所定のタイ
ミングで駆動する撮像素子駆動信号を発生する駆動信号
発生器10とより構成されていて、前記プロセス回路8
での処理及び前記駆動信号発生器10の駆動のタイミン
グを制御する同期信号を発生する同期信号発生回路12
とが設けられている。The video signal recording and reproducing processing device of this embodiment is as follows:
As shown in FIG. 1, there is a solid-state image sensor 6 in which an image from a subject 2 is formed on an end surface through an objective lens 4, and a record (not shown) that generates an image signal from an image signal photoelectrically converted by the solid-state image sensor 6. The process circuit 8 includes a process circuit 8 that outputs this image signal to a reproduction section, and a drive signal generator 10 that generates an image sensor drive signal that drives the solid-state image sensor 6 at a predetermined timing.
a synchronization signal generation circuit 12 that generates a synchronization signal that controls the processing in the drive signal generator 10 and the drive timing of the drive signal generator 10;
and is provided.
【0012】ここで、前記固体撮像素子6の有する走査
線数を1000本(通常のNSTCの約2倍)とする。
この固体撮像素子6の読み出し方法として、例えば、ノ
ンインターレースモードは、図2(A)に示すように、
固体撮像素子6の水平ラインをA、B、C、D、と順に
水平転送部14に伝送して読み出す。Here, it is assumed that the number of scanning lines of the solid-state image sensor 6 is 1000 (approximately twice that of a normal NSTC). As a readout method of the solid-state image sensor 6, for example, the non-interlaced mode is as shown in FIG. 2(A).
The horizontal lines of the solid-state image sensor 6 are transmitted to the horizontal transfer unit 14 in order of A, B, C, and D and read out.
【0013】また、1画面10分の1秒で読み出す場合
1水平ラインの読み出し周波数は、約64KHzとなり
、モニタ等によって高精細の画像を観察する事ができる
。記録の際は従来の記録用手段に合わせて、1水平ライ
ンあたり約15.75KHzで読み出す。従来の場合、
例えばNTSC方式の場合、1フィールドあたりの有効
走査線数は約240本であるため撮像素子の走査線を全
て1フィールドに記録する事はできない。Furthermore, when one screen is read out in 1/10 second, the readout frequency of one horizontal line is about 64 KHz, and a high-definition image can be observed on a monitor or the like. When recording, one horizontal line is read out at approximately 15.75 KHz in accordance with conventional recording means. In the conventional case,
For example, in the case of the NTSC system, the number of effective scanning lines per field is approximately 240, so it is not possible to record all the scanning lines of the image sensor in one field.
【0014】従って、撮像素子3の走査線を図2(B)
に示すように5分割し、それぞれの領域を各フィールド
に割り当てて記録を行う。a〜dは各240本の走査線
を割り当て、eは残り40本の走査線とする。Therefore, the scanning line of the image sensor 3 is shown in FIG. 2(B).
The area is divided into five as shown in the figure, and recording is performed by assigning each area to each field. 240 scanning lines are assigned to each of a to d, and the remaining 40 scanning lines are assigned to e.
【0015】次に、この記録方式をする際の固体撮像素
子6の読み出し方法について説明する。Next, a method of reading out the solid-state image sensor 6 when using this recording method will be explained.
【0016】ここで、固体撮像素子6は、例えば、イン
ターライン転送CCD6である。このインターライン転
送CCD6の駆動用信号のタイミングチャートは、図3
に示すように、Aはフォトダイオードから垂直転送部へ
信号電荷を転送する画素信号読出しパルス、Bはフォト
ダイオードの蓄積時間を制御する露光時間制御信号、C
は垂直転送パルス、Dは記録装置の垂直同期信号、Eは
プロセッサー4からの出力信号である。Here, the solid-state image sensor 6 is, for example, an interline transfer CCD 6. The timing chart of the drive signal for this interline transfer CCD 6 is shown in FIG.
As shown in , A is a pixel signal readout pulse that transfers signal charges from the photodiode to the vertical transfer section, B is an exposure time control signal that controls the accumulation time of the photodiode, and C is
is a vertical transfer pulse, D is a vertical synchronization signal of the recording device, and E is an output signal from the processor 4.
【0017】画素読出しパルスAによって、所定時間フ
ォトダイオードに蓄積された信号電荷は、垂直転送部に
転送される。この蓄積時間は露光時間制御信号Bにより
任意に設定できる。By the pixel readout pulse A, the signal charge accumulated in the photodiode for a predetermined period of time is transferred to the vertical transfer section. This accumulation time can be arbitrarily set using the exposure time control signal B.
【0018】垂直転送部は遮光されているためここに転
送された電荷は撮像素子3に光が投射されていても変化
しない。垂直転送部に読出された信号電荷は、垂直転送
パルスCによって1水平走査周期毎順に水平転送部に転
送される。水平転送部では、垂直転送部から転送されて
きた電荷を、1走査線毎所定のスピード(この場合1走
査線周波数約 15.75KHz)で出力する。ここで
垂直転送部では画素読出しパルスA後、順に信号電荷を
転送するが、図2(B)におけるaの部分、つまり24
0本の走査線が転送されたところで垂直転送パルスを止
める。Since the vertical transfer section is shielded from light, the charges transferred here do not change even if light is projected onto the image sensor 3. The signal charges read out to the vertical transfer section are sequentially transferred to the horizontal transfer section every horizontal scanning period by a vertical transfer pulse C. The horizontal transfer section outputs the charges transferred from the vertical transfer section at a predetermined speed for each scanning line (in this case, the frequency of one scanning line is about 15.75 KHz). Here, in the vertical transfer section, signal charges are sequentially transferred after the pixel readout pulse A, but in the part a in FIG.
The vertical transfer pulse is stopped when 0 scanning lines have been transferred.
【0019】次に、垂直同期信号が入り、所定の垂直ブ
ランキング期間が終了したところで再び垂直転送パルス
Cを入力し垂直方向の転送を再開する。あとは同様に、
1フィールド期間内の所定の期間のみ垂直転送パルスC
を入力し、図2(B)b〜eの走査線情報を転送する。
以上のようにして読出された信号は、プロセッサー8で
所定の処理が施され、Eに示す信号となって出力される
。この出力信号Eは従来の信号フォーマットとなってい
るため従来の記録装置において記録をする事ができる。Next, when a vertical synchronizing signal is input and a predetermined vertical blanking period ends, a vertical transfer pulse C is input again to resume vertical transfer. Similarly,
Vertical transfer pulse C only for a predetermined period within one field period
is input, and the scanning line information of FIGS. 2(B)b to 2e is transferred. The signal read out in the above manner is subjected to predetermined processing in the processor 8, and is output as a signal shown in E. Since this output signal E has a conventional signal format, it can be recorded in a conventional recording device.
【0020】ここでは、撮像素子6の電荷蓄積時間は、
露光時間制御信号(図3B)によって行うことにしたが
、外部シャッタを使って制御してもよい。Here, the charge accumulation time of the image sensor 6 is:
Although this is performed using the exposure time control signal (FIG. 3B), control may also be performed using an external shutter.
【0021】また図2(B)a〜eの分類は、1ブロッ
クの走査線が記録装置の走査線以下であればどういう分
類をしてもかまわない。Furthermore, the classifications shown in FIGS. 2(B) a to 2e may be any classification as long as the scanning line of one block is shorter than the scanning line of the recording device.
【0022】撮像系としては、通常は出力モニタに合わ
せて撮像素子を駆動しておき、通常の観察を行い、記録
モードになったところで、撮像素子の駆動を前記のよう
に切換えて記録装置に画像信号を記録すれば良い。As for the imaging system, normally the image sensor is driven in accordance with the output monitor, normal observation is performed, and when the recording mode is entered, the drive of the image sensor is switched as described above and the image sensor is connected to the recording device. All you have to do is record the image signal.
【0023】次に再生時の動作について説明する。再生
時のブロック図を図4に示す。Next, the operation during reproduction will be explained. A block diagram during playback is shown in FIG.
【0024】再生装置から入力した再生映像信号は、A
/D変換器18および同期基準信号分離回路16に入力
する。同期基準信号分離回路16では、入力信号に含ま
れる同期信号、各種タイミングコード信号が分離され、
再生基準信号発生器20に入力する。再生基準信号発生
器20では同期基準信号分離回路16の出力に基づいて
A/D変換器18、メモリ22、D/A変換器24で制
御信号を発生する。A/D変換器18で入力映像信号は
、デジタル信号に変換され、メモリ20に入力する。
メモリ20では再生装置から出力された分割記録された
映像信号を再合成して出力する。メモリ20から出力さ
れた信号はD/A変換器22でアナログ信号に変換され
て出力され、図示していないモニタ等で画像を出力する
。The reproduced video signal inputted from the reproduction device is A
/D converter 18 and synchronous reference signal separation circuit 16. The synchronization reference signal separation circuit 16 separates the synchronization signal and various timing code signals contained in the input signal.
The signal is input to the reproduction reference signal generator 20. In the reproduction reference signal generator 20, a control signal is generated by an A/D converter 18, a memory 22, and a D/A converter 24 based on the output of the synchronization reference signal separation circuit 16. The input video signal is converted into a digital signal by the A/D converter 18 and input to the memory 20 . The memory 20 recombines and outputs the divided and recorded video signals output from the playback device. The signal output from the memory 20 is converted into an analog signal by the D/A converter 22 and output, and an image is output on a monitor or the like (not shown).
【0025】ここで、メモリ20における映像信号の再
合成について述べる。Here, the resynthesis of the video signals in the memory 20 will be described.
【0026】図5に、映像信号再合成時のタイミングチ
ャートを示す。この場合、記録映像信号は、前記ノンイ
ンターレース方式撮像素子を用いて撮像、記録された信
号とする。図5のAはメモリ20入力、Bはメモリ20
出力、Cは垂直同期信号(VD)である。メモリ20に
入力する再生装置からの映像信号は、図6Aに示すよう
に、撮像素子の領域を垂直方向に図2(B)のa〜eと
分割した情報が、各V期間に順に配置している。この信
号をまず順に、画像情報の無い部分を除いてメモリ20
に入力する。全ての画像情報を入力した後、入力された
映像信号を入力された順(図2(B)a→eの順)に1
V期間に連続して読出す(図5:B)。この読出された
映像信号は、D/A変換器24でアナログ信号に変換し
て出力される。この信号をノンインターレース対応TV
モニターで再生すると、高解像度なちらつきの無い映像
が得られる。FIG. 5 shows a timing chart during video signal resynthesis. In this case, the recorded video signal is a signal imaged and recorded using the non-interlaced image sensor. A in FIG. 5 is a memory 20 input, B is a memory 20 input.
The output, C, is the vertical synchronization signal (VD). As shown in FIG. 6A, the video signal from the playback device that is input to the memory 20 has information in which the area of the image sensor is vertically divided into a to e in FIG. 2B, arranged in order in each V period. ing. This signal is first stored in the memory 20 after removing the portion without image information.
Enter. After inputting all the image information, the input video signals are 1
It is read out continuously during the V period (FIG. 5: B). This read video signal is converted into an analog signal by the D/A converter 24 and output. Transfer this signal to a non-interlaced TV.
When played back on a monitor, you can get high-resolution, flicker-free images.
【0027】ここで、図4のメモリ22を、図6に示す
ように、バッファメモリ26、メインメモリ28の二段
構造にした場合を考える。このタイミングチャートを図
7に示す。図7のAはバッファメモリ26入力、Bはバ
ッファメモリ26出力(メインメモリ28入力)、Cは
メインメモリ28出力である。再生装置からの映像信号
は、バッファメモリ26に、図7のAに示すように、図
6Aと同様に入力する。バッファメモリ26はすべての
画像信号を入力した後、次のフィールドですべての画像
情報をメインメモリ28に転送する(図7B)。メイン
メモリ28は、モードモディファイライトモードで動作
しているとする。メインメモリ28に転送された画像情
報は、1V毎、図7Cに示すように出力される。図7に
示すα〜δの記号はそれぞれ同じ画面情報を示す。Now, consider a case where the memory 22 in FIG. 4 has a two-stage structure of a buffer memory 26 and a main memory 28, as shown in FIG. This timing chart is shown in FIG. In FIG. 7, A is the buffer memory 26 input, B is the buffer memory 26 output (main memory 28 input), and C is the main memory 28 output. The video signal from the playback device is input to the buffer memory 26 as shown in A of FIG. 7 in the same manner as in FIG. 6A. After inputting all image signals, the buffer memory 26 transfers all image information to the main memory 28 in the next field (FIG. 7B). It is assumed that the main memory 28 is operating in the mode modify write mode. The image information transferred to the main memory 28 is output every 1V as shown in FIG. 7C. Symbols α to δ shown in FIG. 7 each indicate the same screen information.
【0028】このように二段のメモリ構造にすると、1
画面が1V期間に書き変わる事により画像の一時的な不
連続が無くなり、メインメモリ28の読出しを連続的に
行うことができ、動画の再生も可能となる。また、バッ
ファメモリ26からメインメモリ28への転送をバッフ
ァメモリ26全画像情報が蓄積された時点の、モニタへ
の出力側(メインメモリ28読出し側)の次のフィール
ドと限定すれば、再生装置(バッファメモリ26)とモ
ニタ出力(メインメモリ28出力)は非同期に動作させ
る事が出来る。With this two-stage memory structure, 1
By rewriting the screen in a 1V period, there is no temporary discontinuity in the image, the main memory 28 can be read out continuously, and moving images can be played back. Furthermore, if the transfer from the buffer memory 26 to the main memory 28 is limited to the next field on the output side to the monitor (the read side of the main memory 28) at the time when all the image information in the buffer memory 26 has been accumulated, the playback device ( The buffer memory 26) and monitor output (main memory 28 output) can be operated asynchronously.
【0029】ここで、撮像素子6がノンインターレース
読出しで、モニタへの出力もノンインターレースである
ので、メモリ22(バッファメモリ26、メインメモリ
28を含む)は制御の簡単なFIFO方式メモリを用い
る事もできる。Here, since the image sensor 6 is non-interlace readout and the output to the monitor is also non-interlace, the memory 22 (including the buffer memory 26 and main memory 28) can be a FIFO type memory that is easy to control. You can also do it.
【0030】次に、同期信号発生回路12について図8
を用いて説明する。基準クロックは水平カウンタ50お
よび水平タイミング発生器52に入力する。水平カウン
タ50に、基準クロックを計数しその計数値を水平タイ
ミング発生器52および、メモリアドレス切替え器60
に出力する。水平タイミング発生器52においては、水
平カウンタ50の出力計数値によって水平同期信号、メ
モリ水平制御信号を始め各水平周期の制御信号を発生す
る。また、水平カウンタ50は水平タイミング発生器5
2より出力されるリセット信号によってリセットされる
。このリセットのタイミングは、多くの場合1水平走査
線の周期となる。Next, regarding the synchronization signal generation circuit 12, FIG.
Explain using. The reference clock is input to horizontal counter 50 and horizontal timing generator 52. A horizontal counter 50 counts the reference clock and sends the counted value to a horizontal timing generator 52 and a memory address switch 60.
Output to. The horizontal timing generator 52 generates a horizontal synchronization signal, a memory horizontal control signal, and other control signals for each horizontal period based on the output count value of the horizontal counter 50. Further, the horizontal counter 50 is connected to a horizontal timing generator 5.
It is reset by the reset signal output from 2. The timing of this reset is often one horizontal scanning line period.
【0031】この水平カウンタ50の出力値と各種パル
スのタイミングを図9に示す。メモリの水平方向のアド
レスを0〜511、ブランキング期間のクロック数を2
50とする。水平カウンタ50は計数値0よりカウント
を始める。水平タイミング発生器52では水平カウンタ
50の計数値761(511+250)のところでリセ
ット信号を出力する(図9A)。このリセット信号は水
平カウンタ50に入力され、水平カウンタ50の出力計
数値は0にリセットされる。従って、水平カウンタ50
は0より511までの値を繰り返しカウントすることと
なる。この計数値を用い、水平タイミング発生器52で
、この水平カウンタ50の計数の0でセット512でリ
セットするパルス発生し、それをメモリ用のイネーブル
タイミング信号とする(図9B)。また、同様に、水平
カウンタ50の計数の66でリセットし720でセット
するようなパルスを発生し、それを水平同期信号とする
(図9C)。その他のタイミングパルスについても同様
に発生することができる。FIG. 9 shows the output value of the horizontal counter 50 and the timing of various pulses. Set the memory horizontal address from 0 to 511, and set the number of clocks during the blanking period to 2.
50. The horizontal counter 50 starts counting from a count value of 0. The horizontal timing generator 52 outputs a reset signal at the count value 761 (511+250) of the horizontal counter 50 (FIG. 9A). This reset signal is input to the horizontal counter 50, and the output count value of the horizontal counter 50 is reset to zero. Therefore, the horizontal counter 50
will repeatedly count values from 0 to 511. Using this count value, the horizontal timing generator 52 generates a pulse that resets the count of the horizontal counter 50 to 0 with a set 512, and uses it as an enable timing signal for the memory (FIG. 9B). Similarly, a pulse is generated that resets the horizontal counter 50 at 66 and sets at 720, and uses it as a horizontal synchronizing signal (FIG. 9C). Other timing pulses can be generated in the same way.
【0032】ここで、メモリ22用のイネーブルタイミ
ングを水平カウンタ50の計数値0より開始するため、
水平カウンタ50の計数値をそのままメモリのアドレス
値として使用する。図9のタイミングでは、水平イネー
ブル期間にアドレス0から512までのアドレスを順に
発生することができる。このアドレス用計数値はメモリ
アドレス切替え器60に入力し所定のビットが切替えら
れ、メモリ22のアドレスとして出力される。Here, in order to start the enable timing for the memory 22 from the count value 0 of the horizontal counter 50,
The count value of the horizontal counter 50 is used as it is as the memory address value. With the timing shown in FIG. 9, addresses 0 to 512 can be sequentially generated during the horizontal enable period. This address count value is input to a memory address switch 60, predetermined bits are switched, and the address is output as an address of the memory 22.
【0033】次に、水平タイミング発生器52より発生
した水平同期信号HDは垂直カウンタ56および垂直タ
イミング発生器54に入力する。垂直カウンタ56は水
平カウンタ50と同様に水平同期信号HDを計数しその
計数値を垂直タイミング発生器54および、メモリアド
レス切替え器62に出力する。垂直タイミング発生器5
4においては、垂直カウンタ56の出力計数値によって
、垂直同期信号、メモリ垂直制御信号を始め各垂直周期
の制御信号を発生する。また、垂直カウンタ56は垂直
タイミング発生器54より出力されるリセット信号によ
ってリセットされる。このリセットのタイミングは、多
くの場合1フィールド(1フレーム)の周期となる。Next, the horizontal synchronizing signal HD generated by the horizontal timing generator 52 is input to the vertical counter 56 and the vertical timing generator 54. Similarly to the horizontal counter 50, the vertical counter 56 counts the horizontal synchronizing signal HD and outputs the counted value to the vertical timing generator 54 and the memory address switch 62. Vertical timing generator 5
4, control signals for each vertical period, including a vertical synchronization signal and a memory vertical control signal, are generated based on the output count value of the vertical counter 56. Further, the vertical counter 56 is reset by a reset signal output from the vertical timing generator 54. The timing of this reset is often one field (one frame) cycle.
【0034】この垂直カウンタ56の出力値と各種パル
スのタイミングを図10に示す。基本的には水平方向の
場合と同じである。メモリの垂直方向のアドレスを0〜
511、ブランキング期間の走査線を40とする。垂直
カウンタ56は計数値0よりカウントを始める。垂直タ
イミング発生器54では垂直カウンタ56の計数値55
1(511−40)のところでリセット信号を出力する
(図10A)。このリセット信号は垂直カウンタ54に
入力され、垂直カウンタ56の出力計数値は0にリセッ
トされる。FIG. 10 shows the output value of the vertical counter 56 and the timing of various pulses. Basically, it is the same as in the horizontal direction. Set the memory vertical address from 0 to
511, the number of scanning lines during the blanking period is 40. The vertical counter 56 starts counting from a count value of 0. In the vertical timing generator 54, the count value 55 of the vertical counter 56
1 (511-40), a reset signal is output (FIG. 10A). This reset signal is input to the vertical counter 54, and the output count value of the vertical counter 56 is reset to zero.
【0035】従って、垂直カウンタ56を0から551
までの値を繰り返しカウントすることとなる。この計数
値を用い、垂直タイミング発生器54で、この垂直カウ
ンタ56の計数の0でセット512でリセットするパル
スを発生し、それをメモリ22用のイネーブルタイミン
グ信号とする(図10B)。また、同様に、垂直カウン
タ56の計数の520でリセットし526でセットする
ようなパルスを発生し、それを垂直同期信号とする(図
10C)。その他のタイミングパルスについても同様に
発生することができる。Therefore, the vertical counter 56 is set from 0 to 551.
The values up to this point will be counted repeatedly. Using this count value, the vertical timing generator 54 generates a pulse that resets the count of the vertical counter 56 to 0 at the set 512, and uses it as an enable timing signal for the memory 22 (FIG. 10B). Similarly, a pulse is generated such that the vertical counter 56 is reset at 520 and set at 526, and is used as a vertical synchronizing signal (FIG. 10C). Other timing pulses can be generated in the same way.
【0036】ここで、メモリ22用のイネーブルタイミ
ングを垂直カウンタ56の計数値0より開始するため、
垂直カウンタ56の計数値をそのままメモリのアドレス
値として使用すると、図10のタイミングでは、垂直イ
ネーブル期間にアドレス0から511までのアドレスを
順に発生することができる。このアドレス用計数値はメ
モリアドレス切替え器62に入力し所定のビットが切替
えられ、メモリ22のアドレスとして出力される。Here, in order to start the enable timing for the memory 22 from the count value 0 of the vertical counter 56,
If the count value of the vertical counter 56 is used as it is as the address value of the memory, with the timing shown in FIG. 10, addresses 0 to 511 can be sequentially generated during the vertical enable period. This address count value is input to the memory address switch 62, predetermined bits are switched, and the address is output as an address of the memory 22.
【0037】次に、メモリアドレス切替え器(60およ
び62)について説明する。ここで、前記図9および図
10の場合、画像期間のアドレスは水平方向および垂直
方向とも9ビットとなる。Next, the memory address switchers (60 and 62) will be explained. Here, in the case of FIGS. 9 and 10, the address of the image period is 9 bits in both the horizontal and vertical directions.
【0038】メモリアドレス切替え器60に水平方向の
アドレスの切替えを制御する。例えば、メモリ22にお
いて水平方向のアドレスが、水平方向8バイトに1つだ
け与えれば良いものについて考えると、メモリ22に与
えるアドレスは水平カウンタ50の出力計数値の下位9
ビットを除いたものを与えれば良い(図11A)。また
、水平方向2倍の拡大を行いたい場合、メモリ読出し時
に上位2ビット目を最上位ビットの反転信号としたもの
を水平方向のアドレスとすれば良い(図11B)。The memory address switch 60 controls switching of addresses in the horizontal direction. For example, considering that in the memory 22, only one horizontal address needs to be given for every 8 bytes in the horizontal direction, the address given to the memory 22 is the lower 9th address of the output count value of the horizontal counter 50.
It is sufficient to provide the data without the bits (FIG. 11A). Furthermore, if it is desired to double the horizontal magnification, the horizontal address may be set to the second most significant bit as an inverted signal of the most significant bit when reading from the memory (FIG. 11B).
【0039】一方、メモリアドレス切替え器62は垂直
方向のアドレスの切替えを制御する。例えば、インター
レース読出しへの変換をする場合は、垂直カウンタ56
に入力する水平同期信号の周波数が変わらない場合は最
下位ビットをフィールド判別信号(奇数フィールドか偶
数フィールド)の判別信号FLDに変えれば良い(図1
2A)。また、垂直方向2倍の拡大を行いたい場合は、
水平時と同様にメモリ読出し時に上位2ビット目を最上
位ビットの反転信号としたものを水平方式のアドレスと
すれば良い(図12B)。On the other hand, the memory address switch 62 controls switching of addresses in the vertical direction. For example, when converting to interlaced reading, the vertical counter 56
If the frequency of the horizontal synchronizing signal input to the field does not change, the least significant bit can be changed to the field discrimination signal (odd field or even field) discrimination signal FLD (Figure 1
2A). Also, if you want to double the vertical magnification,
As in the horizontal case, when reading the memory, the second most significant bit may be an inverted signal of the most significant bit, and this may be used as the horizontal address (FIG. 12B).
【0040】ただし、画像操作を全く行わない場合は、
水平カウンタ50の計数値および垂直カウンタ56の計
数値をそのままメモリの水平アドレスおよび垂直アドレ
スにすることができる。この場合、メモリアドレス切替
え器(60および62)は省略することもできる。However, if no image manipulation is performed,
The count value of the horizontal counter 50 and the count value of the vertical counter 56 can be directly used as the horizontal address and vertical address of the memory. In this case, the memory address switchers (60 and 62) may be omitted.
【0041】また、それらの切替え回路は、セレクタな
ども使えば容易に実現できる。Further, these switching circuits can be easily realized by using a selector or the like.
【0042】以上のように本第1実施例では、高解像な
撮像素子の信号をメモリ等を用いることなく従来方式の
記録装置に記録する事ができる。また再生の時にも比較
的簡単な回路を用いて、高解像な画像を合成する事がで
きる。また、記録の際に、読出し先頭フィールド(図7
C)あるいは各フィールドにそれぞれの領域(図2(B
)a〜d)を示すインデックス信号を挿入し、再生の際
はそのインデックス信号を用いてメモリ22の書込み読
出しを制御しても良い。As described above, in the first embodiment, a high-resolution image sensor signal can be recorded on a conventional recording device without using a memory or the like. Also, during playback, high-resolution images can be synthesized using a relatively simple circuit. Also, when recording, read out the first field (Figure 7).
C) or each field has its own area (Figure 2(B)
) A to d) may be inserted, and during playback, the index signals may be used to control writing and reading of the memory 22.
【0043】さらに、本第1実施例では、撮像素子とし
てインターライン転送方式CCDとして説明したが、同
様のノンインターレース読出しをするのであれば、イン
ターラインフレーム転送CCDや外部シャッターを用い
たフレーム転送およびライン転送CCDについても適用
できる。Furthermore, in the first embodiment, an interline transfer type CCD was used as the image sensor, but if similar non-interlace readout is to be performed, an interline frame transfer CCD or a frame transfer using an external shutter may be used. It can also be applied to line transfer CCDs.
【0044】次に本発明の第2実施例について述べる。
図13ないし図15は第2実施例に係わり、図13はC
CDの画像の分割を説明する説明図、図14はCCDの
画像の転送を説明する説明図、図15は各フィールドの
情報構成を説明する説明図である。Next, a second embodiment of the present invention will be described. 13 to 15 relate to the second embodiment, and FIG. 13 shows C
FIG. 14 is an explanatory diagram illustrating the division of a CD image, FIG. 14 is an explanatory diagram illustrating transfer of a CCD image, and FIG. 15 is an explanatory diagram illustrating the information structure of each field.
【0045】本第2実施例では水平方向の画素数が多い
場合を考える。全体の構成は、第1実施例と同様で図1
に示される。In the second embodiment, consider a case where the number of pixels in the horizontal direction is large. The overall configuration is the same as that of the first embodiment, and is shown in FIG.
is shown.
【0046】第1実施例では、撮像素子の領域を図2(
B)に示すように、垂直方向のみで5分割したが、本第
2実施例では図13に示すように、1水平ラインを複数
の水平ラインに分けて記録する。この読出しのタイミン
グチャートを図14に示す。In the first embodiment, the area of the image sensor is shown in FIG.
As shown in B), the image is divided into five in the vertical direction only, but in the second embodiment, as shown in FIG. 13, one horizontal line is divided into a plurality of horizontal lines and recorded. A timing chart of this readout is shown in FIG.
【0047】図14Aは記録装置側水平同期信号、Bは
撮像素子3の水平転送パルス、Cは撮像素子6の垂直転
送部の転送タイミングである。図14において、Cの垂
直転送パルスにより信号電荷に垂直転送部を1水平ライ
ン分転送される事になる。垂直方向のタイミングは第1
実施例図3と同様である。撮像素子6のフォトダイオー
ドに蓄積された信号電荷は第1実施例と同様に所定のタ
イミングで垂直転送部に読出される。読出された電荷は
垂直転送パルスにより1水平ライン分、水平転送部に転
送される。FIG. 14A shows a horizontal synchronizing signal on the recording device side, B shows a horizontal transfer pulse of the image sensor 3, and C shows a transfer timing of the vertical transfer section of the image sensor 6. In FIG. 14, the signal charge is transferred by one horizontal line through the vertical transfer section by the C vertical transfer pulse. Vertical timing is first
The embodiment is similar to FIG. The signal charge accumulated in the photodiode of the image sensor 6 is read out to the vertical transfer section at a predetermined timing, similar to the first embodiment. The read charges are transferred by one horizontal line to the horizontal transfer section by a vertical transfer pulse.
【0048】水平転送部に転送された信号電荷は、図1
4Bに示す水平転送パルスによって、記録内側の1水平
期間に合わせて、図13a1 の部分を読出し、読出し
終わったところで、撮像素子6の水平転送を休止する。
記録装置側の次の水平画像期間の始まりより固体撮像素
子6の水平転送を再開し残りのa2の部分を読出す。こ
の時点で垂直転送を1ライン分行い、記録装置側の次の
水平画像期間の始まりより水平転送を行い、撮像素子6
のa1 の次のラインを読出す。記録装置の1フィール
ドの有効走査線数を実施例と同様に340本とすると、
この場合、記録装置1フィールドには撮像素子3の12
0本の走査線が記録される事となる。記録装置1フィー
ルド分転送した後は、第1実施例と同様に垂直転送パル
スを停止して、垂直転送を休止する。図13のb−iの
順に1フィールド期間で撮像素子全体の信号電荷を出力
する。出力された信号電荷は、第1実施例と同様にプロ
セッサーで所定の処理を施し、出力され、記録装置に記
録する。The signal charges transferred to the horizontal transfer section are shown in FIG.
The horizontal transfer pulse shown in 4B reads out the portion shown in FIG. 13a1 in accordance with one horizontal period on the inner side of recording, and when the readout is completed, the horizontal transfer of the image sensor 6 is stopped. From the start of the next horizontal image period on the recording device side, the horizontal transfer of the solid-state image sensor 6 is restarted and the remaining portion a2 is read out. At this point, vertical transfer is performed for one line, horizontal transfer is performed from the beginning of the next horizontal image period on the recording device side, and the image sensor 6
Read the next line of a1. Assuming that the effective number of scanning lines in one field of the recording device is 340 as in the embodiment,
In this case, the field of the recording device 1 contains 12 of the image sensor 3.
Zero scanning lines will be recorded. After one field has been transferred to the recording device, the vertical transfer pulse is stopped and the vertical transfer is suspended, as in the first embodiment. The signal charges of the entire image sensor are output in one field period in the order of bi in FIG. 13. The output signal charges are subjected to predetermined processing by a processor in the same manner as in the first embodiment, and then output and recorded in a recording device.
【0049】再生の際のブロック図についても第1実施
例と同様図4に示される。再生については、第1実施例
と同様に撮像素子6の図13に示される領域を再生装置
より再生されるa1 a2 →i1 i2 の順にメモ
リ22に入力する。メモリ22に入力された映像信号は
第1実施例と同様に撮像素子1枚分に蓄積されたところ
でモニタ等出力装置にあったタイミングで読出される。
この場合もメモリ22の構成を、第1実施例と同様にバ
ッファメモリとメインメモリの二重構造とすれば第1実
施例と同じ効果が得られる。A block diagram for reproduction is also shown in FIG. 4, similar to the first embodiment. Regarding reproduction, similarly to the first embodiment, the area shown in FIG. 13 of the image sensor 6 is input to the memory 22 in the order of a1 a2 → i1 i2 reproduced by the reproduction device. Similar to the first embodiment, the video signal input to the memory 22 is stored in one image sensor and then read out at a timing suitable for an output device such as a monitor. In this case as well, if the structure of the memory 22 is a dual structure of a buffer memory and a main memory as in the first embodiment, the same effect as in the first embodiment can be obtained.
【0050】以上第2実施例では水平方向の分割を2分
割としたが水平方向の画素数と、記録再生装置の解像度
との関係より、さらに分割数を多くしても良い。In the second embodiment, the horizontal division is divided into two, but the number of divisions may be further increased depending on the relationship between the number of pixels in the horizontal direction and the resolution of the recording and reproducing apparatus.
【0051】以上第1実施例及び第2実施例はノンイン
ターレース読出しの撮像素子について説明をしたが、次
に、インターレース読出しの撮像素子について説明する
。In the first and second embodiments, the non-interlaced readout image pickup device has been described, and next, the interlaced readout image pickup device will be described.
【0052】インターレース読出しは、図15Aに示す
撮像素子6の走査線をまず、aラインのみを読出し(A
フィールド)、aラインの情報を全部読んでしまったと
ころでbラインを順に読出す(Bフィールド)。図15
Bは2線同時読出し方式インターレース読出しを示した
もので、まずは、図15Bに示す走査線a+b→a′+
b′→a+bの順に読出し(Aフィールドとする)、全
画面情報を読出した後に、走査線b+a′→b′+a→
b+a′の順に全画面を読出す(Bフィールドとする)
。これら2つの読出し法は、読出した後は同じ信号とし
て処理することが出来る。In the interlaced readout, first, only the a line of the scanning line of the image sensor 6 shown in FIG. 15A is read out (A
field), and when all the information on the a line has been read, the b line is read out in order (B field). Figure 15
B shows interlaced readout using a two-line simultaneous readout method. First, scan line a+b→a'+ shown in FIG.
After reading out the entire screen information in the order of b'→a+b (as field A), scanning line b+a'→b'+a→
Read the entire screen in the order of b+a' (set as B field)
. These two reading methods can be processed as the same signal after reading.
【0053】この撮像素子が、第1実施例と同様に垂直
方向の走査線数(ライン数)が1000本とすると、上
記Aフィールド、Bフィールドで読出される走査線数は
、500本ずつといえる。それらの走査線を、a〜eま
での領域に分ける。a、b、d、eはそれぞれ240本
ずつの走査線を割り当て、cはAフィールドの残り20
本の走査線とBフィールドの先頭20本の走査線を割り
当てる。これらの領域を順に第1実施例と同様に記録装
置の1フィールドに合わせて読出し、所定の処理を行っ
て、記録装置に記録を行う。撮像素子の電荷蓄積時間の
制御についても第1実施例と同様に素子上及び外部シャ
ッターで行える。Assuming that this image sensor has 1000 scanning lines in the vertical direction as in the first embodiment, the number of scanning lines read out in the A field and B field is 500 each. I can say that. These scanning lines are divided into regions a to e. a, b, d, and e allocate 240 scanning lines each, and c allocates the remaining 20 scanning lines of the A field.
The scanning lines of the book and the first 20 scanning lines of the B field are allocated. These areas are sequentially read out in accordance with one field of the recording device as in the first embodiment, subjected to predetermined processing, and recorded on the recording device. The charge accumulation time of the image sensor can also be controlled using the on-device and external shutters as in the first embodiment.
【0054】再生の場合も第1実施例と同様に、再生装
置から入力する映像信号を順にメモリに入力し、1画面
の情報が蓄積された時点で、所定のスピードで出力を行
う。この場合、メモリに入力した時に、所定のスピード
で読出せばインターレースモードの再生画が得られる。
ノンインターレースモードの再生画が出力した場合は、
メモリに全画像データが入力した時点で、メモリアドレ
ス等を変えて出力すれば良い。In the case of reproduction, similarly to the first embodiment, the video signals inputted from the reproduction device are sequentially inputted to the memory, and when one screen of information is accumulated, output is performed at a predetermined speed. In this case, if the data is input to the memory and read out at a predetermined speed, a reproduced image in interlaced mode can be obtained. If a playback image in non-interlaced mode is output,
Once all image data has been input to the memory, the memory address etc. may be changed and output.
【0055】また、撮像素子の水平方向の解像度が高い
場合には、第2実施例と同様に撮像素子の水平方向を分
割して記録することもできる。Furthermore, when the resolution of the image sensor in the horizontal direction is high, it is also possible to record by dividing the image sensor in the horizontal direction as in the second embodiment.
【0056】図16ないし図24は第3実施例に係わり
、図16は映像信号記録再生処理装置の概略の構成を示
す構成図、図17は映像信号記録再生処理装置の再生動
作を説明するブロック図、図18は映像信号記録再生処
理装置の変形例の概略の構成を示す構成図、図19は映
像信号のタイミングを説明するタイミング図、図20は
図18の映像信号記録再生処理装置の記録動作を説明す
るブロック図、図21は図18の映像信号記録再生処理
装置の記録動作時の映像信号のタイミングを説明するタ
イミング図、図22は図18の映像信号記録再生処理装
置の再生動作を説明するブロック図、図23は図18の
映像信号記録再生処理装置の再生動作時の映像信号のタ
イミングを説明するタイミング図、図24はカラー映像
信号時のフレームメモリの構成を示す構成図である。FIGS. 16 to 24 relate to the third embodiment, in which FIG. 16 is a block diagram showing the general configuration of the video signal recording and reproducing processing device, and FIG. 17 is a block diagram illustrating the reproducing operation of the video signal recording and reproducing processing device. 18 is a block diagram showing a schematic configuration of a modified example of the video signal recording and reproducing processing device, FIG. 19 is a timing diagram explaining the timing of the video signal, and FIG. 20 is a recording of the video signal recording and reproducing processing device of FIG. FIG. 21 is a block diagram explaining the operation. FIG. 21 is a timing diagram explaining the timing of the video signal during the recording operation of the video signal recording and reproducing processing device of FIG. 18. FIG. FIG. 23 is a timing diagram illustrating the timing of the video signal during the playback operation of the video signal recording and playback processing device of FIG. 18, and FIG. 24 is a configuration diagram showing the configuration of the frame memory when a color video signal is used. .
【0057】図16は本発明を面順次式撮像装置に応用
したものであり、これは図1において、撮像素子6前面
に回転式のフィルターを設けたものである。回転フィル
タ80は同期信号発生回路12の出力信号に基づいてモ
ータ82によって撮像素子6の信号電荷蓄積周期(読出
し周期)でR、G、Bの各フィルタが変わるように回転
制御される。ここで、撮像素子6を第1実施例と同じ読
出しをする場合は、各フィルタの切替わり周波数は、6
0/5Hzとなる。つまり、図3においては、例えば映
像信号Eのa〜eの期間をRフィルタとすれば、次のa
〜eの期間をGフィルタ、その次のa〜eの期間をBフ
ィルタとする。これによって読出した信号を順次所定の
処理を行って記録装置によって記録を行えば高解像な1
画面のR、G、B信号を15フィールドの領域に記録す
ることができる。FIG. 16 shows an application of the present invention to a frame-sequential image pickup device, in which a rotary filter is provided in front of the image pickup element 6 in FIG. 1. The rotation of the rotary filter 80 is controlled by a motor 82 based on the output signal of the synchronization signal generation circuit 12 so that each of the R, G, and B filters changes at the signal charge accumulation period (readout period) of the image sensor 6. Here, when reading out the image sensor 6 in the same manner as in the first embodiment, the switching frequency of each filter is 6
It becomes 0/5Hz. In other words, in FIG. 3, if the period a to e of the video signal E is an R filter, then the following a
The period from to e is assumed to be a G filter, and the next period from a to e is assumed to be a B filter. By sequentially performing predetermined processing on the read signals and recording them with a recording device, a high-resolution image can be obtained.
R, G, and B signals of the screen can be recorded in an area of 15 fields.
【0058】再生の場合のブロック図を図17に示す。
再生装置より入力した映像信号は、同期基準信号分離回
路84によって、同期信号、タイミングコード信号が分
離される。基準信号発生器86では前記同期信号、タイ
ミングコード信号より、画像合成に必要な各種信号が生
成される。一方、A/D変換器88に入力した映像信号
はデジタル信号に変換され、信号切替え回路90に入力
する。信号切替え回路90では基準信号発生器86より
送られて来るRGB判別信号に基づいてメモリR92、
メモリG94、メモリB96に入力する信号を切替える
。メモリR92、メモリG94、メモリB96では、基
準信号発生器86からの信号に基づいて、第1実施例と
同様に、RGB各信号の合成が行われそれぞれD/A変
換器(98、100、102)によってアナログ信号に
変換されて出力される。A block diagram in the case of reproduction is shown in FIG. A synchronization reference signal separation circuit 84 separates a synchronization signal and a timing code signal from the video signal input from the playback device. The reference signal generator 86 generates various signals necessary for image synthesis from the synchronization signal and timing code signal. On the other hand, the video signal input to the A/D converter 88 is converted into a digital signal and input to the signal switching circuit 90. In the signal switching circuit 90, based on the RGB discrimination signal sent from the reference signal generator 86, the memory R92,
The signals input to memory G94 and memory B96 are switched. In the memory R92, memory G94, and memory B96, each RGB signal is synthesized based on the signal from the reference signal generator 86, as in the first embodiment, and the respective D/A converters (98, 100, 102 ) is converted into an analog signal and output.
【0059】ここで、メモリR92、メモリG94、メ
モリB96は図6に示す構造となることもできる。Here, the memory R92, memory G94, and memory B96 can also have the structure shown in FIG.
【0060】また、この第3実施例については、第1実
施例の撮像素子読出しだけでなく第2実施例およびイン
ターレース読出しの場合にも同様に適用できる。Furthermore, the third embodiment can be applied not only to the image pickup device readout of the first embodiment, but also to the second embodiment and interlaced readout.
【0061】また、回転フィルタ80は撮像素子6の前
に配したが、レンズ4の前でも良いし、被写体が暗く照
明が必要な場合は、照明と被写体の間に配しても良い。Furthermore, although the rotating filter 80 is placed in front of the image pickup device 6, it may be placed in front of the lens 4, or if the subject is dark and requires illumination, it may be placed between the illumination and the subject.
【0062】ここで図18は本第3実施例に使用される
静止画撮像用のTVカメラのブロック図である。以下、
図18について説明すると、110は光源ランプであり
光源ランプの発光光束をRGB回転フィルター112を
通り被写体114を通過しレンズ116を通りCCD1
18の光電変換面に被写体像がRGB面順次像で結像さ
れる。被写体114はフィルム等である。RGB回転フ
ィルター112は直流モータ122によって回転駆動さ
れサーボ回路124によって制御される。サーボ回路1
24には基準信号として本カメラの垂直同期信号が入力
されており、RGB回転フィルター112はこの垂直同
期信号に同期して回転している。本カメラの垂直同期信
号の周波数は15Hzであり一般的なNTSC方式のT
Vカメラに比較して1/4である。垂直同期信号は同期
信号発生器126で発生されてサーボ回路124と映像
信号プロセッサー120に入力される。CCD118の
光電変換出力は次段の映像プロセッサー120に入力さ
れて複合映像信号に変換される。FIG. 18 is a block diagram of a TV camera for still image capturing used in the third embodiment. below,
Referring to FIG. 18, reference numeral 110 denotes a light source lamp, and the luminous flux of the light source lamp passes through an RGB rotation filter 112, passes through a subject 114, passes through a lens 116, and displays a CCD 1.
A subject image is formed on the 18 photoelectric conversion surfaces as an RGB surface sequential image. The subject 114 is a film or the like. The RGB rotary filter 112 is rotationally driven by a DC motor 122 and controlled by a servo circuit 124 . Servo circuit 1
The vertical synchronization signal of this camera is inputted to 24 as a reference signal, and the RGB rotation filter 112 rotates in synchronization with this vertical synchronization signal. The frequency of the vertical synchronization signal of this camera is 15Hz, which is the T of the general NTSC system.
This is 1/4 compared to the V camera. The vertical synchronization signal is generated by a synchronization signal generator 126 and input to the servo circuit 124 and the video signal processor 120. The photoelectric conversion output of the CCD 118 is input to the next-stage video processor 120 and converted into a composite video signal.
【0063】本第3実施例に使用されるカメラは走査線
が約1000本であり、通常のNTSCカメラの約2倍
に走査線を有している。また、NTSC方式の一般的な
TVカメラではそのフレーム周波数は50Hzでありイ
ンターレース走査線をしているが、本カメラではフレー
ム周波数は15Hzでありノンインターレース走査方式
である。本カメラは、例えば顕微鏡写真等の微細な撮像
を可能とした高解像力カメラであり、従来のNTSCフ
ォーマットカメラに対し垂直解像力が約2倍の1000
TV本を実現している。The camera used in the third embodiment has about 1000 scanning lines, which is about twice as many scanning lines as a normal NTSC camera. Further, while a general TV camera using the NTSC system has a frame frequency of 50 Hz and uses interlaced scanning lines, this camera has a frame frequency of 15 Hz and uses a non-interlaced scanning method. This camera is a high-resolution camera that is capable of capturing minute images, such as microscopic photographs, and has a vertical resolution of 1000 mm, which is approximately twice the vertical resolution of conventional NTSC format cameras.
A TV book has been realized.
【0064】図19のAはNTSCフォーマットカメラ
の映像信号波形であり、Bは本カメラの映像信号波形で
ある。128はフレーム周期でありその周波数は50H
zであり、130はフィールド周期でありその周波数は
60Hzである。NTSCフォーマットにおいてはフレ
ームとフィールドで構成されており、理由はインターレ
ース走査(飛び越し走査)をしているためである。13
2は映像信号期間であり水平同期信号が映像信号に付加
されておりその周波数は約15.75KHzある。A in FIG. 19 is the video signal waveform of the NTSC format camera, and B is the video signal waveform of the present camera. 128 is the frame period and its frequency is 50H
z, 130 is the field period, and its frequency is 60 Hz. The NTSC format is composed of frames and fields because it uses interlaced scanning. 13
2 is a video signal period in which a horizontal synchronizing signal is added to the video signal, and its frequency is approximately 15.75 KHz.
【0065】次にBは高解像力カメラの映像信号波形で
あり、138はフレーム周期でありその周波数は15H
zでありNTSCフォーマットのフレーム周波数に対し
て1/2である。即ち本カメラはNTSCフォーマット
に対して2倍の時間をかけて1枚の画像を形成している
。これは本カメラの水平同期信号の周波数は15.75
KHzとNTSCフォーマットと同じであるため走査線
を2倍にする為には当然フレーム時間は2倍を要する事
になる。且つ、本カメラはノンインターレース方式であ
るのでフィールド信号は不要である。Next, B is a video signal waveform of a high-resolution camera, 138 is a frame period, and its frequency is 15H.
z, which is 1/2 of the frame frequency of the NTSC format. In other words, this camera takes twice as long to form one image as compared to the NTSC format. This means that the frequency of the horizontal synchronization signal of this camera is 15.75.
Since the KHz and NTSC formats are the same, doubling the number of scanning lines naturally requires doubling the frame time. Moreover, since this camera uses a non-interlaced method, no field signal is required.
【0066】図20に示すように、複合映像信号出力は
垂直同期信号分離器140に入力されて図19のBの1
34に示す垂直同期信号が分離抽出される。分離抽出さ
れた垂直同期信号は60Hz垂直同期信号を発生する為
のゲンロック発振器144に入力される。ゲンロック発
振器144の出力には15Hz垂直同期信号に位相同期
したNTSCフォーマットの垂直同期信号が発生する。
複合映像信号はアナログスイッチ回路146、150と
バッファメモリ158にも入力される。前記ゲンロック
発振器144の出力である垂直同期信号はスイッチ回路
146、150のスイッチ制御信号およびバッファメモ
リ158のメモリ制御信号として入力される。スイッチ
150はゲンロック発振器144の出力である60Hz
垂直同期信号の期間において150a側に切替え記録再
生部166への映像信号の入力を禁止するものである。
スイッチ回路150の出力は混合器156に入力され、
混合器156はもう一方の入力である60Hz垂直同期
信号が重畳混合される。As shown in FIG. 20, the composite video signal output is input to the vertical synchronizing signal separator 140 and is
The vertical synchronization signal shown in 34 is separated and extracted. The separated and extracted vertical synchronization signal is input to a genlock oscillator 144 for generating a 60 Hz vertical synchronization signal. At the output of the genlock oscillator 144, an NTSC format vertical synchronization signal whose phase is synchronized with the 15 Hz vertical synchronization signal is generated. The composite video signal is also input to analog switch circuits 146, 150 and buffer memory 158. The vertical synchronization signal output from the genlock oscillator 144 is input as a switch control signal to the switch circuits 146 and 150 and a memory control signal to the buffer memory 158. Switch 150 is connected to the 60Hz output of genlock oscillator 144.
During the period of the vertical synchronization signal, switching to the 150a side prohibits the input of the video signal to the recording/reproducing section 166. The output of the switch circuit 150 is input to a mixer 156,
The other input of the mixer 156, the 60 Hz vertical synchronization signal, is superimposed and mixed.
【0067】図21のAはゲンロック発振器144の出
力波形でありBは混合器156の出力波形である。16
8はタイミングスイッチ回路160によって禁止された
領域である。Cは混合器156の出力波形であり170
に示す通り60Hz垂直同期信号が付加される。A in FIG. 21 is the output waveform of the genlock oscillator 144, and B is the output waveform of the mixer 156. 16
8 is an area prohibited by the timing switch circuit 160. C is the output waveform of mixer 156 and 170
A 60Hz vertical synchronization signal is added as shown in FIG.
【0068】図20に戻り複合映像信号は、アナログス
イッチ回路146にも入力され、前記の60Hz垂直同
期信号期間で禁止された領域の映像信号のみを選択され
てバッファメモリ158に入力される。図21のDはス
イッチ回路146の出力である。前記の通り本第3実施
例で使用されるカメラのフレーム周波数は15Hzであ
り、これはNTSC垂直同期信号の1/4であり結果と
してNTSCフォーマット垂直同期信号の4フレームで
本カメラの1フレームの画像が録画終了となる。但し、
前記禁止された領域の映像信号は4フィールドの期間で
は録画されない。従って、このままでは歯抜けな映像信
号しか再生されないことになる。Returning to FIG. 20, the composite video signal is also input to the analog switch circuit 146, and only the video signal in the area prohibited during the 60 Hz vertical synchronization signal period is selected and input to the buffer memory 158. D in FIG. 21 is the output of the switch circuit 146. As mentioned above, the frame frequency of the camera used in the third embodiment is 15Hz, which is 1/4 of the NTSC vertical synchronization signal, and as a result, 4 frames of the NTSC format vertical synchronization signal correspond to one frame of the camera. The image will end recording. however,
The video signal of the prohibited area is not recorded during a period of 4 fields. Therefore, if this continues, only a mediocre video signal will be reproduced.
【0069】本第3実施例では前記禁止領域の映像信号
は4フィールド後の5フィールド目に録画している。図
20の142は前記5フィールド目を検出する為の録画
終了検出器であり、図21のEは検出出力で録画開始後
4フィールド期間180が経過するとLからHに切替わ
る。録画終了検出器142の出力はスイッチ回路160
に入力される5フィールド領域では162側にスイッチ
が切替わりバッファメモリ158に格納された前記禁止
された映像信号が記録再生部166に入力されて録画さ
れる。禁止された映像信号172、174、176、1
78はバッファメモリ158の内部制御により、5フィ
ールド目の期間内に188、190、192、194に
示すように時系列状に振り分けられる。5フィールド目
の録画が完了したとき初めて本カメラの1フレーム映像
信号の録画が完了したことになる。In the third embodiment, the video signal of the prohibited area is recorded in the fifth field after four fields. Reference numeral 142 in FIG. 20 is a recording end detector for detecting the fifth field, and E in FIG. 21 is a detection output that switches from L to H when a four-field period 180 has elapsed after the start of recording. The output of the recording end detector 142 is sent to the switch circuit 160.
In the 5-field area inputted to , the switch is switched to the 162 side, and the prohibited video signal stored in the buffer memory 158 is inputted to the recording/reproducing section 166 and recorded. Forbidden video signals 172, 174, 176, 1
78 are distributed in time series as shown in 188, 190, 192, and 194 within the period of the fifth field under the internal control of the buffer memory 158. The recording of one frame video signal of this camera is completed only when the recording of the fifth field is completed.
【0070】次に再生時の動作について図22を用いて
説明する。記録再生部166の再生映像信号は再生バッ
ファメモリ202、204に一旦格納される。即ち、図
21のD、Eに示す5フィールド分の映像信号が全バッ
ファメモリ202、204に格納される。記録再生部1
66が本カメラの1フレーム分の再生が終了するとメモ
リ202への書込みが停止される。また、再生バッファ
メモリ202には図21のCに示す映像信号が記憶され
、再生バッファメモリ204には図21のEに示す前記
4フィールド期間内で録画禁止された映像信号が記憶さ
れる。15Hz複合同期信号発生器200に図示しない
再生システムからのスタート指令がなされると15Hz
複合同期信号発生器200が発振を開始する。Next, the operation during reproduction will be explained using FIG. 22. The reproduced video signal from the recording/reproducing section 166 is temporarily stored in the reproduction buffer memories 202 and 204. That is, five fields of video signals shown in D and E in FIG. 21 are stored in all buffer memories 202 and 204. Recording and playback section 1
When the camera 66 completes reproduction of one frame, writing to the memory 202 is stopped. Further, the playback buffer memory 202 stores a video signal shown in C of FIG. 21, and the playback buffer memory 204 stores a video signal shown in FIG. 21E, which is prohibited from being recorded within the four field period. When a start command is given to the 15Hz composite synchronization signal generator 200 from a playback system (not shown), the 15Hz
Composite synchronization signal generator 200 begins oscillating.
【0071】複合同期信号はバッファメモリ202、2
04に入力されており複合同期信号に従いメモリの読出
し動作が開始される。再生はバッファメモリ202、2
04の出力には映像信号が出力されるがバッファメモリ
202の映像出力は垂直同期信号分離器208とアナロ
グスイッチ回路210とに入力される。垂直同期信号分
離器208では図21のCに示す垂直同期信号が分離抽
出されスイッチ回路210の制御信号として入力される
。垂直同期信号期間ではスイッチ210を214側に切
替え、禁止された映像信号に補充している。尚、図21
のC、Dに示す相対的なタイミングの再現は再生バッフ
ァメモリ202、204のメモリ動作プログラムによっ
て整然と成される。その結果、スイッチ回路210の出
力では図23に示す1フレームの繰返し映像信号が得ら
れる。The composite synchronization signal is sent to the buffer memories 202, 2
04, and a memory read operation is started according to the composite synchronization signal. Playback is performed in the buffer memory 202, 2
A video signal is output to the output of the buffer memory 202, and the video output of the buffer memory 202 is input to the vertical synchronizing signal separator 208 and the analog switch circuit 210. The vertical synchronizing signal separator 208 separates and extracts the vertical synchronizing signal shown in C in FIG. 21 and inputs it as a control signal to the switch circuit 210. During the vertical synchronization signal period, the switch 210 is switched to the 214 side to supplement the prohibited video signal. Furthermore, Figure 21
Reproduction of the relative timing shown in C and D is performed in an orderly manner by the memory operation program of the reproduction buffer memories 202 and 204. As a result, at the output of the switch circuit 210, a one-frame repetitive video signal shown in FIG. 23 is obtained.
【0072】映像信号に付加されている同期信号はNT
SCフャーマットの同期信号でありこれを15Hz同期
信号に置換える必要がある。15Hz同期信号は同期信
号置換え回路に入力されNTSC同期信号が図23のB
に示す15Hz同期信号に置換えられる。図7の46は
同期信号置換え回路の出力波形でありこれはフレームメ
モリ218に入力された本カメラによるノンインターレ
ース、1フレームの静止画が形成されて映像モニタ22
0に入力されて出画される。映像モニタ220はノンイ
ンターラインの特殊なモニタであって垂直同期信号周波
数が15Hzで最適な動作をするモニタである。更に、
最適コンバータを利用する事によりフレームメモリ21
8の映像出力をNTSCフォーマット、HDTVフォー
マットに容易に変換可能である事は言うまでもない。[0072] The synchronization signal added to the video signal is NT
This is an SC format synchronization signal, and it is necessary to replace it with a 15Hz synchronization signal. The 15Hz synchronization signal is input to the synchronization signal replacement circuit, and the NTSC synchronization signal is converted to B in Figure 23.
It is replaced by the 15Hz synchronization signal shown in . Reference numeral 46 in FIG. 7 is the output waveform of the synchronization signal replacement circuit, which is a non-interlaced, one-frame still image formed by this camera input to the frame memory 218 and displayed on the video monitor 22.
0 is input and the image is output. The video monitor 220 is a special non-interline monitor that operates optimally when the vertical synchronization signal frequency is 15 Hz. Furthermore,
Frame memory 21 by using the optimal converter
It goes without saying that the video output of 8 can be easily converted to NTSC format or HDTV format.
【0073】図18の122に示すように本第3実施例
は面順次照明手段によりカラー化を計っておりRGBの
各3原色に応じて3フレーム分のシステムが必要になる
。また、記録再生部には順次RGB信号が時系列状に記
録される事により、どれが何色の映像信号なのか特定す
る必要がある。従って、本第3実施例では図18の12
8に示すように回転RGBフィルタにセンサを近接され
てノンデックス信号を検出している。また、本第3実施
例ではセンサは磁気センサでありす色フィルタの近傍に
固着されフィルタと共に回転するマグネット磁界を検出
し、これをインデックス信号として使用している。検出
されたインデックス信号は図20に示す混合器156に
入力され録画される映像信号に重畳される。As shown at 122 in FIG. 18, in the third embodiment, colorization is achieved using a sequential illumination means, and a system for three frames is required for each of the three primary colors of RGB. Furthermore, since the RGB signals are sequentially recorded in the recording/reproducing section in a time-series manner, it is necessary to specify which video signal corresponds to which color. Therefore, in the third embodiment, 12 in FIG.
As shown in 8, a sensor is placed close to the rotating RGB filter to detect a non-dex signal. In the third embodiment, the sensor is a magnetic sensor that is fixed near the maroon filter and detects the magnetic field of a magnet that rotates together with the filter, and uses this as an index signal. The detected index signal is input to a mixer 156 shown in FIG. 20 and superimposed on the video signal to be recorded.
【0074】図19のCは検出されたインデックス信号
であり、そのタイミングは映像信号領域を極力避け垂直
同期信号に近接させている。再生時は図22に示すイン
デックス分離回路206に再生映像信号が入力されて再
生インデックス信号が分離抽出される。C in FIG. 19 is the detected index signal, and its timing is set close to the vertical synchronization signal, avoiding the video signal area as much as possible. During playback, the playback video signal is input to the index separation circuit 206 shown in FIG. 22, and the playback index signal is separated and extracted.
【0075】図24はカラーの場合の変形例であり同期
信号置換え回路216の出力はアナログスイッチ回路2
22に入力されて時系列RGB信号にタイミングを合わ
せて各々、Rフレームメモリ224、Gフレームメモリ
226、Bフレームメモリ228に記憶される。スイッ
チ回路222の切替え順は当然15Hzフレーム周期で
あり順序付けはインデックス信号で決定されている。各
フレームメモリ224、226、228は時系列状の各
RGB信号を同時化する役割も持っている。FIG. 24 shows a modification of the color case, in which the output of the synchronizing signal replacement circuit 216 is connected to the analog switch circuit 2.
22 and are stored in an R frame memory 224, a G frame memory 226, and a B frame memory 228, respectively, in synchronization with the time-series RGB signals. Naturally, the switching order of the switch circuit 222 is at a 15 Hz frame period, and the ordering is determined by the index signal. Each of the frame memories 224, 226, and 228 also has the role of synchronizing each of the time-series RGB signals.
【0076】このような第3実施例によれば、カメラ側
の同期信号形態と録画再生装置側の同期形態が異なって
も両者間の接続が可能となり録画再生が可能となる。従
来のフォーマット方式による安価な録画再生装置が使用
可能となり経済効果は計り知れないものがある。According to the third embodiment, even if the synchronization signal format on the camera side and the synchronization format on the recording/playback device side are different, connection between the two is possible and recording/playback is possible. It becomes possible to use an inexpensive recording/playback device using the conventional format system, and the economic effect is immeasurable.
【0077】本発明では高解像度撮像素子を複数の画像
ブロックに分類し、各画像ブロックを記録装置に適した
タイミングで読み出すように撮像素子の駆動パルスを制
御し、この分類された画像データブロック毎で映像信号
に変換して、通常の記録装置に記録でき、また、記録装
置から再生する場合には、分類して記録された複数の映
像データブロックを合成して、高品位画像を再生できる
ので、簡単な構成で、高品位画像を通常の記録装置に記
録したり、再生して高品位画像を生成することもできる
。In the present invention, the high-resolution image sensor is classified into a plurality of image blocks, the drive pulses of the image sensor are controlled so that each image block is read out at a timing suitable for the recording device, and each of the classified image data blocks is It can be converted into a video signal and recorded on a regular recording device, and when played back from a recording device, multiple video data blocks that have been classified and recorded can be combined to play back a high-quality image. With a simple configuration, high-quality images can be recorded on a normal recording device and reproduced to generate high-quality images.
【0078】尚、上記記録装置から再生する場合、通常
の出力装置に対しては、記録時と同様の信号形態で出力
することもできる。[0078] When reproducing from the recording device, it is also possible to output to a normal output device in the same signal form as when recording.
【0079】[0079]
【発明の効果】本発明によれば、本発明の映像信号記録
再生処理装置は、結像光学系により結像された被写体像
を光電変換して画像信号を得る光電変換素子より構成さ
れる光電変換手段と、前記光電変換素子からの前記画像
信号を連続的に読み出し映像信号を生成する映像信号生
成手段と、前記映像信号生成手段から読み出された映像
信号を記録再生する記録再生装置に記録するときに、前
記記録再生装置の走査線数及び水平解像度に合わせて前
記映像信号生成手段からの前記映像信号の読み出しを制
御する制御手段とを備えているので、高解像度の撮像素
子で撮像された映像をデジタル変換することなく容易に
従来方式の安価な記録装置に記録することができる。ま
た、記録装置より再生した信号を合成して容易に高解像
度の画像を合成することができる。Effects of the Invention According to the present invention, the video signal recording and reproducing processing device of the present invention has a photoelectric conversion element that photoelectrically converts a subject image formed by an imaging optical system to obtain an image signal. a converting means, a video signal generating means for continuously reading out the image signal from the photoelectric conversion element and generating a video signal, and recording the video signal read from the video signal generating means in a recording/reproducing device for recording and reproducing the video signal. When a high-resolution image sensor is used to capture an image, the recording/reproducing apparatus includes a control means for controlling readout of the video signal from the video signal generation means in accordance with the number of scanning lines and horizontal resolution of the recording/reproducing device. It is possible to easily record captured images on a conventional inexpensive recording device without digital conversion. Furthermore, a high-resolution image can be easily synthesized by combining signals reproduced from recording devices.
【図1】 第1実施例に係る映像信号記録再生処理装
置の概略の構成を示す構成図である。FIG. 1 is a configuration diagram showing a general configuration of a video signal recording and reproducing processing device according to a first embodiment.
【図2】 第1実施例に係るCCDの画像の分割を説
明する説明図である。FIG. 2 is an explanatory diagram illustrating division of an image of a CCD according to the first embodiment.
【図3】 第1実施例に係るCCDの画像の転送を説
明する説明図である。FIG. 3 is an explanatory diagram illustrating transfer of a CCD image according to the first embodiment.
【図4】 第1実施例に係る映像信号記録再生処理装
置の再生動作を説明するブロック図である。FIG. 4 is a block diagram illustrating the playback operation of the video signal recording and playback processing device according to the first embodiment.
【図5】 第1実施例に係る再生時の画像情報の波形
を示すタイミング図である。FIG. 5 is a timing chart showing waveforms of image information during playback according to the first embodiment.
【図6】 第1実施例に係るメモリの構成を示す構成
図である。FIG. 6 is a configuration diagram showing the configuration of a memory according to the first embodiment.
【図7】 第1実施例に係る二重構造のメモリを使用
した時の再生時の画像情報の波形を示すタイミング図で
ある。FIG. 7 is a timing diagram showing waveforms of image information during playback when using the dual structure memory according to the first embodiment.
【図8】 第1実施例に係る同期信号発生器の構成を
示す構成図である。FIG. 8 is a configuration diagram showing the configuration of a synchronization signal generator according to the first embodiment.
【図9】 第1実施例に係る同期信号発生器を出力す
る同期信号のタイミングを示すタイミング図である。FIG. 9 is a timing diagram showing the timing of a synchronization signal output by the synchronization signal generator according to the first embodiment.
【図10】第1実施例に係る図9の変形例である同期信
号発生器を出力する同期信号のタイミングを示すタイミ
ング図である。FIG. 10 is a timing chart showing the timing of a synchronization signal output from a synchronization signal generator that is a modification of FIG. 9 according to the first embodiment;
【図11】第1実施例に係る第1のアドレス切り替え回
路の構成を示す構成図である。FIG. 11 is a configuration diagram showing the configuration of a first address switching circuit according to the first embodiment.
【図12】第1実施例に係る第2のアドレス切り替え回
路の構成を示す構成図である。FIG. 12 is a configuration diagram showing the configuration of a second address switching circuit according to the first embodiment.
【図13】第2実施例に係るCCDの画像の分割を説明
する説明図である。FIG. 13 is an explanatory diagram illustrating division of an image of a CCD according to a second embodiment.
【図14】第2実施例に係るCCDの画像の転送を説明
する説明図である。FIG. 14 is an explanatory diagram illustrating transfer of a CCD image according to the second embodiment.
【図15】第2実施例に係る図15は各フィールドの情
報構成を説明する説明図である。FIG. 15 according to the second embodiment is an explanatory diagram illustrating the information structure of each field.
【図16】第3実施例に係る映像信号記録再生処理装置
の概略の構成を示す構成図である。FIG. 16 is a configuration diagram showing a schematic configuration of a video signal recording and reproducing processing device according to a third embodiment.
【図17】第3実施例に係る映像信号記録再生処理装置
の再生動作を説明するブロック図である。FIG. 17 is a block diagram illustrating the playback operation of the video signal recording and playback processing device according to the third embodiment.
【図18】第3実施例に係る映像信号記録再生処理装置
の変形例の概略の構成を示す構成図である。FIG. 18 is a configuration diagram showing a schematic configuration of a modified example of the video signal recording and reproducing processing device according to the third embodiment.
【図19】第3実施例に係る映像信号のタイミングを説
明するタイミング図である。FIG. 19 is a timing diagram illustrating the timing of a video signal according to the third embodiment.
【図20】第3実施例に係る図18の映像信号記録再生
処理装置の記録動作を説明するブロック図である。FIG. 20 is a block diagram illustrating the recording operation of the video signal recording and reproducing processing device of FIG. 18 according to the third embodiment.
【図21】第3実施例に係る図18の映像信号記録再生
処理装置の記録動作時の映像信号のタイミングを説明す
るタイミング図である。21 is a timing diagram illustrating the timing of the video signal during the recording operation of the video signal recording and reproducing processing device of FIG. 18 according to the third embodiment; FIG.
【図22】第3実施例に係る図18の映像信号記録再生
処理装置の再生動作を説明するブロック図である。FIG. 22 is a block diagram illustrating the playback operation of the video signal recording and playback processing device of FIG. 18 according to the third embodiment.
【図23】第3実施例に係る図18の映像信号記録再生
処理装置の再生動作時の映像信号のタイミングを説明す
るタイミング図である。23 is a timing diagram illustrating the timing of the video signal during the playback operation of the video signal recording and playback processing device of FIG. 18 according to the third embodiment; FIG.
【図24】第3実施例に係るカラー映像信号時のフレー
ムメモリの構成を示す構成図である。FIG. 24 is a configuration diagram showing the configuration of a frame memory at the time of a color video signal according to the third embodiment.
6…固体撮像素子 8…プロセッサ 10…駆動回路 12…同期信号発生器 16…同期基準信号分離回路 20…基準信号発生器 22…メモリ 6...Solid-state image sensor 8...Processor 10...Drive circuit 12...Synchronization signal generator 16...Synchronization reference signal separation circuit 20...Reference signal generator 22...Memory
Claims (1)
を光電変換して画像信号を得る光電変換素子より構成さ
れる光電変換手段と、前記光電変換素子からの前記画像
信号を連続的に読み出し映像信号を生成する映像信号生
成手段と、前記映像信号生成手段から読み出された映像
信号を記録再生する記録再生装置に記録するときに、前
記記録再生装置の走査線数及び水平解像度に合わせて前
記映像信号生成手段からの前記映像信号の読み出しを制
御する制御手段とを備えたことを特徴とした映像信号記
録再生処理装置。1. A photoelectric conversion device comprising a photoelectric conversion element that photoelectrically converts a subject image formed by an imaging optical system to obtain an image signal; and a photoelectric conversion device that continuously converts the image signal from the photoelectric conversion element. A video signal generating means for generating a readout video signal; and a recording/reproducing device configured to record the video signal read from the video signal generating means in accordance with the number of scanning lines and horizontal resolution of the recording/reproducing device. A video signal recording and reproducing processing device comprising: a control means for controlling readout of the video signal from the video signal generation means.
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JPH04259180A true JPH04259180A (en) | 1992-09-14 |
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Publication number | Priority date | Publication date | Assignee | Title |
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JP2005167486A (en) * | 2003-12-01 | 2005-06-23 | Jai Corporation | High-resolution image compositing apparatus |
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- 1991-02-13 JP JP03020182A patent/JP3078024B2/en not_active Expired - Fee Related
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JP2005167486A (en) * | 2003-12-01 | 2005-06-23 | Jai Corporation | High-resolution image compositing apparatus |
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