JPH04258887A - Semiconductor storage device - Google Patents

Abstract

PURPOSE:To realize a semiconductor storage device, which is capable of high speed operations and has a large storage capacity, without having an access delay which is normally accompanied with the increase in a read out data bus capacity. CONSTITUTION:A local sense amplifier group 21, which includes plural local sense amplifiers, is provided against a memory cell array MCA. Each local sense amplifier amplifies the data which are read out from memory cells in the memory cell array MCA and outputs them as electrical current signals. The output of each local sense amplifier is transmitted to a main sense amplifier 380 through the read out data bus. The read out data bus is divided into plural groups and divided read out data buses 23-1 and 23-2 are connected to the single main sense amplifier 380. Therefore, the wiring length of the read out data buses becomes short and the number of local sense amplifiers which are connected to a pair of read out data buses becomes small. Thus, the access delay in the read out data buses is held down.

Description

【発明の詳細な説明】[Detailed description of the invention]

【０００１】0001

【産業上の利用分野】この発明は、半導体記憶装置に関
し、より特定的には、メモリセルから読出されたデータ
が電流出力型のローカルセンスアンプによって増幅され
た後、読出データバスを介してメインセンスアンプに伝
達されるような半導体記憶装置に関する。[Field of Industrial Application] The present invention relates to semiconductor memory devices, and more specifically, data read from a memory cell is amplified by a current output type local sense amplifier and then sent to the main memory via a read data bus. The present invention relates to a semiconductor memory device in which data is transmitted to a sense amplifier.

【０００２】0002

【従来の技術】図６は、従来の一般的なＳＲＡＭ（スタ
ティックランダムアクセスメモリ）の構成を示すブロッ
ク図である。図において、メモリセルアレイＭＣＡには
、複数のワード線と複数のビット線対とが互いに交差し
て配置され、各ワード線と各ビット線対との交点にはメ
モリセルが接続されている。データの書込またはデータ
の読出の対象となるメモリセルの選択が、ワード線およ
びビット線対を選択的に駆動することにより行なわれる
。Ｘデコーダ１は、入力されるＸアドレス信号に基づい
て複数のワード線の中から１本のワード線を選択する。 Ｘデコーダ１の出力に応答して、ワード線駆動回路２は
選択されたワード線に所定の信号を与えて駆動する。Ｙ
デコーダ４は、入力されたＹアドレス信号に基づいて複
数のビット線対の中から１組のビット線対を選択する。 ビット線駆動回路５は、Ｙデコーダ４の出力に基づいて
、選択されたビット線対を駆動する。Ｙゲート回路ＹＧ
は、各ビット線ごとに配置されたトランスファゲートを
含む。各トランスファゲートは、ビット線駆動回路５か
らの出力に応答して、選択的に開閉制御される。2. Description of the Related Art FIG. 6 is a block diagram showing the structure of a conventional general SRAM (static random access memory). In the figure, in the memory cell array MCA, a plurality of word lines and a plurality of bit line pairs are arranged to intersect with each other, and a memory cell is connected to the intersection of each word line and each bit line pair. Selection of a memory cell to which data is to be written or read is performed by selectively driving word lines and bit line pairs. The X decoder 1 selects one word line from a plurality of word lines based on the input X address signal. In response to the output of the X decoder 1, the word line drive circuit 2 applies a predetermined signal to the selected word line to drive it. Y
The decoder 4 selects one bit line pair from a plurality of bit line pairs based on the input Y address signal. The bit line drive circuit 5 drives the selected bit line pair based on the output of the Y decoder 4. Y gate circuit YG
includes a transfer gate arranged for each bit line. Each transfer gate is selectively controlled to open or close in response to the output from the bit line drive circuit 5.

【０００３】メモリセルアレイＭＣＡは、複数のサブア
レイに分割されており（たとえば図６では４つのサブア
レイに分割されている）、各サブアレイごとに書込ドラ
イバ２９−１〜２９−４と、ローカルセンスアンプ２１
−１〜２１−４とが設けられている。各書込ドライバ２
９−１〜２９−４は、書込アンプ３１で増幅された入力
データを受け、この入力データに対応する書込電位を対
応するサブアレイの選択されたビット線対に与える。各
ローカルセンスアンプ２１−１〜２１−４は、対応する
サブアレイにおけるいずれかのメモリセルが選択された
ときに、その選択されたメモリセルに接続されたビット
線対の電位差を増幅する。ローカルセンスアンプ選択回
路２２は、選択されたメモリセルがいずれのサブアレイ
に属するかに応じて、対応するローカルセンスアンプを
選択的に能動化する。その目的で、センスアンプ選択回
路２２には、アドレス信号の一部が与えられている。The memory cell array MCA is divided into a plurality of subarrays (for example, it is divided into four subarrays in FIG. 6), and each subarray has write drivers 29-1 to 29-4 and a local sense amplifier. 21
-1 to 21-4 are provided. Each write driver 2
9-1 to 29-4 receive the input data amplified by the write amplifier 31 and apply a write potential corresponding to the input data to the selected bit line pair of the corresponding sub-array. Each local sense amplifier 21-1 to 21-4 amplifies the potential difference between the bit line pair connected to the selected memory cell when any memory cell in the corresponding sub-array is selected. The local sense amplifier selection circuit 22 selectively activates a corresponding local sense amplifier depending on which subarray the selected memory cell belongs to. For that purpose, the sense amplifier selection circuit 22 is provided with a portion of the address signal.

【０００４】各ローカルセンスアンプ２１−１〜２１−
４は、それぞれ電流出力型の差動増幅回路によって構成
され、ビット線対の電位差を電流信号に変換して出力す
る。各ローカルセンスアンプ２１−１〜２１−４の出力
は、共通の読出データバス２３に与えられる。読出デー
タバス２３は、各ローカルセンスアンプ２１−１〜２１
−４からの出力をメインセンスアンプ３８に伝達する。 メインセンスアンプ３８は、各ローカルセンスアンプ２
１−１〜２１−４からの電流信号を電圧信号に変換する
。このメインセンスアンプ３８にはクランプ電位発生回
路３３が関連して設けられている。メインセンスアンプ
３８の出力は、出力バッファ４７を介して外部へ出力さ
れる。[0004] Each local sense amplifier 21-1 to 21-
Each of numerals 4 and 4 is constituted by a current output type differential amplifier circuit, and converts the potential difference between a pair of bit lines into a current signal and outputs the current signal. The output of each local sense amplifier 21-1 to 21-4 is given to a common read data bus 23. The read data bus 23 connects each local sense amplifier 21-1 to 21-21.
-4 is transmitted to the main sense amplifier 38. The main sense amplifier 38 is connected to each local sense amplifier 2.
Converts current signals from 1-1 to 21-4 into voltage signals. A clamp potential generation circuit 33 is provided in association with the main sense amplifier 38. The output of the main sense amplifier 38 is output to the outside via an output buffer 47.

【０００５】図７は、図６に示す従来のＳＲＡＭにおけ
る一部分の構成、すなわち１つのサブアレイに関連する
書込系および読出系の構成を示す回路図である。なお、
この図７は、一例として、１つのサブアレイが４行４列
のメモリセルを含む場合の構成を示している。FIG. 7 is a circuit diagram showing a partial configuration of the conventional SRAM shown in FIG. 6, ie, the configuration of a write system and a read system related to one subarray. In addition,
FIG. 7 shows, as an example, a configuration in which one subarray includes memory cells arranged in 4 rows and 4 columns.

【０００６】図７において、Ｘデコーダ１はＸアドレス
が入力されると、ワード線駆動回路２におけるＮＯＲゲ
ート２ａ〜２ｄのいずれか１つを活性化する信号を出力
する。ＮＯＲゲート２ａ〜２ｄの出力は、それぞれ、ワ
ード線３ａ〜３ｄに与えられる。Ｙデコーダ４は、Ｙア
ドレスが入力されると、ビット線駆動回路５におけるＮ
ＯＲゲート５ａ〜５ｄのいずれか１つを活性化する信号
を出力する。平行に配置されたワード線３ａ〜３ｄと交
差するように、４組のビット線対６ａ，６ｂ〜９ａ，９
ｂが設けられる。In FIG. 7, when an X address is input, an X decoder 1 outputs a signal that activates any one of NOR gates 2a to 2d in a word line drive circuit 2. The outputs of NOR gates 2a-2d are applied to word lines 3a-3d, respectively. When the Y address is input, the Y decoder 4 decodes the N in the bit line drive circuit 5.
A signal for activating any one of OR gates 5a to 5d is output. Four bit line pairs 6a, 6b to 9a, 9 intersect word lines 3a to 3d arranged in parallel.
b is provided.

【０００７】ワード線とビット線対との各交点には、メ
モリセルＭＣ００，ＭＣ０１，…ＭＣ３３が設けられる
。これら各メモリセルには、たとえば図８に示す高抵抗
負荷型メモリセルや、図９に示すＣＭＯＳ型メモリセル
が用いられる。ビット線対６ａ，６ｂは、ビット線負荷
トランジスタ１０ａ，１０ｂを介して第１の電源１５に
接続されるとともに、トランスファゲート１６ａ，１６
ｂを介してＩ／Ｏ線対２０ａ，２０ｂに接続される。 ビット線対７ａ，７ｂは、ビット線負荷トランジスタ１
１ａ，１１ｂを介して第１の電源１５に接続されるとと
もに、トランスファゲート１７ａ，１７ｂを介してＩ／
Ｏ線対２０ａ，２０ｂに接続される。ビット線対８ａ，
８ｂは、ビット線負荷トランジスタ１２ａ，１２ｂを介
して第１の電源１５に接続されるとともに、トランスフ
ァゲート１８ａ，１８ｂを介してＩ／Ｏ線対２０ａ，２
０ｂに接続される。ビット線対９ａ，９ｂは、ビット線
負荷トランジスタ１３ａ，１３ｂを介して第１の電源１
５に接続されるとともに、トランスファゲート１９ａ，
１９ｂを介してＩ／Ｏ線対２０ａ，２０ｂに接続される
。ビット線駆動回路５におけるＮＯＲゲート５ａの出力
はトランスファゲート１６ａ，１６ｂのゲートに与えら
れ、ＮＯＲゲート５ｂの出力はトランスファゲート１７
ａ，１７ｂのゲートに与えられ、ＮＯＲゲート５ｃの出
力はトランスファゲート１８ａ，１８ｂのゲートに与え
られ、ＮＯＲゲート５ｄの出力はトランスファゲート１
９ａ，１９ｂのゲートに与えられる。Memory cells MC00, MC01, . . . MC33 are provided at each intersection of a word line and a bit line pair. For each of these memory cells, for example, a high resistance load type memory cell shown in FIG. 8 or a CMOS type memory cell shown in FIG. 9 is used. Bit line pair 6a, 6b is connected to first power supply 15 via bit line load transistors 10a, 10b, and transfer gates 16a, 16
It is connected to the I/O line pair 20a, 20b via the line 20a and 20b. The bit line pair 7a, 7b is connected to the bit line load transistor 1.
1a, 11b to the first power supply 15, and transfer gates 17a, 17b to I/O.
It is connected to the O line pair 20a, 20b. Bit line pair 8a,
8b is connected to the first power supply 15 via bit line load transistors 12a, 12b, and is connected to I/O line pair 20a, 2 via transfer gates 18a, 18b.
Connected to 0b. The bit line pair 9a, 9b is connected to the first power supply 1 via bit line load transistors 13a, 13b.
5 and transfer gates 19a,
It is connected to the I/O line pair 20a, 20b via 19b. The output of NOR gate 5a in bit line drive circuit 5 is given to the gates of transfer gates 16a and 16b, and the output of NOR gate 5b is given to transfer gate 17.
The output of NOR gate 5c is applied to the gates of transfer gates 18a and 18b, and the output of NOR gate 5d is applied to transfer gate 1.
It is applied to gates 9a and 19b.

【０００８】ローカルセンスアンプ２１−１は、Ｉ／Ｏ
線２０ａ，２０ｂの電位差を増幅して電流信号として出
力する電流出力型の差動増幅器であり、ローカルセンス
アンプ選択回路２２の出力を受けて活性化される。この
ローカルセンスアンプ２１−１は、トランジスタ２１ａ
，２１ｂおよび２１ｃによって構成されている。Ｉ／Ｏ
線２０ａ，２０ｂは、それぞれ、トランジスタ２１ａ，
２１ｂのベースに接続されている。トランジスタ２１ａ
，２１ｂのエミッタは、トランジスタ２１ｃを介して第
２の電源３０に接続されている。トランジスタ２１ｃの
ゲートには、ローカルセンスアンプ選択回路２２の出力
が与えられる。トランジスタ２１ａ，２１ｂのコレクタ
は、それぞれ、読出データバス２３を構成する読出デー
タ信号線２３ａ，２３ｂに接続される。The local sense amplifier 21-1 is an I/O
This is a current output type differential amplifier that amplifies the potential difference between the lines 20a and 20b and outputs it as a current signal, and is activated upon receiving the output of the local sense amplifier selection circuit 22. This local sense amplifier 21-1 includes a transistor 21a
, 21b and 21c. I/O
The lines 20a and 20b are connected to the transistors 21a and 21a, respectively.
21b. Transistor 21a
, 21b are connected to a second power supply 30 via a transistor 21c. The output of the local sense amplifier selection circuit 22 is applied to the gate of the transistor 21c. Collectors of transistors 21a and 21b are connected to read data signal lines 23a and 23b forming read data bus 23, respectively.

【０００９】書込ドライバ２９−１は、書込アンプ３１
の出力３２ａ，３２ｂに応答して、Ｉ／Ｏ線２０ａとＩ
／Ｏ線２０ｂのいずか一方をハイレベルに、いずれか他
方をローレベルにする回路である。この書込ドライバ２
９−１は、トランジスタ２５〜２８によって構成されて
いる。トランジスタ２５は、ドレインが第１の電源１５
に接続され、ソースがＩ／Ｏ線２０ａに接続されている
。トランジスタ２６は、ドレインがＩ／Ｏ線２０ａに接
続され、ソースが第２の電源３０に接続されている。 トランジスタ２７は、ドレインが第１の電源１５に接続
され、ソースがＩ／Ｏ線２０ｂに接続されている。トラ
ンジスタ２８は、ドレインがＩ／Ｏ線２０ｂに接続され
、ソースが第２の電源３０に接続されている。なお、書
込アンプ３１の出力３２ａがトランジスタ２５および２
８のゲートに与えられ、出力３２ｂがトランジスタ２６
および２７のゲートに与えられている。[0009] The write driver 29-1 has a write amplifier 31.
In response to outputs 32a and 32b of I/O lines 20a and I
This circuit sets one of the /O lines 20b to high level and the other to low level. This write driver 2
9-1 is constituted by transistors 25-28. The transistor 25 has a drain connected to the first power supply 15
The source is connected to the I/O line 20a. The transistor 26 has a drain connected to the I/O line 20a and a source connected to the second power supply 30. The transistor 27 has a drain connected to the first power supply 15 and a source connected to the I/O line 20b. The transistor 28 has a drain connected to the I/O line 20b and a source connected to the second power supply 30. Note that the output 32a of the write amplifier 31 is connected to the transistors 25 and 2.
The output 32b is applied to the gate of the transistor 26.
and 27 gates.

【００１０】クランプ電位発生回路３３は、読出データ
バス２３の電位をクランプするためのトランジスタ４０
ａ，４０ｂに対する制御電位を発生する回路である。こ
のクランプ電位発生回路３３は、ダイオード３４と、抵
抗３６と、トランジスタ３７とによって構成されている
。ダイオード３４は、そのアノードが第１の電源１５に
接続されている。トランジスタ３７は、そのベースに端
子３５を介して定電流発生用基準電位が印加され、その
コレクタがダイオード３４のカソードに接続され、その
エミッタが抵抗３６を介して第２の電源３０に接続され
ている。The clamp potential generation circuit 33 includes a transistor 40 for clamping the potential of the read data bus 23.
This is a circuit that generates control potentials for a and 40b. This clamp potential generation circuit 33 is composed of a diode 34, a resistor 36, and a transistor 37. The diode 34 has its anode connected to the first power supply 15. The transistor 37 has a constant current generation reference potential applied to its base via a terminal 35, its collector connected to the cathode of the diode 34, and its emitter connected to the second power supply 30 via a resistor 36. There is.

【００１１】メインセンスアンプ３８は、読出データバ
ス２３ａ，２３ｂに流れる電流信号を増幅して電圧信号
に変換するための電流出力型の増幅器である。このメイ
ンセンスアンプ３８は、一端が第１の電源１５に接続さ
れた抵抗３９ａ，３９ｂと、ベースにクランプ電位発生
回路３３の出力が与えられ、エミッタがそれぞれ読出デ
ータ信号線２３ａ，２３ｂに接続され、コレクタがそれ
ぞれ抵抗３９ａ，３９ｂの他端に接続されたトランジス
タ４０ａ，４０ｂとを備えている。なお、これらトラン
ジスタ４０ａ，４０ｂは、読出データ信号線２３ａ，２
３ｂのクランプ用トランジスタとして用いられている。 さらに、メインセンスアンプ３８は、抵抗３９ａ，３９
ｂの出力がベースに入力されるエミッタフォロアトラン
ジスタ４１ａ，４１ｂと、アノードがトランジスタ４１
ａ，４１ｂのエミッタに接続されたレベルシフト用ダイ
オード４２ａ，４２ｂと、トランジスタと抵抗とで定電
流源をなすように接続された電流源回路４３〜４６とを
備えている。The main sense amplifier 38 is a current output type amplifier for amplifying the current signal flowing through the read data buses 23a, 23b and converting it into a voltage signal. The main sense amplifier 38 has resistors 39a and 39b connected to the first power supply 15 at one end, a base supplied with the output of the clamp potential generation circuit 33, and an emitter connected to the read data signal lines 23a and 23b, respectively. , transistors 40a and 40b whose collectors are connected to the other ends of resistors 39a and 39b, respectively. Note that these transistors 40a and 40b are connected to read data signal lines 23a and 2
3b is used as a clamping transistor. Furthermore, the main sense amplifier 38 has resistors 39a, 39
emitter follower transistors 41a and 41b whose bases receive the output of
It includes level shift diodes 42a and 42b connected to the emitters of diodes a and 41b, and current source circuits 43 to 46 connected to form constant current sources using transistors and resistors.

【００１２】上記メインセンスアンプ３８の出力は、Ｅ
ＣＬ（エミッタカップルドロジック）レベルで動作する
出力バッファ４７に与えられる。The output of the main sense amplifier 38 is E
It is applied to an output buffer 47 that operates at the CL (emitter coupled logic) level.

【００１３】次に、図６および図７に示す従来の半導体
記憶装置の動作について説明する。たとえば、メモリセ
ルＭＣ００を選択する場合には、Ｘデコーダ１からワー
ド線駆動回路２におけるＮＯＲゲート２ａの２つの入力
にともにローレベルの信号が与えられる。応じて、ＮＯ
Ｒゲート２ａの出力がハイレベルとなり、その結果ワー
ド線３ａがハイレベルになる。ワード線駆動回路２にお
ける他のＮＯＲゲート２ｂ〜２ｄには、それぞれの２入
力の少なくとも一方にハイレベルの信号が入力される。 これによって、他のワード線３ｂ〜３ｄはローレベルに
される。上記動作により、ワード線３ａが選択される。 ビット線対の選択も上記と同様に行なわれる。すなわち
、ビット線駆動回路５におけるＮＯＲゲート５ａの２つ
の入力にともにローレベルの信号が入力される。そのた
め、ＮＯＲゲート５ａの出力がハイレベルになる。応じ
て、トランスファゲート１６ａ，１６ｂが導通し、ビッ
ト線対６ａ，６ｂが選択される。Next, the operation of the conventional semiconductor memory device shown in FIGS. 6 and 7 will be explained. For example, when selecting memory cell MC00, low level signals are applied from X decoder 1 to two inputs of NOR gate 2a in word line drive circuit 2. Accordingly, NO
The output of the R gate 2a becomes high level, and as a result, the word line 3a becomes high level. A high level signal is input to at least one of the two inputs of the other NOR gates 2b to 2d in the word line drive circuit 2. As a result, the other word lines 3b to 3d are set to low level. The above operation selects the word line 3a. Selection of bit line pairs is also performed in the same manner as above. That is, low level signals are input to both of the two inputs of the NOR gate 5a in the bit line drive circuit 5. Therefore, the output of the NOR gate 5a becomes high level. In response, transfer gates 16a, 16b are rendered conductive, and bit line pair 6a, 6b is selected.

【００１４】図１０は、図５から１つのメモリセルＭＣ
００およびそれに関連する読出／書込系を抜き出して示
した図である。以下、この図１０を参照して、選択され
たメモリセルＭＣ００へのデータ信号の読出／書込動作
について説明する。FIG. 10 shows one memory cell MC from FIG.
00 and a read/write system related thereto. The read/write operation of a data signal to the selected memory cell MC00 will be described below with reference to FIG.

【００１５】今、前提条件として、メモリセルＭＣ００
の内部ノードＮ１がハイレベルであり、ノードＮ２がロ
ーレベルであるとする。このとき、メモリセル内部のト
ランジスタＱ１は非導通状態にあり、トランジスタＱ２
は導通状態にある。Now, as a prerequisite, memory cell MC00
Assume that the internal node N1 of is at high level and the node N2 is at low level. At this time, transistor Q1 inside the memory cell is in a non-conducting state, and transistor Q2
is in a conducting state.

【００１６】読出の場合には、書込アンプ３１の出力３
２ａ，３２ｂはともにローレベルに固定されている。ワ
ード線３ａがハイレベルで選択された状態にある場合に
は、メモリセルＭＣ００のトランスファゲートＱ３，Ｑ
４はともに導通状態にある。たとえば、第１の電源１５
の電位をＧＮＤ（Ｑ＝０Ｖ）、第２の電源３０の電位を
ＶＥＥとすると、ビット線６ａの電位ＶＢ１はＶＢ１＝
−ＶＬＳとなる。なお、ＶＬＳは、ビット線負荷トラン
ジスタ１０ａに電流が流れていないときの電圧降下分を
示している。また、ビット線６ｂの電位ＶＢ２はビット
線負荷トランジスタ１０ｂのオン抵抗によりΔＶだけ余
分に電圧が低下し、ＶＢ２＝−ΔＶ−ＶＬＳになる。こ
こで、ΔＶは、ビット線振幅と呼ばれ、通常５０ｍＶ〜
５００ｍＶ程度であり、ビット線負荷トランジスタ１０
ａ，１０ｂの大きさにより調整される。このビット線振
幅はトランスファゲート１６ａ，１６ｂを介してＩ／Ｏ
線２０ａ，２０ｂに現われる。In the case of reading, the output 3 of the write amplifier 31
2a and 32b are both fixed at low level. When word line 3a is in a selected state at high level, transfer gates Q3 and Q of memory cell MC00
4 are both in a conductive state. For example, the first power supply 15
When the potential of the bit line 6a is GND (Q=0V) and the potential of the second power supply 30 is VEE, the potential VB1 of the bit line 6a is VB1=
-VLS. Note that VLS indicates a voltage drop when no current flows through the bit line load transistor 10a. Further, the potential VB2 of the bit line 6b is reduced by an extra ΔV due to the on-resistance of the bit line load transistor 10b, so that VB2=−ΔV−VLS. Here, ΔV is called the bit line amplitude and is usually 50 mV to
It is about 500mV, and the bit line load transistor 10
It is adjusted by the sizes of a and 10b. This bit line amplitude is transferred to the I/O via transfer gates 16a and 16b.
It appears on lines 20a and 20b.

【００１７】上記ビット線振幅をローカルセンスアンプ
２１−１により増幅し、電流信号として読出データバス
２３に出力する。より詳細に説明すると、このとき、ビ
ット線６ａがハイレベル、ビット線６ｂがローレベルで
あるので、Ｉ／Ｏ線２０ａがハイレベル、Ｉ／Ｏ線２０
ｂがローレベルになる。そのため、ローカルセンスアン
プ２１−１において、Ｉ／Ｏ線２０ａに接続されたトラ
ンジスタ２１ａが導通状態になり、Ｉ／Ｏ線２０ｂに接
続されたトランジスタ２１ｂは非導通状態になる。した
がって、センスアンプ選択回路２２の出力によってトラ
ンジスタ２１ｃがオンされたとき、読出データ信号線２
３ａにはセンス電流が流れ、反対に読出データ信号線２
３ｂには電流が流れない。The bit line amplitude is amplified by the local sense amplifier 21-1 and outputted to the read data bus 23 as a current signal. To explain in more detail, at this time, the bit line 6a is at a high level and the bit line 6b is at a low level, so the I/O line 20a is at a high level and the I/O line 20 is at a high level.
b becomes low level. Therefore, in the local sense amplifier 21-1, the transistor 21a connected to the I/O line 20a becomes conductive, and the transistor 21b connected to the I/O line 20b becomes non-conductive. Therefore, when the transistor 21c is turned on by the output of the sense amplifier selection circuit 22, the read data signal line 2
A sense current flows through read data signal line 3a, and conversely, a sense current flows through read data signal line 2
No current flows through 3b.

【００１８】読出データバス２３における各読出データ
信号線２３ａ，２３ｂの電位は、クランプ電位発生回路
３３および読出デーダバスクランプトランジスタ４０ａ
，４０ｂにより一定電位ＶＣＬにクランプされる。クラ
ンプ電位ＶＣＬは、クランプ電位発生回路３３の出力電
位−ＶＤと読出データバスクランプトランジスタ４０ａ
，４０ｂのベース・エミッタ間電圧ＶＢＥとにより決ま
る。具体的には、ＶＣＬ＝−ＶＤ−ＶＢＥになる。The potential of each read data signal line 23a, 23b in the read data bus 23 is controlled by a clamp potential generation circuit 33 and a read data bus clamp transistor 40a.
, 40b to a constant potential VCL. The clamp potential VCL is the output potential -VD of the clamp potential generation circuit 33 and the read data bus clamp transistor 40a.
, 40b. Specifically, VCL=-VD-VBE.

【００１９】読出データバスクランプトランジスタ４０
ａ，４０ｂにより読出データ信号線２３ａ，２３ｂの電
位が一定電位ＶＣＬにクランプされることにより、読出
速度の高速化が図られている。この理由を、図１１に示
す等価回路を参照して以下に説明する。Read data bus clamp transistor 40
By clamping the potentials of read data signal lines 23a and 23b to a constant potential VCL by a and 40b, the read speed is increased. The reason for this will be explained below with reference to the equivalent circuit shown in FIG.

【００２０】通常、読出データバス２３は半導体チップ
の長辺または短辺に沿って配線されるため、その配線容
量はかなり大きなものとなる。また、多数のローカルセ
ンスアンプが同一の読出データバスに接続されるため、
そのコレクタ容量も大きな値となる。もし、仮に読出デ
ータバスクランプトランジスタ４０ａ，４０ｂを用いな
いとした場合について考えてみると、抵抗３９ａ，３９
ｂが読出データバス２３ａ，２３ｂに直接接続されるこ
とになる。そのため抵抗３９ａ，３９ｂに流れる電流に
応じた電圧降下が読出データ信号線２３ａ，２３ｂの電
位に影響を与え、読出データ信号線２３ａ，２３ｂの電
位がローカルセンスアンプ群２１における各ローカルセ
ンスアンプから出力される電流信号の大きさに応じて変
動する。たとえば、論理“０”の読出データに対応する
読出データ信号線２３ａ，２３ｂの電位と論理“１”の
読出データに対応する読出データ信号線２３ａ，２３ｂ
の電位との差を０．５Ｖとすれば、読出データに応じて
、読出データ信号線２３ａ，２３ｂの電位を０．５Ｖの
信号振幅でスィッチングしなければならない。しかしな
がら、読出データバス２３は、前述したように、大きな
負荷容量Ｃを有しているので、この負荷容量Ｃへの充放
電に時間がかかり、読出データバス２３の電位を高速に
変化させることができない。その結果、出力電圧の変化
が遅くなり、読出速度が遅くなる。一方、読出データバ
スクランプトランジスタ４０ａ，４０ｂを用いた場合は
、各読出データ信号線２３ａ，２３ｂの電位が一定電位
ＶＣＬに保たれるので、負荷容量Ｃへの充放電がなくな
り、出力電圧を高速に変化させることができる。その結
果、読出速度が大幅に速くなる。Normally, the read data bus 23 is wired along the long side or the short side of the semiconductor chip, so its wiring capacitance is quite large. Also, since many local sense amplifiers are connected to the same read data bus,
Its collector capacity also has a large value. If we consider the case where the read data bus clamp transistors 40a and 40b are not used, the resistors 39a and 39
b will be directly connected to read data buses 23a and 23b. Therefore, a voltage drop corresponding to the current flowing through the resistors 39a and 39b affects the potential of the read data signal lines 23a and 23b, and the potential of the read data signal lines 23a and 23b is output from each local sense amplifier in the local sense amplifier group 21. It varies depending on the magnitude of the current signal applied. For example, the potential of the read data signal lines 23a, 23b corresponding to the read data of logic "0" and the read data signal lines 23a, 23b corresponding to the read data of logic "1"
If the difference between the voltage and the voltage is 0.5V, the voltages of the read data signal lines 23a and 23b must be switched with a signal amplitude of 0.5V in accordance with the read data. However, as described above, the read data bus 23 has a large load capacitance C, so it takes time to charge and discharge this load capacitance C, making it difficult to change the potential of the read data bus 23 quickly. Can not. As a result, the output voltage changes slowly and the read speed slows down. On the other hand, when the read data bus clamp transistors 40a and 40b are used, the potential of each read data signal line 23a and 23b is maintained at a constant potential VCL, so the load capacitance C is not charged or discharged, and the output voltage is increased at high speed. can be changed to As a result, the read speed becomes significantly faster.

【００２１】再び図１０に戻って、メインセンスアンプ
３８では、読出データバスクランプトランジスタ４０ａ
を介してセンス電流が抵抗３９ａに流れる。そのため、
抵抗３９ａの出力は抵抗３９ｂの出力よりもセンス電流
分だけ電圧降下が大きくなり、トランジスタ４０ａから
はローレベルが出力される。Returning to FIG. 10 again, in the main sense amplifier 38, the read data bus clamp transistor 40a
A sense current flows through the resistor 39a. Therefore,
The output of the resistor 39a has a larger voltage drop than the output of the resistor 39b by the sense current, and the transistor 40a outputs a low level.

【００２２】抵抗３９ａ，３９ｂにおける電位差をエミ
ッタフォロアトランジスタ４１ａ，４１ｂおよびレベル
シフト用ダイオード４２ａ，４２ｂを介して、出力バッ
ファ４７に出力することによりメモリセルＭＣ００から
の読出動作が終了する。The read operation from memory cell MC00 is completed by outputting the potential difference between resistors 39a and 39b to output buffer 47 via emitter follower transistors 41a and 41b and level shift diodes 42a and 42b.

【００２３】一方、書込の場合には、ビット線対の一方
のビット線の電位をハイレベルに引上げ、他方のビット
線の電位をローレベルに引下げる。たとえば、メモリセ
ルＭＣ００に反転データ（論理“０”のデータ）を書込
むには、書込アンプ３１の出力３２ａをローレベルに、
出力３２ｂをハイレベルにして、書込ドライバ２９−１
のトランジスタ２５，２８を非導通状態に、トランジス
タ２６，２７を導通状態にする。これによって、Ｉ／Ｏ
線２０ａがローレベルに、Ｉ／Ｏ線２０ｂがハイレベル
になり、応じてビット線６ａがローレベルに、ビット線
６ｂがハイレベルになる。その結果、メモリセルＭＣ０
０に反転データ（論理“０”のデータ）が書込まれる。On the other hand, in the case of writing, the potential of one bit line of the bit line pair is raised to high level, and the potential of the other bit line is lowered to low level. For example, to write inverted data (logical "0" data) to memory cell MC00, the output 32a of the write amplifier 31 is set to low level,
The output 32b is set to high level and the write driver 29-1
The transistors 25 and 28 are made non-conductive, and the transistors 26 and 27 are made conductive. This allows I/O
The line 20a goes low and the I/O line 20b goes high, and accordingly the bit line 6a goes low and the bit line 6b goes high. As a result, memory cell MC0
Inverted data (logical "0" data) is written to 0.

【００２４】[0024]

【発明が解決しようとする課題】従来の半導体記憶装置
は以上のように１つのメインセンスアンプ３８に対して
１組の読出データバス２３が接続されている。図７では
、１つのサブアレイが４行４列のメモリセルで構成され
る場合について示したが、実際には、より多数のメモリ
セルが配置されている。半導体記憶装置の大容量化にと
もなって、読出データバスの配線は長くなり、また、１
組の読出データバスに接続されるローカルセンスアンプ
の数も多くなり、その結果、読出データバスの容量が急
速に増大している。In the conventional semiconductor memory device, one set of read data buses 23 is connected to one main sense amplifier 38 as described above. Although FIG. 7 shows a case in which one subarray is composed of memory cells arranged in 4 rows and 4 columns, in reality, a larger number of memory cells are arranged. As the capacity of semiconductor memory devices increases, the wiring of the read data bus becomes longer and
The number of local sense amplifiers connected to a set of read data buses has also increased, resulting in a rapid increase in the capacity of the read data buses.

【００２５】読出データバス２３を構成する各読出デー
タ信号線２３ａ，２３ｂの電位ＶＣＬは、読出データバ
スクランプトランジスタ４０ａ，４０ｂによりクランプ
されているが、読出データバスクランプトランジスタの
ベース・エミッタ間電圧ＶＢＥは、センス電流が流れる
ときと流れないときとで変化するため、電位ＶＣＬは多
少変化する。たとえば、センス電流を２ｍＡ、定電流源
４３，４４の電流を０．１ｍＡに設定した場合には、Ｖ
ＢＥは０．１Ｖ程度変化するため、ＶＣＬはセンス電流
が流れるときと流れないときとで、０．１Ｖ程度変化す
る。読出データが反転する場合には、ＶＣＬの変化分だ
けセンス電流により読出データバスの容量を駆動するこ
とになる。The potential VCL of each read data signal line 23a, 23b constituting the read data bus 23 is clamped by read data bus clamp transistors 40a, 40b, but the base-emitter voltage VBE of the read data bus clamp transistor changes depending on whether the sense current flows or not, so the potential VCL changes somewhat. For example, when the sense current is set to 2 mA and the current of constant current sources 43 and 44 is set to 0.1 mA, V
Since BE changes by about 0.1V, VCL changes by about 0.1V depending on whether the sense current flows or not. When the read data is inverted, the capacitance of the read data bus is driven by the sense current by the amount of change in VCL.

【００２６】したがって、従来の半導体記憶装置には、
読出データバスの容量が非常に大きくなると、読出デー
タバスの電位変化に要する時間が大きくなり、アクセス
タイムが大きくなるという問題点があった。Therefore, in the conventional semiconductor memory device,
When the capacity of the read data bus becomes extremely large, there is a problem in that the time required to change the potential of the read data bus increases, resulting in an increase in access time.

【００２７】この発明は、上記のような問題点を解消す
るためになされたもので、読出データバスでのアクセス
の遅れを抑え、高速動作が可能な大容量の半導体記憶装
置を提供することを目的とする。The present invention has been made to solve the above-mentioned problems, and it is an object of the present invention to provide a large-capacity semiconductor memory device capable of suppressing access delays on a read data bus and capable of high-speed operation. purpose.

【００２８】[0028]

【課題を解決するための手段】この発明に係る半導体記
憶装置は、メモリセルアレイと、選択手段と、複数のロ
ーカルセンスアンプと、１以上のメインセンスアンプと
、複数組の読出データバスとを備えている。メモリセル
アレイは、複数のワード線と、複数のワード線と交差し
て配置された複数のビット線対と、ワード線とビット線
対との各交点に配置された複数のメモリセルとを含む。 選択手段は、複数のワード線のいずれか１つと複数のビ
ット線対のいずれか１つとを選択的に駆動することによ
り、データの書込または読出の対象となる１つのメモリ
セルを選択する。各ローカルセンスアンプは、それぞれ
が電流出力型の差動増幅回路を含み、選択手段によって
選択されたメモリセルから読出されたデータによって生
じるビット線対の電位差を増幅する。メインセンスアン
プは、ローカルセンスアンプの出力電流を電圧信号に変
換する。各読出データバスは、各ローカルセンスアンプ
の出力を各メインセンスアンプに伝達する。各メインセ
ンスアンプには、２組以上の読出データバスが接続され
ている。[Means for Solving the Problems] A semiconductor memory device according to the present invention includes a memory cell array, selection means, a plurality of local sense amplifiers, one or more main sense amplifiers, and a plurality of sets of read data buses. ing. The memory cell array includes a plurality of word lines, a plurality of bit line pairs arranged to cross the plurality of word lines, and a plurality of memory cells arranged at each intersection of the word line and the bit line pair. The selection means selectively drives one of the plurality of word lines and one of the plurality of bit line pairs to select one memory cell to be written or read. Each local sense amplifier includes a current output type differential amplifier circuit, and amplifies the potential difference between the bit line pair caused by the data read from the memory cell selected by the selection means. The main sense amplifier converts the output current of the local sense amplifier into a voltage signal. Each read data bus transmits the output of each local sense amplifier to each main sense amplifier. Two or more sets of read data buses are connected to each main sense amplifier.

【００２９】[0029]

【作用】この発明に係る半導体記憶装置は、各メインセ
ンスアンプに接続される読出データバスを複数組に分割
することにより、メインセンスアンプに１組だけの読出
データバスを接続した場合に比べて、１組の読出データ
バスに接続されるローカルセンスアンプの数を減らし、
かつ、読出データバスの配線長も短くすることを可能と
し、読出データバスの容量を減らし、アクセスタイムの
高速化を図っている。[Operation] By dividing the read data bus connected to each main sense amplifier into a plurality of groups, the semiconductor memory device according to the present invention has an improved performance compared to the case where only one set of read data buses is connected to the main sense amplifier. , reduce the number of local sense amplifiers connected to one set of read data buses,
Furthermore, it is possible to shorten the wiring length of the read data bus, reduce the capacity of the read data bus, and speed up access time.

【００３０】[0030]

【実施例】図１は、この発明の一実施例の半導体記憶装
置のチップのレイアウトを示す図である。なお、この図
１は、半導体チップ上においてこの発明にとって興味あ
る部分、すなわちメモリセルアレイとローカルセンスア
ンプとメインセンスアンプと読出データバスとのレイア
ウトのみを示している。したがって、その他の構成は、
図６に示す従来の半導体記憶装置と同様であることを予
め指摘しておく。DESCRIPTION OF THE PREFERRED EMBODIMENTS FIG. 1 is a diagram showing a chip layout of a semiconductor memory device according to an embodiment of the present invention. Note that FIG. 1 only shows the layout of the parts on the semiconductor chip that are of interest to the present invention, ie, the memory cell array, local sense amplifiers, main sense amplifiers, and read data bus. Therefore, the other configurations are
It should be pointed out in advance that this is similar to the conventional semiconductor memory device shown in FIG.

【００３１】図１において、この実施例では、１つのメ
インセンスアンプ３８０に対して２組の読出データバス
２３−１，２３−２が接続されている。したがって、複
数のローカルセンスアンプを含むローカルセンスアンプ
群２１からメインセンスアンプ３８０への読出データの
伝達は、２組の読出データバス２３−１，２３−２によ
って行なわれる。すなわち、従来の半導体記憶装置では
多数のローカルセンスアンプの出力を１組の読出データ
バスによってメインセンスアンプ３８０に伝達するよう
にしていたが、この発明では読出データバスを複数の組
（図１では２組）に分割し、これら分割された各読出デ
ータバスによってローカルセンスアンプの出力をメイン
センスアンプ３８０に伝達するようにしている。したが
って、分割された各読出データバスの配線長は従来の半
導体記憶装置における読出データバスに比べて短くなり
、また分割された各読出データバスに接続されるローカ
ルセンスアンプの数も従来の半導体記憶装置に比べて少
なくなる。その結果、分割された各読出データバスの容
量が、従来の半導体記憶装置における読出データバスの
容量に比べて小さくなり、読出速度の高速化を図ること
ができる。In FIG. 1, two sets of read data buses 23-1 and 23-2 are connected to one main sense amplifier 380 in this embodiment. Therefore, transmission of read data from local sense amplifier group 21 including a plurality of local sense amplifiers to main sense amplifier 380 is performed by two sets of read data buses 23-1 and 23-2. That is, in a conventional semiconductor memory device, the outputs of a large number of local sense amplifiers are transmitted to the main sense amplifier 380 through one set of read data buses, but in this invention, the read data buses are transmitted through multiple sets (in FIG. The output of the local sense amplifier is transmitted to the main sense amplifier 380 by each of the divided read data buses. Therefore, the wiring length of each divided read data bus is shorter than that of a read data bus in a conventional semiconductor memory device, and the number of local sense amplifiers connected to each divided read data bus is also shorter than that of a conventional semiconductor memory device. less than the equipment. As a result, the capacity of each divided read data bus becomes smaller than the capacity of a read data bus in a conventional semiconductor memory device, making it possible to increase the read speed.

【００３２】図２は、この発明の一実施例の主要部の構
成を示す回路図である。すなわち、図２は、図１に示す
実施例から１つのメモリセルＭＣ００およびそれに関連
する読出／書込系を抜き出して示している。FIG. 2 is a circuit diagram showing the configuration of the main parts of an embodiment of the present invention. That is, FIG. 2 shows one memory cell MC00 and its associated read/write system extracted from the embodiment shown in FIG.

【００３３】図２において、メインセンスアンプ３８０
には、２組の読出データバス２３−１，２３−２が接続
されている。一方の読出データバス２３−１には、２組
のローカルセンスアンプ２１−１，２１−２が接続され
ている。他方の読出データバス２３−２には、２組のロ
ーカルセンスアンプ２１−３，２１−４が接続されてい
る。各ローカルセンスアンプ２１−１〜２１−４は、そ
れぞれ同じ回路構成を有している。なお、図６に示すよ
うに、ローカルセンスアンプ２１−１，２１−２，２１
−３，２１−４は、それぞれ、Ｙゲート回路ＹＧを介し
てメモリセルアレイＭＣＡの各サブアレイに対して個別
的に設けられている。すなわち、各ローカルセンスアン
プは、対応するサブアレイにおけるメモリセルが選択さ
れたとき、その選択されたメモリセルに接続されている
ビット線対の電位差を増幅する。なお、ローカルセンス
アンプ選択回路２２は、選択されたメモリセルがいずれ
のサブアレイに属するかに応じて、ローカルセンスアン
プ２１−１〜２１−４を選択的に能動化する。In FIG. 2, the main sense amplifier 380
Two sets of read data buses 23-1 and 23-2 are connected to. Two sets of local sense amplifiers 21-1 and 21-2 are connected to one read data bus 23-1. Two sets of local sense amplifiers 21-3 and 21-4 are connected to the other read data bus 23-2. Each local sense amplifier 21-1 to 21-4 has the same circuit configuration. In addition, as shown in FIG. 6, the local sense amplifiers 21-1, 21-2, 21
-3 and 21-4 are individually provided for each subarray of the memory cell array MCA via the Y gate circuit YG. That is, when a memory cell in the corresponding sub-array is selected, each local sense amplifier amplifies the potential difference between the bit line pair connected to the selected memory cell. Note that the local sense amplifier selection circuit 22 selectively activates the local sense amplifiers 21-1 to 21-4 depending on which subarray the selected memory cell belongs to.

【００３４】メインセンスアンプ３８０は、読出データ
バス２３−１の電位をクランプするための読出データバ
スクランプトランジスタ４０ａ−１，４０ｂ−１と、読
出データバス２３−２の電位をクランプするための読出
データバスクランプトランジスタ４０ａ−２，４０ｂ−
２とを備えている。各読出データバスクランプトランジ
スタ４０ａ−１，４０ｂ−１，４０ａ−２，４０ｂ−２
のそれぞれのベースには、クランプ電位発生回路３３か
らの制御電位が与えられている。読出データバスクラン
プトランジスタ４０ａ−１，４０ａ−２の各コレクタは
共通接続されてエミッタフォロアトランジスタ４１ａの
ベースに接続されるとともに、抵抗３９ａを介して第１
の電源１５に接続されている。読出データバスクランプ
トランジスタ４０ｂ−１，４０ｂ−２の各コレクタは共
通接続されてエミッタフォロアトランジスタ４１ｂのベ
ースに接続されるとともに、抵抗３９ｂを介して第１の
電源１５に接続されている。エミッタフォロアトランジ
スタ４１ａ，４１ｂの各コレクタは、第１の電源１５に
接続されている。エミッタフォロアトランジスタ４１ａ
のエミッタにはレベルシフト用ダイオード４２ａのアノ
ードが接続され、エミッタフォロアトランジスタ４１ｂ
のエミッタにはレベルシフト用ダイオード４２ｂのアノ
ードが接続されている。レベルシフト用ダイオード４２
ａ，４２ｂの各カソード出力は、出力バッファ４７に与
えられる。読出データバスクランプトランジスタ４０ａ
−１，４０ａ−２，４０ｂ−１，４０ｂ−２の各エミッ
タには、それぞれ、電流源回路４３−１，４３−２，４
４−１，４４−２が接続されている。また、レベルシフ
ト用ダイオード４２ａ，４２ｂの各カソードには、それ
ぞれ、電流源回路４５，４６が接続されている。各電流
源回路４３−１，４３−２，４４−１，４４−２，４５
および４６は、それぞれトランジスタと抵抗とを備える
定電流源回路である。The main sense amplifier 380 includes read data bus clamp transistors 40a-1 and 40b-1 for clamping the potential of the read data bus 23-1, and read data bus clamp transistors 40a-1 and 40b-1 for clamping the potential of the read data bus 23-2. Data bus clamp transistors 40a-2, 40b-
2. Each read data bus clamp transistor 40a-1, 40b-1, 40a-2, 40b-2
A control potential from a clamp potential generation circuit 33 is applied to the base of each of. The collectors of the read data bus clamp transistors 40a-1 and 40a-2 are commonly connected to the base of the emitter follower transistor 41a, and the collectors of the read data bus clamp transistors 40a-1 and 40a-2 are connected to the base of the emitter follower transistor 41a,
It is connected to the power supply 15 of. The collectors of the read data bus clamp transistors 40b-1 and 40b-2 are commonly connected to the base of the emitter follower transistor 41b, and are also connected to the first power supply 15 via a resistor 39b. The collectors of the emitter follower transistors 41a and 41b are connected to the first power supply 15. Emitter follower transistor 41a
The anode of the level shift diode 42a is connected to the emitter of the emitter follower transistor 41b.
The emitter of is connected to the anode of a level shift diode 42b. Level shift diode 42
Each cathode output of a and 42b is given to an output buffer 47. Read data bus clamp transistor 40a
-1, 40a-2, 40b-1, 40b-2 have current source circuits 43-1, 43-2, 4, respectively.
4-1 and 44-2 are connected. Furthermore, current source circuits 45 and 46 are connected to the cathodes of the level shift diodes 42a and 42b, respectively. Each current source circuit 43-1, 43-2, 44-1, 44-2, 45
and 46 are constant current source circuits each including a transistor and a resistor.

【００３５】図２に示す実施例のその他の構成は、図１
０に示す従来の半導体記憶装置の回路と同様の構成であ
り、相当する部分には同一の参照番号を付し、その説明
を省略する。Other configurations of the embodiment shown in FIG. 2 are as shown in FIG.
The structure is similar to that of the conventional semiconductor memory device circuit shown in FIG.

【００３６】次に、図２に示す実施例の動作を説明する
。まず、書込動作については、前述した従来の半導体記
憶装置における半導体記憶装置と同様であるのでその説
明を省略する。Next, the operation of the embodiment shown in FIG. 2 will be explained. First, the write operation is the same as that of the conventional semiconductor memory device described above, so a description thereof will be omitted.

【００３７】次に、読出動作について説明する。データ
を読出す対象として、たとえばメモリセルＭＣ００が選
択される場合には、ワード線駆動回路におけるＮＯＲゲ
ート２ａの２つの入力にともにローレベルの信号が入力
され、ワード線３ａがハイレベルになる。なお、ワード
線駆動回路における他のＮＯＲゲート（図示せず）のそ
れぞれの２入力には、少なくとも一方にハイレベルの信
号が入力され、他のワード線はローレベルにされている
。これによって、ワード線３ａが選択される。同様に、
ビット線対の選択もビット線駆動回路におけるＮＯＲゲ
ート５ａの２つの入力にともにローレベルの信号が入力
され、ＮＯＲゲート５ａの出力がハイレベルにされる。 なお、ビット線駆動回路における他のＮＯＲゲート（図
示せず）の出力はすべてローレベルにされている。 また、ローカルセンスアンプ選択回路２２により、ロー
カルセンスアンプ２１−１におけるＮＭＯＳトランジス
タ２１ｃのゲートにハイレベルの信号が印加され、多数
のローカルセンスアンプのうちローカルセンスアンプ２
１−１が選択される。Next, the read operation will be explained. When, for example, memory cell MC00 is selected as a data read target, low level signals are input to both inputs of NOR gate 2a in the word line drive circuit, and word line 3a becomes high level. Note that a high level signal is input to at least one of the two inputs of each of the other NOR gates (not shown) in the word line drive circuit, and the other word lines are set to low level. As a result, word line 3a is selected. Similarly,
To select a bit line pair, low level signals are input to both inputs of the NOR gate 5a in the bit line drive circuit, and the output of the NOR gate 5a is set to high level. Note that all outputs of other NOR gates (not shown) in the bit line drive circuit are set to low level. Further, the local sense amplifier selection circuit 22 applies a high level signal to the gate of the NMOS transistor 21c in the local sense amplifier 21-1, and the local sense amplifier 21-1 is applied to the gate of the NMOS transistor 21c in the local sense amplifier 21-1.
1-1 is selected.

【００３８】今、メモリセルＭＣ００における内部ノー
ドＮ１がハイレベルであり、ノードＮ２がローレベルで
あるとする。このとき、メモリセルＭＣ００内部のトラ
ンジスタＱ１は非導通状態にあり、トランジスタＱ２は
導通状態にある。ワード線３ａがハイレベルで選択され
た状態にある場合には、メモリセルＭＣ００のトランス
ファゲートＱ３，Ｑ４はともに導通状態にある。このと
き、ビット線対６ａ，６ｂには電位差すなわちビット線
振幅が生じ、ビット線６ａはハイレベルとなり、ビット
線６ｂはローレベルとなる。Assume now that internal node N1 in memory cell MC00 is at high level and node N2 is at low level. At this time, transistor Q1 inside memory cell MC00 is in a non-conductive state, and transistor Q2 is in a conductive state. When word line 3a is in a selected state at a high level, transfer gates Q3 and Q4 of memory cell MC00 are both in a conductive state. At this time, a potential difference, that is, a bit line amplitude occurs between the bit line pair 6a and 6b, so that the bit line 6a becomes a high level and the bit line 6b becomes a low level.

【００３９】ビット線対６ａ，６ｂに生じたビット線振
幅は、トランスファゲート１６ａ，１６ｂを介してＩ／
Ｏ線対２０ａ，２０ｂに現われる。このビット線振幅を
ローカルセンスアンプ２１−１により増幅し、電流出力
として読出データバス２３−１に出力する。このとき、
ビット線６ａがハイレベル、ビット線６ｂがローレベル
であるので、Ｉ／Ｏ線２０ａがハイレベル、Ｉ／Ｏ線２
０ｂがローレベルになる。そのため、ローカルセンスア
ンプ２１−１に含まれるトランジスタ２１ａ，２１ｂの
うち、Ｉ／Ｏ線２０ａに接続されたトランジスタ２１ａ
のみが導通状態になる。このように、多数のローカルセ
ンスアンプのうちローカルセンスアンプ２１−１だけが
選択されており、しかもトランジスタ２１ａのみが導通
しているので、読出データ信号線２３ａ−１にはセンス
電流が流れ、他の読出データ信号線２３ｂ−１，２３ａ
−２，２３ｂ−２には電流が流れない。The bit line amplitude generated in the bit line pair 6a, 6b is transferred to the I/O via the transfer gates 16a, 16b.
It appears on the O line pair 20a, 20b. This bit line amplitude is amplified by the local sense amplifier 21-1 and output as a current output to the read data bus 23-1. At this time,
Since bit line 6a is at high level and bit line 6b is at low level, I/O line 20a is at high level and I/O line 2 is at high level.
0b becomes low level. Therefore, among the transistors 21a and 21b included in the local sense amplifier 21-1, the transistor 21a connected to the I/O line 20a
only becomes conductive. In this way, only the local sense amplifier 21-1 is selected among the many local sense amplifiers, and only the transistor 21a is conductive, so a sense current flows through the read data signal line 23a-1, and the others Read data signal lines 23b-1, 23a
No current flows through -2 and 23b-2.

【００４０】読出データバス２３−１の読出データ信号
線２３ａ−１，２３ｂ−１の電位および読出データバス
２３−２の読出データ信号線２３ａ−２，２３ｂ−２の
電位は、クランプ電位発生回路３３および読出データバ
スクランプトランジスタ４０ａ−１，４０ｂ−１，４０
ａ−２，４０ｂ−２により一定電位ＶＣＬにクランプさ
れる。クランプ電位ＶＣＬは、クランプ電位発生回路３
３の出力電位−ＶＤと、読出データバスクランプトラン
ジスタ４０ａ−１，４０ｂ−１，４０ａ−２，４０ｂ−
２の各ベース・エミッタ間電圧ＶＢＥとにより決まり、
ＶＣＬ＝−ＶＤ−ＶＢＥ になる。メインセンスアンプ３８０では、読出データバ
スクランプトランジスタ４０ａ−１を通してセンス電流
が抵抗３９ａに流れるため、抵抗３９ａの出力は抵抗３
９ｂの出力よりもセンス電流分だけ電圧降下が大きくな
り、抵抗３９ａはローレベルを出力する。The potentials of the read data signal lines 23a-1 and 23b-1 of the read data bus 23-1 and the potentials of the read data signal lines 23a-2 and 23b-2 of the read data bus 23-2 are determined by a clamp potential generation circuit. 33 and read data bus clamp transistors 40a-1, 40b-1, 40
It is clamped to a constant potential VCL by a-2 and 40b-2. The clamp potential VCL is generated by the clamp potential generation circuit 3.
3 output potential -VD and read data bus clamp transistors 40a-1, 40b-1, 40a-2, 40b-
Determined by each base-emitter voltage VBE of 2,
VCL=-VD-VBE. In the main sense amplifier 380, the sense current flows to the resistor 39a through the read data bus clamp transistor 40a-1, so the output of the resistor 39a is connected to the resistor 3.
The voltage drop becomes larger by the sense current than the output of resistor 39b, and resistor 39a outputs a low level.

【００４１】抵抗３９ａ，３９ｂにおける電位差を、エ
ミッタフォロアトランジスタ４１ａ，４１ｂおよびレベ
ルシフトダイオード４２ａ，４２ｂを介して出力バッフ
ァ４７に出力することにより、読出動作が行なわれる。A read operation is performed by outputting the potential difference between resistors 39a and 39b to output buffer 47 via emitter follower transistors 41a and 41b and level shift diodes 42a and 42b.

【００４２】以上説明した図１および図２に示す実施例
のように、メインセンスアンプ３８０に２組の読出デー
タバス２３−１，２３−２を接続すると、メインセンス
アンプに読出データバスが１組だけ接続されている従来
の半導体記憶装置と比較して、１組の読出データバスに
接続されるローカルセンスアンプの数を半分にすること
ができる。また、ローカルセンスアンプ群２１のほぼ中
央にメインセンスアンプ３８０を配置することにより、
読出データバスの配線長を従来の半導体記憶装置に比べ
てほぼ半分とすることができる。したがって、上記実施
例の半導体記憶装置においては、読出データバスの容量
を減らして、読出データバスの電位変化に要する時間を
抑えることができる。As in the embodiment shown in FIGS. 1 and 2 described above, when two sets of read data buses 23-1 and 23-2 are connected to the main sense amplifier 380, one read data bus is connected to the main sense amplifier. Compared to a conventional semiconductor memory device in which only one set of local sense amplifiers are connected, the number of local sense amplifiers connected to one set of read data buses can be halved. Furthermore, by arranging the main sense amplifier 380 almost in the center of the local sense amplifier group 21,
The wiring length of the read data bus can be approximately half that of a conventional semiconductor memory device. Therefore, in the semiconductor memory device of the above embodiment, the capacity of the read data bus can be reduced and the time required for the potential change of the read data bus can be suppressed.

【００４３】図３は、この発明の半導体記憶装置に用い
られるクランプ電位発生回路およびメインセンスアンプ
の他の構成例を示す回路図である。図３に示すメインセ
ンスアンプ３８０′では、図２に示すメインセンスアン
プ３８０における抵抗３９ａ，３９ｂをノーマリオン型
のＰＭＯＳトランジスタ３９０ａ，３９０ｂで置換えて
いる。また、メインセンスアンプ３８０′では、エミッ
タフォロアトランジスタ４１ａ，４１ｂの出力を、エミ
ッタフォロアトランジスタ４１ａ，４１ｂにダーリント
ン接続されたトランジスタ４２０ａ，４２０ｂを介して
図示していない出力バッファ４７に接続している。さら
に、図３に示すメインセンスアンプ３８０′では、読出
データバスクランプトランジスタ４０ａ−１，４０ｂ−
１，４０ａ−２，４０ｂ−２の飽和を防止するためにダ
イオード接続されたトランジスタ１００ａ，１００ｂを
ノーマリオン型のＰＭＯＳトランジスタ３９０ａ，３９
０ｂと並列に接続している。FIG. 3 is a circuit diagram showing another example of the structure of the clamp potential generation circuit and main sense amplifier used in the semiconductor memory device of the present invention. In the main sense amplifier 380' shown in FIG. 3, the resistors 39a and 39b in the main sense amplifier 380 shown in FIG. 2 are replaced with normally-on type PMOS transistors 390a and 390b. In the main sense amplifier 380', the outputs of the emitter follower transistors 41a and 41b are connected to an output buffer 47 (not shown) via transistors 420a and 420b which are Darlington-connected to the emitter follower transistors 41a and 41b. Furthermore, in the main sense amplifier 380' shown in FIG. 3, read data bus clamp transistors 40a-1, 40b-
1, 40a-2, 40b-2, the diode-connected transistors 100a, 100b are replaced with normally-on type PMOS transistors 390a, 39.
Connected in parallel with 0b.

【００４４】一方、図３におけるクランプ電位発生回路
３３０では、図２におけるクランプ電位発生回路３３の
ダイオード３４をダイオード接続されたトランジスタ３
４０に置換えている。On the other hand, in the clamp potential generation circuit 330 in FIG. 3, the diode 34 of the clamp potential generation circuit 33 in FIG.
It has been replaced with 40.

【００４５】なお、図３に示す実施例のその他の構成は
、図２に示す実施例と同様であり、相当する部分には同
一の参照番号を付し、その説明を省略する。また、図３
に示すメインセンスアンプ３８０′の動作については、
図２に示すメインセンスアンプ３８０と同様であるので
、その説明を省略する。The rest of the structure of the embodiment shown in FIG. 3 is the same as that of the embodiment shown in FIG. 2, and corresponding parts are given the same reference numerals and their explanation will be omitted. Also, Figure 3
Regarding the operation of the main sense amplifier 380' shown in
Since it is similar to the main sense amplifier 380 shown in FIG. 2, its explanation will be omitted.

【００４６】図４は、この発明の半導体記憶装置に用い
られるメインセンスアンプのさらに他の構成例を示す回
路図である。図４に示すメインセンスアンプ３８０″で
は、読出データ信号線２３ａ−１，２３ｂ−１のセンス
電流がＰＭＯＳトランジスタ３９０ａ−１，３９０ｂ−
１により電圧に変換され、読出データ信号線２３ａ−２
，２３ｂ−２のセンス電流がＰＭＯＳトランジスタ３９
０ａ−２，３９０ｂ−２により電圧に変換される。また
、図４に示す実施例では、メインセンスアンプ３８０″
に関連して読出データバス切換回路５０が設けられてい
る。この読出データバス切換回路５０の出力は、ＰＭＯ
Ｓトランジスタ３９０ａ−１，３９０ｂ−１，３９０ａ
−２，３９０ｂ−２の各ゲートに入力されている。 読出データバス切換回路５０は、アドレス信号に応答し
て、ＰＭＯＳトランジスタ３９０ａ−１，３９０ｂ−１
と、ＰＭＯＳトランジスタ３９０ａ−２，３９０ｂ−２
とを選択的に切換えることにより、２組の読出データバ
ス２３−１，２３−２のうちいずれか１組を選択する。FIG. 4 is a circuit diagram showing still another example of the configuration of the main sense amplifier used in the semiconductor memory device of the present invention. In the main sense amplifier 380'' shown in FIG. 4, the sense current of the read data signal lines 23a-1, 23b-1 is
1 and is converted into a voltage by the read data signal line 23a-2.
, 23b-2 is connected to the PMOS transistor 39.
It is converted into voltage by 0a-2, 390b-2. In addition, in the embodiment shown in FIG. 4, the main sense amplifier 380''
A read data bus switching circuit 50 is provided in connection with the read data bus switching circuit 50. The output of this read data bus switching circuit 50 is PMO
S transistor 390a-1, 390b-1, 390a
-2,390b-2 are input to each gate. The read data bus switching circuit 50 responds to the address signal by switching the PMOS transistors 390a-1 and 390b-1.
and PMOS transistors 390a-2, 390b-2
By selectively switching between the two read data buses 23-1 and 23-2, one of the two sets of read data buses 23-1 and 23-2 is selected.

【００４７】ＰＭＯＳトランジスタ３９０ａ−１，３９
０ｂ−１の電圧出力は、それぞれ、エミッタフォロアト
ランジスタ４１ａ−１，４１ｂ−１のベースに与えられ
る。同様に、ＰＭＯＳトランジスタ３９０ａ−２，３９
０ｂ−２の電圧出力は、それぞれエミッタフォロアトラ
ンジスタ４１ａ−２，４１ｂ−２のベースに与えられる
。エミッタフォロアトランジスタ４１ａ−１，４１ａ−
２の出力は、ワイヤードオアされてエミッタフォロアト
ランジスタ１０１ｂのベースに与えられる。エミッタフ
ォロアトランジスタ４１ｂ−１，４１ｂ−２の出力は、
ワイヤードオアされた後、エミッタフォロアトランジス
タ１０１ａのベースに与えられる。エミッタフォロアト
ランジスタ１０１ｂ，１０１ａの出力は、図示しない出
力バッファ４７（図２参照）に与えられる。PMOS transistors 390a-1, 39
The voltage output of 0b-1 is given to the bases of emitter follower transistors 41a-1 and 41b-1, respectively. Similarly, PMOS transistors 390a-2, 39
The voltage output of 0b-2 is given to the bases of emitter follower transistors 41a-2 and 41b-2, respectively. Emitter follower transistor 41a-1, 41a-
The output of No. 2 is wired-ORed and applied to the base of the emitter follower transistor 101b. The outputs of the emitter follower transistors 41b-1 and 41b-2 are:
After being wired-ORed, it is applied to the base of the emitter follower transistor 101a. The outputs of the emitter follower transistors 101b and 101a are provided to an output buffer 47 (see FIG. 2), not shown.

【００４８】また、メインセンスアンプ３８０″では、
読出データバスクランプトランジスタ４０ａ−１，４０
ｂ−１，４０ａ−２，４０ｂ−２の飽和を防止するため
に、ダイオード接続されたトランジスタ１００ａ−１，
１００ｂ−１，１００ａ−２，１００ｂ−２が、それぞ
れ、ＰＭＯＳトランジスタ３９０ａ−１，３９０ｂ−１
，３９０ａ−２，３９０ｂ−２と並列に接続されている
。Furthermore, in the main sense amplifier 380'',
Read data bus clamp transistor 40a-1, 40
In order to prevent saturation of transistors 100a-1, 40a-2, 40b-2, diode-connected transistors 100a-1, 40b-2,
100b-1, 100a-2, 100b-2 are PMOS transistors 390a-1, 390b-1, respectively.
, 390a-2, 390b-2 are connected in parallel.

【００４９】次に、図４に示す実施例の動作を簡単に説
明する。読出データバス２３−１を選択する場合には、
読出データバス切換回路５０は、ＰＭＯＳトランジスタ
３９０ａ−１，３９０ｂ−１のゲート電位をローレベル
にし、ＰＭＯＳトランジスタ３９０ａ−１，３９０ｂ−
１をオンさせ、ＰＭＯＳトランジスタ３９０ａ−２，３
９０ｂ−２のゲート電位をハイレベルにして、ＰＭＯＳ
トランジスタ３９０ａ−２，３９０ｂ−２をオフさせる
。これによって、ＰＭＯＳトランジスタ３９０ａ−２，
３９０ｂ−２の電圧出力は、読出データバス２３−２に
センス電流が流れるか否かにかかわらず、ローレベルと
なる。したがって、この場合、ＰＭＯＳトランジスタ３
９０ａ−１，３９０ｂ−１の電圧出力（すなわち、読出
データバス２３−１によって伝達されてきた読出データ
）のみが出力バッファ４７に伝達される。なお、読出デ
ータバス２３−２を選択する場合は、上記と全く逆の動
作になる。Next, the operation of the embodiment shown in FIG. 4 will be briefly explained. When selecting the read data bus 23-1,
The read data bus switching circuit 50 sets the gate potential of the PMOS transistors 390a-1, 390b-1 to low level, and switches the gate potential of the PMOS transistors 390a-1, 390b-
1 is turned on, PMOS transistors 390a-2, 3
The gate potential of 90b-2 is set to high level, and the PMOS
Transistors 390a-2 and 390b-2 are turned off. As a result, PMOS transistors 390a-2,
The voltage output of 390b-2 is at a low level regardless of whether a sense current flows through read data bus 23-2. Therefore, in this case, PMOS transistor 3
Only the voltage outputs of 90a-1 and 390b-1 (that is, read data transmitted by read data bus 23-1) are transmitted to output buffer 47. Note that when the read data bus 23-2 is selected, the operation is completely opposite to the above.

【００５０】図５は、この発明の他の実施例におけるメ
モリチップ上でのメモリセルアレイとローカルセンスア
ンプとメインセンスアンプと読出データバスとのレイア
ウトを示した図である。図において、この実施例では、
分割された４つのメモリセルアレイＭＣＡ１〜ＭＣＡ４
を備えている。各メモリセルアレイには、それぞれ複数
のローカルセンスアンプを含むローカルセンスアンプ群
２１が関連して設けられている。メモリセルアレイＭＣ
Ａ１に付属するローカルセンスアンプ群２１とメモリセ
ルアレイＭＣＡ２に付属するローカルセンスアンプ群２
１とは、読出データバス２３−１に接続されている。ま
た、メモリセルアレイＭＣＡ３に付属するローカルセン
スアンプ群２１とメモリセルアレイＭＣＡ４に付属する
ローカルセンスアンプ群２１とは、読出データバス２３
−２に接続されている。メインセンスアンプ３８０は、
４つのメモリセルアレイＭＣＡ１〜ＭＣＡ４の中央に配
置され、２組の読出データバス２３−１および２３−２
が接続される。FIG. 5 is a diagram showing the layout of a memory cell array, local sense amplifiers, main sense amplifiers, and read data bus on a memory chip in another embodiment of the present invention. In the figure, in this example:
Four divided memory cell arrays MCA1 to MCA4
It is equipped with Each memory cell array is associated with a local sense amplifier group 21 including a plurality of local sense amplifiers. memory cell array MC
Local sense amplifier group 21 attached to A1 and local sense amplifier group 2 attached to memory cell array MCA2
1 is connected to the read data bus 23-1. Further, the local sense amplifier group 21 attached to the memory cell array MCA3 and the local sense amplifier group 21 attached to the memory cell array MCA4 are connected to the read data bus 23.
-2 is connected. The main sense amplifier 380 is
Two sets of read data buses 23-1 and 23-2 are arranged in the center of four memory cell arrays MCA1 to MCA4.
is connected.

【００５１】図５に示す実施例も図１に示す実施例と同
様に、読出データバスの配線長が従来の半導体記憶装置
に比べて半分になり、また１組の読出データバスに接続
されるローカルセンスアンプの数も半分になる。したが
って、読出データバスの容量が減少し、読出データバス
の電位変化に要する時間を短くできる結果、アクセス速
度の高速化を図ることができる。Similar to the embodiment shown in FIG. 1, the embodiment shown in FIG. 5 also has a read data bus wiring length that is half that of the conventional semiconductor memory device, and is connected to one set of read data buses. The number of local sense amplifiers is also halved. Therefore, the capacity of the read data bus is reduced and the time required to change the potential of the read data bus can be shortened, resulting in an increase in access speed.

【００５２】なお、以上の実施例では、メインセンスア
ンプに２組の読出データバスが接続された例について説
明したが、メインセンスアンプに３組以上の読出データ
バスを接続してもよく、さらにアクセス速度の高速化を
図ることができる。In the above embodiment, an example was explained in which two sets of read data buses were connected to the main sense amplifier, but three or more sets of read data buses may be connected to the main sense amplifier. Access speed can be increased.

【００５３】また、以上の実施例では、１つのメインセ
ンスアンプを備える半導体記憶装置について説明したが
、１つの半導体記憶装置に対して複数のメインセンスア
ンプを設けてもよい。この場合、各メインセンスアンプ
にはそれぞれ複数組の読出データバスが接続される。Further, in the above embodiments, a semiconductor memory device including one main sense amplifier has been described, but a plurality of main sense amplifiers may be provided for one semiconductor memory device. In this case, each main sense amplifier is connected to a plurality of sets of read data buses.

【００５４】[0054]

【発明の効果】以上のように、この発明によれば、分割
された複数組の読出データバスをメインセンスアンプに
接続するようにしたので、１組の読出データバスに接続
されるローカルセンスアンプの数が減少し、また、読出
データバスの配線長も短くなり、読出データバスの容量
が減少する。したがって、読出データバスでのアクセス
の遅れを改善でき、高速動作可能な大容量の半導体記憶
装置を得ることができる。As described above, according to the present invention, a plurality of divided sets of read data buses are connected to the main sense amplifier, so that the local sense amplifier connected to one set of read data buses is The number of read data buses is reduced, the wiring length of the read data bus is also shortened, and the capacity of the read data bus is reduced. Therefore, access delays on the read data bus can be improved, and a large capacity semiconductor memory device capable of high-speed operation can be obtained.

【図面の簡単な説明】[Brief explanation of the drawing]

【図１】この発明の一実施例における半導体記憶装置の
チップ上でのメモリセルアレイとローカルセンスアンプ
と読出データバスとメインセンスアンプとの配置関係を
示すレイアウト図である。FIG. 1 is a layout diagram showing the arrangement of a memory cell array, a local sense amplifier, a read data bus, and a main sense amplifier on a chip of a semiconductor memory device according to an embodiment of the present invention.

【図２】この発明の一実施例の主要部分の構成を示す回
路図である。FIG. 2 is a circuit diagram showing the configuration of main parts of an embodiment of the present invention.

【図３】この発明の半導体記憶装置に用いられるメイン
センスアンプの他の構成を示す回路図である。FIG. 3 is a circuit diagram showing another configuration of the main sense amplifier used in the semiconductor memory device of the present invention.

【図４】この発明の半導体記憶装置に用いられるメイン
センスアンプのさらに他の構成を示す回路図である。FIG. 4 is a circuit diagram showing still another configuration of the main sense amplifier used in the semiconductor memory device of the present invention.

【図５】この発明の他の実施例の半導体記憶装置におけ
るチップ上でのメモリセルアレイとローカルセンスアン
プとメインセンスアンプと読出データバスとの配置関係
を示すレイアウト図である。FIG. 5 is a layout diagram showing the arrangement of a memory cell array, local sense amplifiers, main sense amplifiers, and read data bus on a chip in a semiconductor memory device according to another embodiment of the present invention.

【図６】従来のＳＲＡＭの一般的な構成を示すブロック
図である。FIG. 6 is a block diagram showing a general configuration of a conventional SRAM.

【図７】図６に示す半導体記憶装置から１つのサブアレ
イおよびその周辺回路を抜き出して示した回路図である
。7 is a circuit diagram showing one subarray and its peripheral circuit extracted from the semiconductor memory device shown in FIG. 6; FIG.

【図８】ＳＲＡＭに用いられるメモリセルの一例を示す
回路図である。FIG. 8 is a circuit diagram showing an example of a memory cell used in an SRAM.

【図９】ＳＲＡＭに用いられるメモリセルの他の例を示
す回路図である。FIG. 9 is a circuit diagram showing another example of a memory cell used in an SRAM.

【図１０】図７に示す半導体記憶装置から１つのメモリ
セルおよびその周辺回路を抜き出して示した回路図であ
る。10 is a circuit diagram showing one memory cell and its peripheral circuit extracted from the semiconductor memory device shown in FIG. 7; FIG.

【図１１】メインセンスアンプに用いられている読出デ
ータバスクランプトランジスタの動作および利点を説明
するための等価回路図である。FIG. 11 is an equivalent circuit diagram for explaining the operation and advantages of the read data bus clamp transistor used in the main sense amplifier.

【符号の説明】[Explanation of symbols]

ＭＣＡはメモリセルアレイ、２１はローカルセンスアン
プ群、２３−１，２３−２は分割された読出データバス
、３８０，３８０′，３８０″はメインセンスアンプ、
２１−１〜２１−４はローカルセンスアンプを示す。MCA is a memory cell array, 21 is a local sense amplifier group, 23-1, 23-2 are divided read data buses, 380, 380', 380'' are main sense amplifiers,
21-1 to 21-4 indicate local sense amplifiers.

Claims (1)

【特許請求の範囲】[Claims] 【請求項１】　　複数のワード線と、前記複数のワード
線と交差して配置された複数のビット線対と、前記ワー
ド線と前記ビット線対との各交点に配置された複数のメ
モリセルとを含むメモリセルアレイ、前記複数のワード
線のいずれか１つと前記複数のビット線対のいずれか１
つとを選択的に駆動することにより、データの書込また
は読出の対象となる１つのメモリセルを選択するための
選択手段、それぞれが電流出力型の差動増幅回路を含み
、前記選択手段によって選択されたメモリセルから読出
されたデータによって生じる前記ビット線対の電位差を
増幅するための複数のローカルセンスアンプ、前記ロー
カルセンスアンプの出力電流を電圧信号に変換するため
の１以上のメインセンスアンプ、および各前記ローカル
センスアンプの出力を各前記メインセンスアンプに伝達
するための複数組の読出データバスを備え、各前記メイ
ンセンスアンプには、２組以上の読出データバスが接続
されている、半導体記憶装置。1. A plurality of word lines, a plurality of bit line pairs arranged to cross the plurality of word lines, and a plurality of memory cells arranged at each intersection of the word line and the bit line pair. a memory cell array including one of the plurality of word lines and one of the plurality of bit line pairs;
selection means for selecting one memory cell to which data is to be written or read by selectively driving one of the memory cells, each of which includes a current output type differential amplifier circuit; a plurality of local sense amplifiers for amplifying the potential difference between the bit line pairs caused by data read from the read memory cells; one or more main sense amplifiers for converting the output current of the local sense amplifiers into a voltage signal; and a plurality of sets of read data buses for transmitting the output of each of the local sense amplifiers to each of the main sense amplifiers, and each of the main sense amplifiers is connected to two or more sets of read data buses. Storage device.