JPH04257228A - Polycrystalline silicon transistor and manufacture thereof - Google Patents
Polycrystalline silicon transistor and manufacture thereofInfo
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Abstract
Description
【０００１】0001
【産業上の利用分野】この発明は、多結晶シリコン・ト
ランジスタ及びその製造方法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention This invention relates to polycrystalline silicon transistors and methods of manufacturing the same.
【０００２】0002
【従来の技術】多結晶シリコン・トランジスタを用いた
ディスプレイデバイスは、アモルファスシリコン（ａ−
Ｓｉ）によるトランジスタを用いたディスプレイデバイ
スと比較して電流駆動能力が高いことから高精細ディス
プレイへの適用あるいは周辺ドライバー回路同時形成の
実現が可能となる。ところが、多結晶シリコン・トラン
ジスタにおいてソース・ドレインの形成には通常リンの
イオン注入＋活性化アニールが用いられており、この時
のアニール温度は約６００℃と高いために基板として高
価な石英ガラスを用いなければならずコストアップとな
る。又、市販の安価な白板ガラスを基板として用いる方
法として、特開平２−７４４２号公報に示すようにタン
グステン膜をノンドープシリコン膜上に選択的に成膜し
た後アニールによってタングステンシリサイドを形成す
る方法がある。即ち、図７に示すように、基板２１上に
ノンドープシリコン層２２を形成し、そのノンドープシ
リコン層２２上にシリコン酸化膜（ゲート絶縁膜）２３
を形成し、このシリコン酸化膜２３に整合させて多結晶
シリコン層２４を形成する。次に、シリコン層２２，２
４が表面に露出している箇所のみ選択タングステンＣＶ
Ｄ法によりタングステンを形成し、これをアニールする
とゲート（多結晶シリコン層２４）及びソース・ドレイ
ン領域２５がタングステンシリサイドになる。2. Description of the Related Art Display devices using polycrystalline silicon transistors are made of amorphous silicon (a-
Since it has a higher current driving ability than a display device using a Si transistor, it can be applied to high-definition displays or simultaneously formed with peripheral driver circuits. However, in the formation of sources and drains in polycrystalline silicon transistors, phosphorus ion implantation + activation annealing is usually used, and the annealing temperature is as high as approximately 600°C, making it necessary to use expensive quartz glass as a substrate. It has to be used, which increases costs. Furthermore, as a method of using commercially available inexpensive white glass as a substrate, there is a method of selectively forming a tungsten film on a non-doped silicon film and then forming tungsten silicide by annealing, as shown in JP-A-2-7442. be. That is, as shown in FIG. 7, a non-doped silicon layer 22 is formed on a substrate 21, and a silicon oxide film (gate insulating film) 23 is formed on the non-doped silicon layer 22.
is formed, and a polycrystalline silicon layer 24 is formed in alignment with this silicon oxide film 23. Next, silicon layers 22,2
Select tungsten CV only where 4 is exposed on the surface
When tungsten is formed by the D method and annealed, the gate (polycrystalline silicon layer 24) and source/drain regions 25 become tungsten silicide.
【０００３】0003
【発明が解決しようとする課題】ところが、ノンドープ
シリコンとタングステンシリサイド（あるいはタングス
テン）はショットキー接合となることが知られており、
正常なトランジスタ動作は行われない。又、仮にオーミ
ック接合が得られたにしてもノンドープシリコンとの接
合面積が大きくなってしまうためにリーク電流の増加を
招くおそれがある。[Problem to be solved by the invention] However, it is known that non-doped silicon and tungsten silicide (or tungsten) form a Schottky junction.
Normal transistor operation does not occur. Furthermore, even if an ohmic junction is obtained, the junction area with non-doped silicon becomes large, which may lead to an increase in leakage current.
【０００４】この発明の目的は、多結晶シリコン活性層
とソース・ドレインの引き出し電極をオーミック接合で
きるとともに多結晶シリコンの接合面積を最小限に抑え
リーク電流を低減することができる多結晶シリコン・ト
ランジスタ及びその製造方法を提供することにある。An object of the present invention is to provide a polycrystalline silicon transistor in which an ohmic connection can be made between a polycrystalline silicon active layer and source/drain extraction electrodes, and in which the junction area of polycrystalline silicon can be minimized to reduce leakage current. An object of the present invention is to provide a method for manufacturing the same.
【０００５】[0005]
【課題を解決するための手段】第１の発明は、基板上に
おいてゲート電極及びゲート絶縁膜と共に自己整合的に
形成された多結晶シリコン活性層と、前記多結晶シリコ
ン活性層の側壁部にのみ形成された高濃度ドープシリコ
ンと、前記高濃度ドープシリコンに接触するソース・ド
レイン金属層とを備えた多結晶シリコン・トランジスタ
をその要旨とする。[Means for Solving the Problems] A first invention provides a polycrystalline silicon active layer formed in a self-aligned manner together with a gate electrode and a gate insulating film on a substrate, and a polycrystalline silicon active layer formed only on the side wall portion of the polycrystalline silicon active layer. The gist is a polycrystalline silicon transistor comprising heavily doped silicon formed and source/drain metal layers in contact with the heavily doped silicon.
【０００６】第２の発明は、基板上の所定領域に多結晶
シリコン活性層を形成する第１工程と、前記多結晶シリ
コン活性層上にゲート絶縁膜を形成する第２工程と、前
記ゲート絶縁膜上にゲート電極膜を形成する第３工程と
、前記ゲート電極膜とゲート絶縁膜と多結晶シリコン活
性層の所定領域を除く領域を自己整合的にエッチング除
去する第４工程と、前記ゲート電極膜とゲート絶縁膜と
多結晶シリコン活性層とを含む前記基板上に高濃度ドー
プシリコン層を形成する第５工程と、前記高濃度ドープ
シリコン層が前記多結晶シリコン活性層の側壁にのみ残
るようにエッチバックする第６工程と、前記高濃度ドー
プシリコン層に接触するソース・ドレイン金属層を形成
する第７工程とを備えた多結晶シリコン・トランジスタ
の製造方法をその要旨とする。A second invention includes a first step of forming a polycrystalline silicon active layer in a predetermined region on a substrate, a second step of forming a gate insulating film on the polycrystalline silicon active layer, and a step of forming a gate insulating film on the polycrystalline silicon active layer. a third step of forming a gate electrode film on the film; a fourth step of etching away regions of the gate electrode film, the gate insulating film, and the polycrystalline silicon active layer except for predetermined regions in a self-aligned manner; a fifth step of forming a highly doped silicon layer on the substrate including a gate insulating film, a gate insulating film, and a polycrystalline silicon active layer, and leaving the highly doped silicon layer only on the sidewalls of the polycrystalline silicon active layer; The gist of the method is a method for manufacturing a polycrystalline silicon transistor, comprising a sixth step of etching back the silicon layer, and a seventh step of forming a source/drain metal layer in contact with the heavily doped silicon layer.
【０００７】第３の発明は、第２の発明における第４工
程でのエッチングはゲート電極膜とゲート絶縁膜と多結
晶シリコン活性層とを同一パターンで基板に対し順次垂
直異方的にエッチングするものであり、第７工程での金
属層の形成は基板に対し垂直異方的に形成するものであ
る。第４の発明は、第３の発明における第７工程は垂直
異方的に金属層を形成した後に、金属層を等方的にエッ
チングしてゲート電極膜とゲート絶縁膜の側壁に付着し
た金属層を除去する工程を含むものである。[0007] In the third invention, the etching in the fourth step in the second invention is such that the gate electrode film, the gate insulating film, and the polycrystalline silicon active layer are sequentially anisotropically etched perpendicularly to the substrate in the same pattern. The metal layer is formed in the seventh step in an anisotropic manner perpendicular to the substrate. In the fourth invention, the seventh step in the third invention forms the metal layer vertically anisotropically, and then etches the metal layer isotropically to remove the metal attached to the sidewalls of the gate electrode film and the gate insulating film. It includes the step of removing the layer.
【０００８】[0008]
【作用】第１の発明において、ソース・ドレイン金属層
と高濃度ドープシリコンとが接合していることからオー
ミック接合となる。又、ノンドープの多結晶シリコン活
性層の高濃度ドープシリコンとの接合面積は多結晶シリ
コン活性層の膜厚とチャネル幅の積となり、従来装置（
特開平２−７４４２号公報）ではこの接合面積以外にプ
レーナー部分で接合する面積が加わる。従って、本発明
のトランジスタの接合面積は従来装置の接合面積より小
さくすることができ、トランジスタ・オフ時のリーク電
流を低減することが可能となる。又、ゲートに対してソ
ース・ドレインが自己整合的に形成されるため、ゲート
・ドレイン間及びゲート・ソース間の寄生容量を低減す
ることが可能となる。[Operation] In the first invention, since the source/drain metal layer and the highly doped silicon are in contact with each other, an ohmic contact is formed. In addition, the junction area between the non-doped polycrystalline silicon active layer and the highly doped silicon is the product of the polycrystalline silicon active layer thickness and channel width, and the conventional device (
In Japanese Unexamined Patent Publication No. 2-7442), in addition to this bonding area, an area to be bonded at a planar portion is added. Therefore, the junction area of the transistor of the present invention can be made smaller than that of the conventional device, making it possible to reduce leakage current when the transistor is off. Furthermore, since the source and drain are formed in a self-aligned manner with respect to the gate, parasitic capacitance between the gate and the drain and between the gate and the source can be reduced.
【０００９】第２の発明において、第１工程により基板
上の所定領域に多結晶シリコン活性層が形成され、第２
工程により多結晶シリコン活性層上にゲート絶縁膜が形
成され、第３工程によりゲート絶縁膜上にゲート電極膜
が形成され、第４工程によりゲート電極膜とゲート絶縁
膜と多結晶シリコン活性層の所定領域を除く領域が自己
整合的にエッチング除去され、第５工程によりゲート電
極膜とゲート絶縁膜と多結晶シリコン活性層とを含む基
板上に高濃度ドープシリコン層が形成され、第６工程に
より高濃度ドープシリコン層が多結晶シリコン活性層の
側壁にのみ残るようにエッチバックされ、第７工程によ
り高濃度ドープシリコン層に接触するソース・ドレイン
金属層が形成される。その結果、第１の発明の多結晶シ
リコン・トランジスタが製造される。[0009] In the second invention, a polycrystalline silicon active layer is formed in a predetermined region on the substrate in the first step;
A gate insulating film is formed on the polycrystalline silicon active layer in the process, a gate electrode film is formed on the gate insulating film in the third process, and the gate electrode film, the gate insulating film, and the polycrystalline silicon active layer are formed in the fourth process. Regions other than predetermined regions are etched away in a self-aligned manner, and in a fifth step a highly doped silicon layer is formed on the substrate including a gate electrode film, a gate insulating film, and a polycrystalline silicon active layer, and in a sixth step The highly doped silicon layer is etched back so that it remains only on the sidewalls of the polycrystalline silicon active layer, and a seventh step forms source/drain metal layers in contact with the highly doped silicon layer. As a result, the polycrystalline silicon transistor of the first invention is manufactured.
【００１０】第３の発明は、第２の発明の第４工程にお
いて、ゲート電極膜とゲート絶縁膜と多結晶シリコン活
性層とが同一パターンで基板に対し順次垂直異方的にエ
ッチングされ、第７工程での金属層が基板に対し垂直異
方的に形成される。第４の発明は、第３の発明の第７工
程において垂直異方的に金属層が形成された後に、金属
層を等方的にエッチングしてゲート電極膜とゲート絶縁
膜の側壁に付着した金属層が除去される。[0010] In the third invention, in the fourth step of the second invention, the gate electrode film, the gate insulating film, and the polycrystalline silicon active layer are sequentially etched vertically anisotropically with respect to the substrate in the same pattern. The metal layer in step 7 is formed anisotropically perpendicularly to the substrate. In the fourth invention, after the metal layer is vertically anisotropically formed in the seventh step of the third invention, the metal layer is isotropically etched to adhere to the sidewalls of the gate electrode film and the gate insulating film. The metal layer is removed.
【００１１】[0011]
【実施例】以下、この発明を具体化した一実施例を図面
に従って説明する。図１には本実施例の多結晶シリコン
・トランジスタの概略断面図を示すとともに、図２〜図
６には多結晶シリコン・トランジスタの製造工程を説明
するための概略断面図を示す。DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment embodying the present invention will be described below with reference to the drawings. FIG. 1 shows a schematic sectional view of the polycrystalline silicon transistor of this embodiment, and FIGS. 2 to 6 show schematic sectional views for explaining the manufacturing process of the polycrystalline silicon transistor.
【００１２】まず、図２に示すように、白板ガラスより
なる絶縁基板１を用意し、その絶縁基板１上の全面に多
結晶シリコン活性層２を形成し、この多結晶シリコン活
性層２を所定の形状にパターニングする。この多結晶シ
リコン活性層２のパターンニングはトランジスタのチャ
ネル幅を規定するものである。そして、多結晶シリコン
活性層２を含む絶縁基板１上の全面に、ゲート絶縁膜３
、ゲート電極膜４を順次形成する。First, as shown in FIG. 2, an insulating substrate 1 made of white glass is prepared, a polycrystalline silicon active layer 2 is formed on the entire surface of the insulating substrate 1, and this polycrystalline silicon active layer 2 is formed in a predetermined manner. pattern into the shape of. This patterning of the polycrystalline silicon active layer 2 defines the channel width of the transistor. Then, a gate insulating film 3 is formed on the entire surface of the insulating substrate 1 including the polycrystalline silicon active layer 2.
, gate electrode film 4 is sequentially formed.
【００１３】次に、図３に示すように、ゲート電極膜４
上にレジスト５を所定の形状に形成し、その後、ゲート
電極膜４、ゲート絶縁膜３、多結晶シリコン活性層２を
一括してエッチング除去する。尚、このとき、多結晶シ
リコン活性層２にはマクス合わせを容易にするためにエ
ッチング時の削り代（図２でＷ１で示す）が設定されて
いる。引き続き、図４に示すように、ゲート電極膜４、
ゲート絶縁膜３、多結晶シリコン活性層２を含む絶縁基
板１上の全面に、微結晶シリコンよりなる高濃度ドープ
シリコン膜６を形成する。Next, as shown in FIG. 3, the gate electrode film 4
A resist 5 is formed in a predetermined shape thereon, and then the gate electrode film 4, gate insulating film 3, and polycrystalline silicon active layer 2 are removed by etching all at once. At this time, a cutting allowance (indicated by W1 in FIG. 2) during etching is set in the polycrystalline silicon active layer 2 to facilitate mask alignment. Subsequently, as shown in FIG. 4, the gate electrode film 4,
A highly doped silicon film 6 made of microcrystalline silicon is formed over the entire surface of the insulating substrate 1 including the gate insulating film 3 and the polycrystalline silicon active layer 2 .
【００１４】そして、図５に示すように、高濃度ドープ
シリコン層６のエッチバックにより多結晶シリコン活性
層２の側壁にのみ高濃度ドープシリコン層６を残す。次
に、図６に示すように、絶縁基板１の上面に対し垂直異
方性を持つ成膜手段（蒸着、イオンプレーティング、Ｅ
ＣＲ−ＣＶＤ等）によってゲート電極膜４の側壁及びゲ
ート絶縁膜３の側壁には付着しないように第１金属層７
を形成する。この第１金属層７がドレイン金属層７ａ、
ソース金属層７ｂ、ゲート金属層７ｃとなる。このとき
、第１金属層７がゲート電極膜４の側壁及びゲート絶縁
膜３の側壁に付着した場合には、側壁部に付着した第１
金属層７の膜厚はその他の部分に形成された膜厚に比べ
て薄いため等方的なエッチングによって除去すればよい
。Then, as shown in FIG. 5, the highly doped silicon layer 6 is etched back to leave the highly doped silicon layer 6 only on the sidewalls of the polycrystalline silicon active layer 2. Next, as shown in FIG. 6, a film forming method (vapor deposition, ion plating, E
The first metal layer 7 is formed by a process such as CR-CVD so that it does not adhere to the side walls of the gate electrode film 4 and the side walls of the gate insulating film 3.
form. This first metal layer 7 is a drain metal layer 7a,
This becomes a source metal layer 7b and a gate metal layer 7c. At this time, if the first metal layer 7 adheres to the sidewalls of the gate electrode film 4 and the sidewalls of the gate insulating film 3, the first metal layer 7 adheres to the sidewalls.
Since the thickness of the metal layer 7 is thinner than that formed in other parts, it can be removed by isotropic etching.
【００１５】そして、図１に示すように、絶縁基板１上
に層間絶縁膜８を形成するとともに、第２金属層９を形
成する。この第２金属層９がドレイン取出電極９ａとソ
ース取出電極９ｂとなる。このようにして、多結晶シリ
コン・トランジスタが製造される。このようにして製造
された多結晶シリコントランジスタにおいては、絶縁基
板１上に多結晶シリコン活性層２が所定の形状にパター
ニングされており、この多結晶シリコン活性層２の側壁
部には高濃度ドープシリコン６ａが△状の断面形状を有
して形成されている。又、多結晶シリコン活性層２の上
にはゲート絶縁膜３及びゲート電極４ａが自己整合的に
形成されている。さらに、ドレイン金属層７ａが高濃度
ドープシリコン６ａ及び絶縁基板１の所定の領域に形成
され、又、ソース金属層７ｂが高濃度ドープシリコン６
ａ及び絶縁基板１の所定の領域に形成され、さらに、ゲ
ート金属層７ｃがゲート電極４ａに形成されている。Then, as shown in FIG. 1, an interlayer insulating film 8 is formed on the insulating substrate 1, and a second metal layer 9 is also formed. This second metal layer 9 becomes a drain extraction electrode 9a and a source extraction electrode 9b. In this way, polycrystalline silicon transistors are manufactured. In the polycrystalline silicon transistor manufactured in this way, a polycrystalline silicon active layer 2 is patterned in a predetermined shape on an insulating substrate 1, and the sidewalls of this polycrystalline silicon active layer 2 are heavily doped. Silicon 6a is formed to have a Δ-shaped cross-section. Further, on the polycrystalline silicon active layer 2, a gate insulating film 3 and a gate electrode 4a are formed in a self-aligned manner. Further, a drain metal layer 7a is formed on the heavily doped silicon 6a and a predetermined region of the insulating substrate 1, and a source metal layer 7b is formed on the heavily doped silicon 6a.
a and a predetermined region of the insulating substrate 1, and a gate metal layer 7c is further formed on the gate electrode 4a.
【００１６】この多結晶シリコン・トランジスタにおい
ては、トランジスタがオン状態になると、ドレイン取出
電極９ａ→ドレイン金属層７ａ→高濃度ドープシリコン
６ａ→多結晶シリコン活性層２→高濃度ドープシリコン
６ａ→ソース金属層７ｂ→ソース取出電極９ｂの経路に
よって電流が流れる。このとき、金属層７ａ，７ｂと取
出電極９ａ，９ｂは互いに金属であるためオーミック接
続となり、高濃度ドープシリコン６ａと金属層７ａ，７
ｂも高濃度ドープシリコン６ａの不純物を十分に活性化
することでオーミック接続となる。以上のことからトラ
ンジスタの電流駆動能力に対して十分高い電気伝導性を
有する。In this polycrystalline silicon transistor, when the transistor is turned on, the drain lead electrode 9a→drain metal layer 7a→highly doped silicon 6a→polycrystalline silicon active layer 2→highly doped silicon 6a→source metal A current flows through the path from layer 7b to source extraction electrode 9b. At this time, since the metal layers 7a, 7b and the extraction electrodes 9a, 9b are made of metal, they form an ohmic connection, and the highly doped silicon 6a and the metal layers 7a, 7
b also becomes an ohmic connection by sufficiently activating the impurities in the highly doped silicon 6a. From the above, it has electrical conductivity that is sufficiently high for the current driving ability of the transistor.
【００１７】このように本実施例では、絶縁基板１上の
所定領域に多結晶シリコン活性層２を形成し（第１工程
）、多結晶シリコン活性層２上にゲート絶縁膜３を形成
し（第２工程）、ゲート絶縁膜３上にゲート電極膜４を
形成し（第３工程）、ゲート電極膜４とゲート絶縁膜３
と多結晶シリコン活性層２の所定領域を除く領域を同一
パターンで順次、絶縁基板１に対し垂直異方的にエッチ
ング除去し（第４工程）、ゲート電極膜４とゲート絶縁
膜３と多結晶シリコン活性層２とを含む絶縁基板１上に
高濃度ドープシリコン層６を形成し（第５工程）、高濃
度ドープシリコン層６が多結晶シリコン活性層２の側壁
にのみ残るようにエッチバックし（第６工程）、絶縁基
板１に対し垂直異方的にソース・ドレイン金属層７ａ，
７ｂを高濃度ドープシリコン層６に接触するよう形成し
た（第７工程）。As described above, in this embodiment, the polycrystalline silicon active layer 2 is formed in a predetermined region on the insulating substrate 1 (first step), and the gate insulating film 3 is formed on the polycrystalline silicon active layer 2 ( 2nd step), a gate electrode film 4 is formed on the gate insulating film 3 (3rd step), and the gate electrode film 4 and the gate insulating film 3 are
The regions of the polycrystalline silicon active layer 2 except for predetermined regions are sequentially anisotropically etched in the same pattern perpendicularly to the insulating substrate 1 (fourth step), and the gate electrode film 4, the gate insulating film 3, and the polycrystalline silicon active layer 2 are removed by anisotropic etching in the same pattern. A highly doped silicon layer 6 is formed on the insulating substrate 1 including the silicon active layer 2 (fifth step), and is etched back so that the highly doped silicon layer 6 remains only on the sidewalls of the polycrystalline silicon active layer 2. (Sixth step) Source/drain metal layers 7a, anisotropically perpendicular to the insulating substrate 1,
7b was formed so as to be in contact with the highly doped silicon layer 6 (seventh step).
【００１８】その結果、絶縁基板１上においてゲート電
極４ａ及びゲート絶縁膜３と共に自己整合的に形成され
た多結晶シリコン活性層２と、多結晶シリコン活性層２
の側壁部にのみ形成された高濃度ドープシリコン６ａと
、高濃度ドープシリコン６ａに接触するソース・ドレイ
ン金属層７ａ，７ｂとを備えた多結晶シリコン・トラン
ジスタとなる。この多結晶シリコン・トランジスタでは
、ソース・ドレイン金属層７ａ，７ｂと高濃度ドープシ
リコン６ａとが接合していることからオーミック接合と
なる。又、ノンドープの多結晶シリコン活性層２の高濃
度ドープシリコン６ａとの接合面積は多結晶シリコン活
性層２の膜厚とチャネル幅の積となり、特開平２−７４
４２号公報に示すトランジスタではこの接合面積以外に
プレーナー部分で接合する面積が加わる。従って、本実
施例の多結晶シリコン・トランジスタでの接合面積は特
開平２−７４４２号公報に示すトランジスタの接合面積
に比べて一桁以上小さくすることができ、トランジスタ
・オフ時のリーク電流を低減することが可能となる。
又、ゲートに対してソース・ドレインが自己整合的に形
成されるため、ゲート・ドレイン間及びゲート・ソース
間の寄生容量を低減することができる。As a result, the polycrystalline silicon active layer 2 is formed on the insulating substrate 1 in a self-aligned manner together with the gate electrode 4a and the gate insulating film 3;
This is a polycrystalline silicon transistor including highly doped silicon 6a formed only on the sidewalls of the transistor and source/drain metal layers 7a and 7b in contact with the highly doped silicon 6a. In this polycrystalline silicon transistor, the source/drain metal layers 7a, 7b and the heavily doped silicon 6a are in contact with each other, resulting in an ohmic contact. Furthermore, the junction area between the non-doped polycrystalline silicon active layer 2 and the heavily doped silicon 6a is the product of the film thickness of the polycrystalline silicon active layer 2 and the channel width, as disclosed in Japanese Patent Application Laid-Open No. 2-74.
In the transistor shown in Japanese Patent No. 42, in addition to this junction area, there is an additional area for junction at the planar portion. Therefore, the junction area of the polycrystalline silicon transistor of this example can be reduced by more than an order of magnitude compared to the junction area of the transistor shown in JP-A-2-7442, reducing leakage current when the transistor is off. It becomes possible to do so. Further, since the source and drain are formed in a self-aligned manner with respect to the gate, parasitic capacitance between the gate and the drain and between the gate and the source can be reduced.
【００１９】[0019]
【発明の効果】以上詳述したようにこの発明によれば、
多結晶シリコン活性層とソース・ドレインの引き出し電
極をオーミック接合できるとともに多結晶シリコンの接
合面積を最小限に抑えリーク電流を低減することができ
る優れた効果を発揮する。[Effects of the Invention] As detailed above, according to the present invention,
It is possible to make an ohmic connection between the polycrystalline silicon active layer and the source/drain extraction electrodes, and it also has the excellent effect of minimizing the polycrystalline silicon junction area and reducing leakage current.
【図１】実施例の多結晶シリコン・トランジスタの概略
断面を示す図である。FIG. 1 is a diagram showing a schematic cross section of a polycrystalline silicon transistor according to an example.
【図２】多結晶シリコン・トランジスタの製造工程を説
明するための概略断面図である。FIG. 2 is a schematic cross-sectional view for explaining the manufacturing process of a polycrystalline silicon transistor.
【図３】多結晶シリコン・トランジスタの製造工程を説
明するための概略断面図である。FIG. 3 is a schematic cross-sectional view for explaining the manufacturing process of a polycrystalline silicon transistor.
【図４】多結晶シリコン・トランジスタの製造工程を説
明するための概略断面図である。FIG. 4 is a schematic cross-sectional view for explaining the manufacturing process of a polycrystalline silicon transistor.
【図５】多結晶シリコン・トランジスタの製造工程を説
明するための概略断面図である。FIG. 5 is a schematic cross-sectional view for explaining the manufacturing process of a polycrystalline silicon transistor.
【図６】多結晶シリコン・トランジスタの製造工程を説
明するための概略断面図である。FIG. 6 is a schematic cross-sectional view for explaining the manufacturing process of a polycrystalline silicon transistor.
【図７】従来の多結晶シリコン・トランジスタの断面図
である。FIG. 7 is a cross-sectional view of a conventional polycrystalline silicon transistor.
１ 絶縁基板、２ 多結晶シリコン活性層、３
ゲート絶縁膜、４ ゲート電極膜、４ａ ゲート電
極、６は高濃度ドープシリコン膜、６ａ 高濃度ドー
プシリコン、７ａ ドレイン金属層、７ｂ ソース
金属層。1 Insulating substrate, 2 Polycrystalline silicon active layer, 3
Gate insulating film, 4 Gate electrode film, 4a Gate electrode, 6 Highly doped silicon film, 6a Highly doped silicon, 7a Drain metal layer, 7b Source metal layer.
Claims (4)
絶縁膜と共に自己整合的に形成された多結晶シリコン活
性層と、前記多結晶シリコン活性層の側壁部にのみ形成
された高濃度ドープシリコンと、前記高濃度ドープシリ
コンに接触するソース・ドレイン金属層とを備えたこと
を特徴とする多結晶シリコン・トランジスタ。1. A polycrystalline silicon active layer formed on a substrate in a self-aligned manner together with a gate electrode and a gate insulating film; heavily doped silicon formed only on sidewalls of the polycrystalline silicon active layer; A polycrystalline silicon transistor characterized by comprising source/drain metal layers in contact with heavily doped silicon.
性層を形成する第１工程と、前記多結晶シリコン活性層
上にゲート絶縁膜を形成する第２工程と、前記ゲート絶
縁膜上にゲート電極膜を形成する第３工程と、前記ゲー
ト電極膜とゲート絶縁膜と多結晶シリコン活性層の所定
領域を除く領域を自己整合的にエッチング除去する第４
工程と、前記ゲート電極膜とゲート絶縁膜と多結晶シリ
コン活性層とを含む前記基板上に高濃度ドープシリコン
層を形成する第５工程と、前記高濃度ドープシリコン層
が前記多結晶シリコン活性層の側壁にのみ残るようにエ
ッチバックする第６工程と、前記高濃度ドープシリコン
層に接触するソース・ドレイン金属層を形成する第７工
程とを備えたことを特徴とする多結晶シリコン・トラン
ジスタの製造方法。2. A first step of forming a polycrystalline silicon active layer in a predetermined region on a substrate, a second step of forming a gate insulating film on the polycrystalline silicon active layer, and a step of forming a gate insulating film on the gate insulating film. a third step of forming an electrode film; and a fourth step of etching away regions of the gate electrode film, gate insulating film, and polycrystalline silicon active layer except for predetermined regions in a self-aligned manner.
a fifth step of forming a highly doped silicon layer on the substrate including the gate electrode film, the gate insulating film, and the polycrystalline silicon active layer; A polycrystalline silicon transistor characterized in that it comprises a sixth step of etching back so that it remains only on the sidewalls of the polycrystalline silicon transistor, and a seventh step of forming a source/drain metal layer in contact with the highly doped silicon layer. Production method.
電極膜とゲート絶縁膜と多結晶シリコン活性層とを同一
パターンで基板に対し順次垂直異方的にエッチングする
ものであり、第７工程での金属層の形成は基板に対し垂
直異方的に形成するものである請求項２に記載の多結晶
シリコン・トランジスタの製造方法。3. In the etching in the fourth step, the gate electrode film, the gate insulating film, and the polycrystalline silicon active layer are sequentially anisotropically etched perpendicularly to the substrate in the same pattern. 3. The method of manufacturing a polycrystalline silicon transistor according to claim 2, wherein the metal layer is formed anisotropically perpendicularly to the substrate.
形成した後に、金属層を等方的にエッチングしてゲート
電極膜とゲート絶縁膜の側壁に付着した金属層を除去す
る工程を含むものである請求項３に記載の多結晶シリコ
ン・トランジスタの製造方法。4. The seventh step is a step of forming the metal layer vertically anisotropically and then isotropically etching the metal layer to remove the metal layer attached to the sidewalls of the gate electrode film and the gate insulating film. 4. The method of manufacturing a polycrystalline silicon transistor according to claim 3, comprising:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1906991A JPH04257228A (en) | 1991-02-12 | 1991-02-12 | Polycrystalline silicon transistor and manufacture thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1906991A JPH04257228A (en) | 1991-02-12 | 1991-02-12 | Polycrystalline silicon transistor and manufacture thereof |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04257228A true JPH04257228A (en) | 1992-09-11 |
Family
ID=11989148
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1906991A Withdrawn JPH04257228A (en) | 1991-02-12 | 1991-02-12 | Polycrystalline silicon transistor and manufacture thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04257228A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6443573B2 (en) | 2000-08-10 | 2002-09-03 | Yazaki Corporation | On-vehicle display unit |
| JP2008053349A (en) * | 2006-08-23 | 2008-03-06 | Elpida Memory Inc | Mos transistor, semiconductor device, and its manufacturing method |
-
1991
- 1991-02-12 JP JP1906991A patent/JPH04257228A/en not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6443573B2 (en) | 2000-08-10 | 2002-09-03 | Yazaki Corporation | On-vehicle display unit |
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