JPH04256088A - Icメモリカードシステム - Google Patents
IcメモリカードシステムInfo
- Publication number
- JPH04256088A JPH04256088A JP3036539A JP3653991A JPH04256088A JP H04256088 A JPH04256088 A JP H04256088A JP 3036539 A JP3036539 A JP 3036539A JP 3653991 A JP3653991 A JP 3653991A JP H04256088 A JPH04256088 A JP H04256088A
- Authority
- JP
- Japan
- Prior art keywords
- data
- memory card
- signal
- erase
- host device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000005540 biological transmission Effects 0.000 claims abstract description 6
- 238000006243 chemical reaction Methods 0.000 description 8
- 238000000034 method Methods 0.000 description 4
- 238000012795 verification Methods 0.000 description 4
- 230000003213 activating effect Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 206010048669 Terminal state Diseases 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/102—External programming circuits, e.g. EPROM programmers; In-circuit programming or reprogramming; EPROM emulators
Abstract
め要約のデータは記録されません。
Description
どのデータを記録するためのICメモリカードシステム
に関する。
カメラにおいては、撮像した画像を表わす画像データを
記録する媒体として半導体メモリを用いたICメモリカ
ードが使用されるようになってきた。
RAM(スタティックRAM)が多く適用されているが
、最近では主として経済性の点からEEPROM(電気
的に消去および再書込可能なメモリ) を用いる傾向も
ある。このため、ディジタル電子スチルカメラシステム
としては、ICメモリカードに対するインタフェースが
SRAMおよびEEPROMの双方に互換性があること
が望ましい。
システムの場合に、たとえばICメモリカードに入出力
するデータバスが8ビットの並列転送バスの場合、その
コネクタには、8端子(D0 〜D7) が使用される
。これらの8端子には、メモリチップに読み出しまたは
書き込まれるデータのみならず、その記憶位置を指定す
るアドレスも供給される。
2つのステート端子(A0,A1) の論理状態で指定
される。 メモリチップの記憶領域を指定するアドレスが複数バイ
トで構成される場合、これら2つのステート端子の論理
状態の組合せでそれらのバイトが指定される。
容量を有するSRAMを用いたICメモリカードの場合
は、アドレスが3バイトにて構成されている。この場合
、2つのステート端子A0,A1 が共に低レベル「L
L」の場合に下位バイトのアドレスの読み込み、「HL
」の場合に中位バイトのアドレスの読み込み、「LH」
の場合に上位バイトのアドレスの読み込み、さらに、ス
テート端子の状態が「HH」の場合にデータの読み込み
または書き込みを示すようになっていた。
別は、別に設けられたリード端子およびライト端子の論
理状態にて指定される。たとえばリード端子が高レベル
「H」 となったときにデータの読み込み、ライト端子
が高レベル「H」 となったときにデータの書き込みが
行なわれる。このようにSRAMを用いたICメモリカ
ードのコネクタには、データおよびアドレスを入出力す
るためのデータ端子と、これらの区別を行なうためのス
テート端子と、読み込みまたは書き込みの区別を行なう
ためのリード端子およびライト端子とを備えてこれらの
端子に供給されるカメラ側からの制御信号に基づいてデ
ータの書き込みおよび読み出しを行なっていた。
タの書き換え時にそのデータを書き込もうとするアドレ
スに前回のデータが格納されている場合、この前回のデ
ータを消去した後でなければ、次のデータを書き込めな
い。この消去電圧および書き込み電圧として、5Vの論
理電圧Vcc の他に12V のプログラム電圧Vpp
が必要であった。また、EEPROMを用いたICメ
モリカードは、SRAMを用いたものと異なる動作を行
なうので、たとえば消去動作、ベリファイ動作などを行
なうので、これらの動作中にカメラ側からの制御信号お
よびデータの送出を一時停止させるために、カード側か
らホスト側に処理中であることを示す指示信号を送出す
る必要があった。
指示端子を備えたものとして、日本電子工業振興協会(
JEIDA) のICメモリカードラインにて提案され
ているI/O バス方式があった。
/O バス方式のEEPROMを用いたICメモリカー
ドでは、消去動作の判断および消去信号の生成等をカー
ド内部にて行なわなければならなかった。このため、従
来のI/O バス方式におけるEEPROMを用いたI
Cメモリカードは、SRAMを用いたICメモリカ−ド
に比べてその制御部の構成が複雑となり、また、その動
作も遅くなるという欠点があった。
し、ホスト装置にSRAMおよびEEPROMを用いた
ICメモリカードを共通に用いることができ、かつEE
PROMを用いたカードの内部構成を簡略化することが
でき、さらに処理動作の迅速化を図ったICメモリカー
ドシステムを提供することを目的とする。
カードシステムは、上記課題を解決するために、データ
記録媒体としてSRAMまたはEEPROMを内蔵した
ICメモリカードをホスト装置に着脱自在に構成したI
Cメモリカードシステムにおいて、ICメモリカードと
ホスト装置との間のコネクタに、データおよびアドレス
を転送するためのバスが接続される複数のデータアドレ
ス共通端子と、このデータアドレス共通端子にて入出力
されるデータおよびアドレスの区別を行なうためのステ
ート信号が供給される2つのステート端子と、EEPR
OMを内蔵したICメモリカードにてデータの書き換え
を行なう場合に、そのアドレスのデータの消去をホスト
装置側からICメモリカード側へ指示するための消去信
号が供給される消去信号用端子と、EEPROMを内蔵
したICメモリカード内にて処理を行なっている場合に
、ホスト装置側にアクセスの一時停止を指示するBUS
Y信号を送出するためのカ−ド側指示端子とを備えたこ
とを特徴とする。
タの書き換えを行なう際に、EEPROMを内蔵したI
Cメモリカードではホスト装置側から供給される消去信
号に基づいて消去動作を行ない、この間にそのICメモ
リカードはホスト側にBUSY信号を送出してデータの
転送待ちを指示する、一方、SRAMを内蔵したICメ
モリカードでは消去信号を無視してそのままホスト装置
側から供給されるデータの書き込み動作を行なう。
データの書き換えを行なう場合に、アドレス送出のため
のステート信号とともに前回のデータの消去を行なうた
めの消去信号を送出する制御部を有する。
カードは、ホスト装置から供給されるそれぞれの制御信
号に基づいて消去モード信号、ライトモード信号および
リードモード信号を送出する動作モードデコーダと、こ
の動作モードデコーダから送出される消去モード信号に
基づいて消去動作を行なわせる消去シーケンサと、動作
モードデコーダから送出されるライトモード信号に基づ
いてデータの書き込みを行なわせるライトシーケンサと
、動作モードデコーダから送出されるリードモード信号
に基づいてデータの読み込みを行なわせるリードシーケ
ンサとを備えたことを特徴とする。
ば、データの処理を行なうホスト装置は、装着されたI
Cメモリカードのデータの書き換えを行なう場合に、そ
のICメモリカードに内蔵されたSRAMまたはEEP
ROMの区別なく、アドレスを送る際にデータとの区別
を指示するステート信号を送出するとともに、前回のデ
ータの消去を行なうための消去信号を送出する。この場
合、EEPROMを内蔵したICメモリカードでは、そ
の消去信号に基づいてデータの消去を行ない、この間に
ホスト装置へBUSY信号を送出する。また、SRAM
を内蔵したICメモリカードでは消去信号を無視してデ
ータの入力を待つ。ホスト装置は、EEPROMを内蔵
したICメモリカードからBUSY信号を受けると、デ
ータの送出を一時停止して、BUSY信号が送られてこ
ないSRAMの場合にはデータの送出をそのまま続けて
行なう。ホスト装置は、EEPROMを内蔵したICメ
モリカードから送出されているBUSY信号が解除され
ると、データの送出を開始する。
待つか否かの判断のみにてSRAM、EEPROM 共
通にその動作を行なう。また、EEPROMを内蔵した
ICメモリカードでは、消去の判断をカード内部にて行
なうことなく、ホスト側から送出される消去信号に基づ
いてその動作を行なう。
モリカードシステムの実施例を詳細に説明する。この実
施例におけるICメモリカードシステムは、図1に示す
ように電子スチルカメラ等のホスト処理装置100 に
、データ記録媒体としてEEPROMを内蔵したICメ
モリカード200または図示しないSRAMを内蔵した
ICメモリカードがコネクタ300 を介して共通に着
脱自在に接続される。以下、EEPROMが内蔵された
ICメモリカード200 をホスト処理装置100 に
接続した場合を例に挙げて説明する。
ICメモリカード200 の制御に関する部分が図示さ
れており、この実施例に直接関係のない他の部分はその
説明を省略する。このホスト処理装置100 は、デー
タ変換部(CORDER)102 と、カードインタフ
ェース(CDIF)部104 と、システムコントロー
ラ部106 とを備えている。
ータをICメモリカード200 の記録形式に適合する
データに符号化する符号化回路と、ICメモリカード2
00 から読み出したデータをホスト処理装置100
の画像データに複号化する復号化回路とを備えている。 これら符号化されたデータはデータ変換部102 から
、およびICメモリカード200 から読み出されるデ
ータはこのデータ変換部102 に、カードインタフェ
ース104 に接続されたデータバス(DATA)にて
転送される。
02 は、カードインタフェース104 を介してIC
メモリカード200 へデータの記録およびデータの読
み出しに関する制御信号を送出する機能を有する。この
制御信号としては、符号化回路にて変換したデータをI
Cメモリカード200 に記録することを指示するため
のライト信号CWR と、ICメモリカード200 か
らデータを読み出すことを指示するためのリード信号C
RD とがある。その読み出し先アドレスまたは書き込
み先アドレスは、データ送出前にデータバス(DATA
)を介して送出される。これらアドレスおよびそれぞれ
の制御信号は、システムコントローラ部106 にある
中央処理装置(CPU) (図示略)にて生成される。 さらに、このカード変換部102 は、カードインタフ
ェース104 を介してICメモリカード200 から
、カード内部にて処理を行なっていることを示すBUS
Y信号を入力すると、次に送出する制御信号またはデー
タの送出待ちを行なうように制御される。
クタ300 に接続されてICメモリカード200 と
データ変換部102 との間にて信号の送受信を行なう
入出力インタフェースである。このカードインタフェー
ス部104 では、データ変換部102 から送出され
るデータおよび制御信号に加えて、データまたはアドレ
スの送出の区別を示すステート信号A0,A1 および
EEPROMにおけるデータ書き換えの際に必要とする
消去信号A2を送出する。これら制御信号A0〜A2も
システムコントーラ106 の中央処理装置CPU に
て生成される。
変換部102 およびカードインタフェース104 を
制御するための制御部であり、データ変換部102 に
て符号化されたデータをICメモリカード200へ書き
込む際に、その書き込みのためのライト信号CWR お
よびアドレスを生成して、これらをデータ変換部102
を介して送出するとともに、書き込み先アドレスおよ
びデータの区別を示すステート信号A0,A1 および
データ書き換えに必要な消去信号A2をカードインタフ
ェース104を介して送出する機能を有する。またIC
メモリカード200 からデータを読み出す際に、その
データを読み出すためのリード信号CRD および読み
出し先アドレスを生成して、これらをデータ変換部10
2 を介して送出し、その際のステート信号A0,A1
をカードインタフェース104 を介して送出する。 これらの制御および各信号の生成は、その中央処理装置
(CPU) にて行なわれる。
装置100 から送出される制御信号およびアドレスの
入出力処理を行なうI/O 部400 と、EEPRO
Mセル502 を備えたメモリチップ部500 とから
構成されている。EEPROMセル502 は、ブロッ
ク消去型のEEPROM(電気的消去および再書き込み
可能なROM )にて構成されており、複数のブロック
#1,#2...を備えている。この実施例のブロック
#1,#2...はそれぞれ8Kbyteの容量を有し
ており、データの書き込みおよび読み出しは8ビットづ
つ行なわれて、消去は8Kbyte全部が一度に消去さ
れる。
先頭アドレスがI/O 部400 にてアクセスされて
、アドレスコントロール504 にてそのアドレスがイ
ンクリメントされることによりそのデータの読み出しま
たは書き込みが行なわれる。その読み出しおよび書き込
みのコマンドはコマンドROM 506 から送出され
る。読み出されたデータまたは書き込みのためのデータ
は、バッファ508 を介してホスト処理装置100
に転送され、または各ブロック#1,#2...に入力
される。
ァイECC 510 は、EEPROMセル502 の
各ブロック#1,#2...にデータが書き込まれる度
毎に、そのデータのエラーチェック等を行なってデータ
のベリファイすなわち照合を行なう回路である。転送ク
ロック回路512は、データの転送および読み込みを行
なう際に必要とする同期信号を生成して送出する回路で
ある。使用エリアマップ516 は、EEPROMセル
502 の各ブロック#1,#2...のデータ格納状
態を指示する回路であり、たとえば、使用不可となった
ブロック等の指示を行なう。
00 から送出される制御信号すなわちステート信号A
0,A1 、消去信号A2、ライト信号WRおよびリー
ド信号RDおよびアドレスをそれぞれ読み込んでメモリ
チップ部500 にアクセスを行なう回路である。この
I/O 部400 は、アドレスラッチ回路402 と
、アドレスデコーダ404 と、動作モードデコーダ4
06 と、消去シーケンサ408 と、ライトシーケン
サ410 と、リードシーケンサ412 とを備えてい
る。
ドレスレジスタから構成されており、ホスト処理装置1
00 からデータバスを介して転送される複数バイトの
アドレスをそれぞれのバイト毎にラッチするラッチ回路
である。 ブロックデコーダ404 は、アドレスラッチ回路40
2 にてラッチされたアドレスを解読して、そのアドレ
スにて指定されるEEPROMセル502 の各ブロッ
ク#1,#2...をアクセスするブロックイネーブル
信号BE#1,BE#2...を送出する回路である。
理装置100 からコネクタ300 を介してステート
信号A0,A1 、消去信号A2、ライト信号WRおよ
びリード信号RDを入力して、これらの信号から消去モ
ード信号Se、ライトモード信号Swおよびリードモー
ド信号Srをそれぞれ送出するとともに、アドレスラッ
チ回路402 の各レジスタを起動する選択信号Ssを
送出する回路である。
もに低レベル「Low」 で、ライト信号WRが高レベ
ル「High」となったときに、アドレスラッチ回路4
02 の第1のレジスタを起動する選択信号Ssを送出
して8ビットにて示される下位アドレスをラッチ回路4
02 にラッチさせる。ステート信号A0が高レベル「
High」、ステート信号A1が低レベル「Low」
で、ライト信号WRが高レベル「High」となったと
きに第2のレジスタを起動させる選択信号Ssを送出し
て中位アドレスをアドレスラッチ回路402 にラッチ
させる。さらにステート信号A0が「Low」 となり
、ステート信号A1が高レベル「High」となって、
ライト信号WRが高レベル「High」となったときに
第3のレジスタを起動させる選択信号Ssを送出して、
上位アドレスをラッチさせる。
、ホスト処理装置100 からステート信号A0, A
1とともに消去信号A2を受けると、アドレスの読み込
みの後に、消去シーケンサ408 へ消去モード信号S
eを送出する。消去信号A2は通常高レベル「High
」であり、消去の場合に低レベル「Low」 となる。 その後、データが送出されてライト信号WRが「Hig
h」となると、ライトシーケンサ410へライトモード
信号Swを送出する。また、アドレスが読み込まれた後
にリード信号RDが「High」となったときは、リー
ドシーケンサ412 へリードモード信号Srを送出す
る。
コーダ406 から消去モード信号Seを受けてメモリ
チップ部500 を動作させる回路である。詳しくは、
この消去シーケンサ406 は、動作モードデコーダ4
06 から消去モード信号Seを受けると、コマンドR
OM 506 をアクセスして消去コマンドをEEPR
OMセル502 に送出させ、ブロックデコーダ404
にて指定されているブロックの内容を消去させる制御
を行なう。
ド信号Swを受けて、メモリチップ部500 に書き込
み動作を行なわせる順序制御を行なう回路である。詳し
くは、ライトモード信号Swを受けると、バッファ50
8 と転送クロック回路512 を起動して、このとき
ホスト処理装置100 から送られてくるデータをバッ
ファ508 に読み込ませる。 この後、コマンドROM 506 をアクセスすること
により、ライトコマンドをEEPROMセル502 に
送出させて、かつ転送クロック回路512 およびバッ
ファ508 を起動させてデータをブロックデコーダ4
04 にてアクセスされているブロックに書き込ませる
。続いて、ベリファイ回路510 を起動して、ブロッ
クに書き込まれたデータとバッファに蓄積されたデータ
との照合を行なわせる。照合が終了すると、アドレスコ
ントロール504 を起動してアドレスをインクリメン
トさせる。以下同様に、ホスト処理装置100 から送
られてくるデータ8ビット毎にデータの書き込み、アド
レスのインクリメントを行ないつつ上記動作を繰り返し
行なわせる。
デコーダ406 からリードモード信号Srを受けて、
メモリチップ部500 に読み出し動作を行なわせる順
序制御を行なう回路である。詳しくは、リードモード信
号Srを受けると、コマンドROM 506 を起動し
てリードコマンドをEEPROMセル502 に送出さ
せ、かつバッファ508 および転送クロック回路51
2 を起動してブロックデコーダ404 にてアクセス
されているブロックからデータを読み出させる制御を行
なう。この場合も書き込み動作と同様に8ビットづつ繰
り返し行なわれる。
理装置100との間のコネクタ300 は、図2に示す
ように20ピンの構成となっている。図2において、端
子1,20は接地端子、端子2〜9はデータおよびアド
レスが供給されるデータ端子である。端子10はホスト
処理装置側100 からICメモリカ−ド200 へ読
み出し用の電圧として5Vが供給される論理電源端子で
ある。端子11は書き込みおよび消去用の電圧として1
2V が供給されるプログラム電源端子である。端子1
2はICメモリカード200 側からホスト処理装置1
00 へその処理中状態を指示するためBUSY信号が
供給されるカード側指示端子である。端子13はカード
をアクティブとするためのカードイネーブル端子である
。端子14および15はステート信号A0,A1 が供
給されるステート端子、端子16はリード信号RDが供
給されるリード端子、端子17はライト信号WRが供給
されるライト端子である。 端子18はICメモリカード200 に設けられた書き
込み保護スイッチがオンとなっている場合にホスト処理
装置100 側へ書き込み禁止信号が送出されるカード
ライトプロテクト端子である。端子19は消去信号A2
が供給される消去信号端子である。
ICメモリカード200 だけでなく、SRAMを内蔵
したICメモリカードにも適用されるが、SRAMを内
蔵したICメモリカードの場合は、プログラム電源端子
11、カード側指示端子12および消去信号端子19が
カード内部に接続されず、これらの信号を無視した状態
で動作する。
システムの動作を図1、図3および図4を参照して説明
する。操作者は、ICメモリカード200 をそのコネ
クタ300 を電子スチルカメラ等のホスト処理装置1
00 に接続することにより装着して、ホスト処理装置
100 の所定の操作を行う。
3に示すようにホスト処理装置側100 からデータの
書き込み番地を指定するアドレス信号がデータ端子D0
〜D7を介して1バイトづつ下位アドレス、中位アドレ
ス、上位アドレスの順序にて連続的に3回続けて送られ
てくる。 このときステート信号A0は、下位アドレスのときに「
Low」 、中位アドレスのときに「High」、上位
アドレスのときに「Low」 として送出され、またス
テート信号A1は、下位アドレスおよび中位アドレスの
とき「Low」 、上位アドレスのときに「High」
として送られる。さらに、消去信号A2はアドレスすべ
てを送る間に「Low」 となって送出される。また、
ライト信号WRは、それぞれのアドレス毎に「High
」となって送出される。
Cメモリカード20は、その動作モードデコーダ406
からアドレスラッチ回路402のそれぞれのレジスタ
に選択信号Ssを送出して起動させ、それぞれのレジス
タにアドレスの読み込みを行なわせる。アドレスラッチ
回路402 にラッチされたアドレスは、ブロックデコ
ーダ404 にて解読されて、そのアドレスの指示する
ブロックにブロックイネーブル信号BEを送出すること
により所望のブロックがアクセスされる。
消去シーケンサ408 に消去モード信号Seを送出す
る。これにより消去モードシーケンサ408 は、コマ
ンドROM 506 をアクセスしてEEPROMセル
502 へ消去コマンドを送出させる。この結果、ブロ
ックデコーダ404 にてアクセスされているブロック
の内容が消去される。この間、メモリチップ部500
からは「High」となっているカード指示端子12を
「Low」 とすることにより、処理中であることを示
すBUSY信号をホスト処理装置100 へ送出する。 ホスト処理装置100 ではBUSY信号が送出されて
いる間、次に送出するデータの送出を停止している。
ップ部500 はカード指示端子12を「High」と
して、BUSY信号を解除する。これにより、ホスト処
理装置100 は、最初の8ビットのデータを送出する
。このとき、ライト信号WRが「High」として送出
される。動作モードデコーダ406 は、ライト信号W
Rを受けると、ライトシーケンサ410 にライトモー
ド信号Swを送出する。
、バッファ508および転送クロック回路512 を起
動する。この結果、ホスト処理装置100 から送られ
てくるデータがバッファ508 にラッチされる。デー
タがラッチされると、ライトシーケンサ410 は、コ
マンドROM 506 をアクセスしてライトコマンド
をEEPROMセル502 へ送出させ、かつバッファ
508 および転送クロック回路512 を起動する。 これによりバッファ508 にラッチされたデータがブ
ロックデコーダ404 にてアクセスされているアドレ
スへ書き込まれていく。 この間、メモリチップ部5
00 は、カード指示端子12を「Low」 として、
BUSY信号をホスト処理装置100 へ送出して、続
いて送られてくるデータの送出を停止させている。
リファイ回路510 を起動して、ブロックに書き込ま
れたデータの照合を行なわせる。この照合にてエラーが
ある場合は、もう一度バッファ508 にラッチされて
いるデータの書き込み処理を行なわせる。照合がうまく
行なわれてデータの書き込みが正確に行なわれると、ラ
イトシーケンサ410 は、アドレスコントロール50
4 を起動して、アドレスのインクリメントを行なわせ
る。ここまでの処理の間、カード指示端子12は「Lo
w」 とされてBUSY信号を送出したままとなってい
る。
、メモリチップ部500 は、カード指示端子12を「
High」として、BUSY信号の解除を行なう。これ
により、ホスト処理装置100 は次の8ビットのデー
タを送出する。このときもライト信号WRが「High
」として送出される。これにより、上記と同様にライト
信号WRを受けた動作モードデコーダ406 からライ
トモード信号Swが送出されて、ライトシーケンサ41
0 にて上記と同様に書き込み処理制御が行なわれる。 以下同様にホスト処理装置100 から送出されたデー
タがEEPROMセル502 の所定のブロックのそれ
ぞれのアドレスに書き込まれていく。
始めに書き込みの場合と同様にホスト処理装置100
から送出されるアドレスがICメモリカード200 に
読み込まれる。この場合ブロックにおけるデータの消去
を必要としないので、消去信号A2は「High」のま
まで送出されない。 このため、ICメモリカード200 では消去動作は行
なわれずに、BUSY信号も送出されない。したがって
、アドレスの読み込みが行なわれた後に、ホスト処理装
置100 からリード信号RDが続いて送出されると、
動作モードデコーダ406 は、リードシーケンサ41
2 へリードモード信号Srを送出する。リードシーケ
ンサ412 は、コマンドROM 506 をアクセス
するとともに、バッファ508 および転送クロック回
路512 を起動する。これにより、コマンドROM
506 からリードコマンドがEEPRO セル502
へ送出されて、ブロックデコーダ404 にて指定さ
れているブロックの最初の8ビットのデータがバッファ
508 へ読み出され、このデータがデータ端子D0〜
D7を介してホスト処理装置100 へ読み出される。 続いて、リードシーケンサ412 は、アドレスコント
ロール504 を起動して、アドレスのインクリメント
を行ない次の8ビットのデータを読み出す。この動作が
繰り返し行なわれることにより、ブロックのデータがホ
スト処理装置100へ読み出されていく。
を内蔵したICメモリカード200 をホスト処理装置
100 に装着した場合について説明したが、この実施
例のホスト処理装置100 には、SRAMを内蔵した
ICメモリカードを装着してもよい。この場合も、ホス
ト処理装置100 は、上記と同様に動作するが、SR
AMを内蔵したICメモリカードにおいては、消去端子
19がカード内部に接続されていないので、消去信号A
2を無視した状態で動作する。したがって、データの書
き込みの場合、ホスト処理装置100 は、アドレスの
送出に続いてデータを送出する。SRAMカードでは、
そのデータをアドレスにて指定されたブロックに上書き
の状態で書き換えていくようになっている。
ICメモリカードシステムによれば、ホスト装置にて、
その装着されたICメモリカードのデータの書き換えを
行なう場合に、SRAMまたはEEPROMの区別なく
、アドレスを送る際にデータとの区別を指示するステー
ト信号とともに消去を指示する消去信号を送出するよう
にしたので、EEPROMを内蔵したICメモリカード
は、その消去信号に基づいてデータの消去を行ない、こ
の間にホスト装置へBUSY信号を送出して、データの
消去を行なうことができる。 また、SRAMカードでは、消去信号を無視して通常の
書き込み動作を行なうことができる。
待つか否かの判断のみにてSRAM、EEPROM 共
通にその動作を行なうことができ、したがって、SRA
MまたはEEPROMを内蔵したICメモリカードを同
様に接続することができる。
カードでは消去の判断をカード内部にて行なうことなく
、ホスト装置側から送出される消去信号に基づいてその
動作を行なうことができる。したがって、消去の判断お
よび消去信号の生成等の処理を省くことができ、その内
部の制御を簡単化することができる。この結果、その制
御部の構成も簡略化することができ、かつ動作を高速に
することができるという効果を奏する。
例を示すブロック図である。
である。
のフローチャートである。
のフローチャートである。
Claims (4)
- 【請求項1】 データ記録媒体としてSRAMまたはE
EPROMを内蔵したICメモリカードをホスト装置に
着脱自在に構成したICメモリカードシステムにおいて
、前記ICメモリカードとホスト装置との間のコネクタ
には、データおよびアドレスを転送するためのバスが接
続される複数のデータアドレス共通端子と、該データア
ドレス共通端子にて入出力されるデータおよびアドレス
の区別を行なうためのステート信号が供給される2つの
ステート端子と、前記EEPROMを内蔵したICメモ
リカードにてデータの書き換えを行なう場合に、そのア
ドレスのデータの消去をホスト装置側からICメモリカ
ード側へ指示するための消去信号が供給される消去信号
用端子と、前記EEPROMを内蔵したICメモリカー
ド内にて処理を行なっている場合に、ホスト装置側にア
クセスの一時停止を指示するBUSY信号を送出するた
めのカード側指示端子とを備えたことを特徴とするIC
メモリカードシステム。 - 【請求項2】 請求項1に記載のICメモリカードシ
ステムにおいて、前記ICメモリカードにてデータの書
き換えを行なう場合に、前記EEPROMを内蔵したI
Cメモリカードでは、ホスト装置側から供給される前記
消去信号に基づいて消去動作を行ない、この間に該EE
PROMを内蔵したICメモリカードはホスト側にBU
SY信号を送出してデータの転送待ちを指示する、一方
、SRAMを内蔵したICメモリカードでは前記消去信
号を無視してホスト装置側から供給されるデータの書き
込み動作を行なうことを特徴とするICメモリカードシ
ステム。 - 【請求項3】 請求項1に記載のICメモリカードシ
ステムにおいて、前記ホスト装置は、ICメモリカード
のデータの書き換えを行なう場合に、アドレス送出を指
示するステート信号とともにそのアドレスの消去を行な
うための消去信号を送出する制御部を備えたことを特徴
とするICメモリカードシステム。 - 【請求項4】 請求項1に記載のICメモリカードシ
ステムにおいて、前記EEPROMを内蔵したICメモ
リカードは、ホスト装置から供給されるそれぞれの制御
信号に基づいて消去モード信号、ライトモード信号およ
びリードモード信号を送出する動作モードデコーダと、
該動作モードデコーダから送出される消去モード信号に
基づいて消去動作を行なわせる消去シーケンサと、前記
動作モードデコーダから送出されるライトモード信号に
基づいてデータの書き込みを行なわせるライトシーケン
サと、前記動作モードデコーダから送出されるリードモ
ード信号に基づいてデータの読み出しを行なわせるリー
ドシーケンサとを備えたことを特徴とするICメモリカ
ードシステム。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3036539A JP2724046B2 (ja) | 1991-02-07 | 1991-02-07 | Icメモリカードシステム |
EP92101894A EP0498392B1 (en) | 1991-02-07 | 1992-02-05 | IC memory card system |
DE69216646T DE69216646T2 (de) | 1991-02-07 | 1992-02-05 | IC-Speicherkartensystem |
US08/387,376 US5548741A (en) | 1991-02-07 | 1995-02-13 | IC memory card system having a host processor selectively operable with an IC memory card including either an SRAM or an EEPROM |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3036539A JP2724046B2 (ja) | 1991-02-07 | 1991-02-07 | Icメモリカードシステム |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04256088A true JPH04256088A (ja) | 1992-09-10 |
JP2724046B2 JP2724046B2 (ja) | 1998-03-09 |
Family
ID=12472589
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3036539A Expired - Fee Related JP2724046B2 (ja) | 1991-02-07 | 1991-02-07 | Icメモリカードシステム |
Country Status (4)
Country | Link |
---|---|
US (1) | US5548741A (ja) |
EP (1) | EP0498392B1 (ja) |
JP (1) | JP2724046B2 (ja) |
DE (1) | DE69216646T2 (ja) |
Families Citing this family (42)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4341043B2 (ja) * | 1995-03-06 | 2009-10-07 | 真彦 久野 | I/o拡張装置,外部記憶装置,この外部記憶装置へのアクセス方法及び装置 |
KR100232231B1 (ko) * | 1996-09-13 | 2000-03-02 | 김영환 | 비휘발성 메모리 소자의 데이터 기입 장치 및 방법 |
US6229737B1 (en) | 1996-12-12 | 2001-05-08 | Ericsson Inc. | Method and apparatus for initializing semiconductor memory |
US6000006A (en) * | 1997-08-25 | 1999-12-07 | Bit Microsystems, Inc. | Unified re-map and cache-index table with dual write-counters for wear-leveling of non-volatile flash RAM mass storage |
US5974500A (en) * | 1997-11-14 | 1999-10-26 | Atmel Corporation | Memory device having programmable access protection and method of operating the same |
JP2001167586A (ja) * | 1999-12-08 | 2001-06-22 | Toshiba Corp | 不揮発性半導体メモリ装置 |
FR2805073B1 (fr) * | 2000-02-11 | 2002-05-03 | Gemplus Card Int | Ecriture en temps reel securisee pour memoire non volatile |
US7698502B2 (en) * | 2002-07-24 | 2010-04-13 | Seagate Technology Llc | File recovery system for a removable portable memory device |
US7487287B2 (en) * | 2006-02-08 | 2009-02-03 | Atmel Corporation | Time efficient embedded EEPROM/processor control method |
KR100845525B1 (ko) * | 2006-08-07 | 2008-07-10 | 삼성전자주식회사 | 메모리 카드 시스템, 그것의 데이터 전송 방법, 그리고반도체 메모리 장치 |
JP2009059253A (ja) * | 2007-08-31 | 2009-03-19 | Sony Corp | カード型周辺装置 |
JP4438846B2 (ja) * | 2007-09-14 | 2010-03-24 | ソニー株式会社 | カード型周辺装置 |
US8959307B1 (en) | 2007-11-16 | 2015-02-17 | Bitmicro Networks, Inc. | Reduced latency memory read transactions in storage devices |
US9135190B1 (en) | 2009-09-04 | 2015-09-15 | Bitmicro Networks, Inc. | Multi-profile memory controller for computing devices |
US8665601B1 (en) | 2009-09-04 | 2014-03-04 | Bitmicro Networks, Inc. | Solid state drive with improved enclosure assembly |
US8447908B2 (en) | 2009-09-07 | 2013-05-21 | Bitmicro Networks, Inc. | Multilevel memory bus system for solid-state mass storage |
US8560804B2 (en) | 2009-09-14 | 2013-10-15 | Bitmicro Networks, Inc. | Reducing erase cycles in an electronic storage device that uses at least one erase-limited memory device |
JP2012190195A (ja) * | 2011-03-09 | 2012-10-04 | Fujitsu Ltd | 制御装置 |
US9372755B1 (en) | 2011-10-05 | 2016-06-21 | Bitmicro Networks, Inc. | Adaptive power cycle sequences for data recovery |
US9043669B1 (en) | 2012-05-18 | 2015-05-26 | Bitmicro Networks, Inc. | Distributed ECC engine for storage media |
US9423457B2 (en) | 2013-03-14 | 2016-08-23 | Bitmicro Networks, Inc. | Self-test solution for delay locked loops |
US9858084B2 (en) | 2013-03-15 | 2018-01-02 | Bitmicro Networks, Inc. | Copying of power-on reset sequencer descriptor from nonvolatile memory to random access memory |
US9971524B1 (en) | 2013-03-15 | 2018-05-15 | Bitmicro Networks, Inc. | Scatter-gather approach for parallel data transfer in a mass storage system |
US9916213B1 (en) | 2013-03-15 | 2018-03-13 | Bitmicro Networks, Inc. | Bus arbitration with routing and failover mechanism |
US9501436B1 (en) | 2013-03-15 | 2016-11-22 | Bitmicro Networks, Inc. | Multi-level message passing descriptor |
US9934045B1 (en) | 2013-03-15 | 2018-04-03 | Bitmicro Networks, Inc. | Embedded system boot from a storage device |
US9672178B1 (en) | 2013-03-15 | 2017-06-06 | Bitmicro Networks, Inc. | Bit-mapped DMA transfer with dependency table configured to monitor status so that a processor is not rendered as a bottleneck in a system |
US9720603B1 (en) | 2013-03-15 | 2017-08-01 | Bitmicro Networks, Inc. | IOC to IOC distributed caching architecture |
US10489318B1 (en) | 2013-03-15 | 2019-11-26 | Bitmicro Networks, Inc. | Scatter-gather approach for parallel data transfer in a mass storage system |
US9430386B2 (en) | 2013-03-15 | 2016-08-30 | Bitmicro Networks, Inc. | Multi-leveled cache management in a hybrid storage system |
US9842024B1 (en) | 2013-03-15 | 2017-12-12 | Bitmicro Networks, Inc. | Flash electronic disk with RAID controller |
US9400617B2 (en) | 2013-03-15 | 2016-07-26 | Bitmicro Networks, Inc. | Hardware-assisted DMA transfer with dependency table configured to permit-in parallel-data drain from cache without processor intervention when filled or drained |
US9734067B1 (en) | 2013-03-15 | 2017-08-15 | Bitmicro Networks, Inc. | Write buffering |
US9875205B1 (en) | 2013-03-15 | 2018-01-23 | Bitmicro Networks, Inc. | Network of memory systems |
US9798688B1 (en) | 2013-03-15 | 2017-10-24 | Bitmicro Networks, Inc. | Bus arbitration with routing and failover mechanism |
US10042792B1 (en) | 2014-04-17 | 2018-08-07 | Bitmicro Networks, Inc. | Method for transferring and receiving frames across PCI express bus for SSD device |
US10055150B1 (en) | 2014-04-17 | 2018-08-21 | Bitmicro Networks, Inc. | Writing volatile scattered memory metadata to flash device |
US9811461B1 (en) | 2014-04-17 | 2017-11-07 | Bitmicro Networks, Inc. | Data storage system |
US10025736B1 (en) | 2014-04-17 | 2018-07-17 | Bitmicro Networks, Inc. | Exchange message protocol message transmission between two devices |
US10078604B1 (en) | 2014-04-17 | 2018-09-18 | Bitmicro Networks, Inc. | Interrupt coalescing |
US9952991B1 (en) | 2014-04-17 | 2018-04-24 | Bitmicro Networks, Inc. | Systematic method on queuing of descriptors for multiple flash intelligent DMA engine operation |
US10552050B1 (en) | 2017-04-07 | 2020-02-04 | Bitmicro Llc | Multi-dimensional computer storage system |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6174200A (ja) * | 1984-09-20 | 1986-04-16 | Nec Corp | Eeprom搭載カ−ド |
JPH02177092A (ja) * | 1988-12-27 | 1990-07-10 | Nec Corp | Eeprom集積回路装置 |
JPH02278596A (ja) * | 1989-04-18 | 1990-11-14 | Toshiba Corp | 半導体記憶装置 |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62121979A (ja) * | 1985-11-22 | 1987-06-03 | Mitsubishi Electric Corp | 集積回路メモリ |
US4931997A (en) * | 1987-03-16 | 1990-06-05 | Hitachi Ltd. | Semiconductor memory having storage buffer to save control data during bulk erase |
JPH0758502B2 (ja) * | 1988-06-30 | 1995-06-21 | 三菱電機株式会社 | Icカード |
FR2636464B1 (fr) * | 1988-09-14 | 1990-10-26 | Sgs Thomson Microelectronics | Memoire eprom avec signature interne concernant notamment le mode de programmation |
FR2641757A1 (fr) * | 1989-01-13 | 1990-07-20 | Rerolle Gerard | Kayak insubmersible |
JP2745669B2 (ja) * | 1989-04-27 | 1998-04-28 | ブラザー工業株式会社 | プリンタ |
JP2582439B2 (ja) * | 1989-07-11 | 1997-02-19 | 富士通株式会社 | 書き込み可能な半導体記憶装置 |
JP3226271B2 (ja) * | 1989-07-27 | 2001-11-05 | オリンパス光学工業株式会社 | ディジタル電子スチルカメラ |
JPH03240127A (ja) * | 1990-02-17 | 1991-10-25 | Hitachi Maxell Ltd | プログラム制御システム |
JP2784550B2 (ja) * | 1990-03-05 | 1998-08-06 | 三菱電機株式会社 | 半導体記憶装置 |
US5016223A (en) * | 1990-04-17 | 1991-05-14 | Mitsubishi Denki Kabushiki Kaisha | Memory card circuit |
JPH04137081A (ja) * | 1990-09-28 | 1992-05-12 | Fuji Photo Film Co Ltd | Eepromを有するicメモリカード |
US5303198A (en) * | 1990-09-28 | 1994-04-12 | Fuji Photo Film Co., Ltd. | Method of recording data in memory card having EEPROM and memory card system using the same |
US5208732A (en) * | 1991-05-29 | 1993-05-04 | Texas Instruments, Incorporated | Memory card with flexible conductor between substrate and metal cover |
-
1991
- 1991-02-07 JP JP3036539A patent/JP2724046B2/ja not_active Expired - Fee Related
-
1992
- 1992-02-05 EP EP92101894A patent/EP0498392B1/en not_active Expired - Lifetime
- 1992-02-05 DE DE69216646T patent/DE69216646T2/de not_active Expired - Fee Related
-
1995
- 1995-02-13 US US08/387,376 patent/US5548741A/en not_active Expired - Lifetime
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6174200A (ja) * | 1984-09-20 | 1986-04-16 | Nec Corp | Eeprom搭載カ−ド |
JPH02177092A (ja) * | 1988-12-27 | 1990-07-10 | Nec Corp | Eeprom集積回路装置 |
JPH02278596A (ja) * | 1989-04-18 | 1990-11-14 | Toshiba Corp | 半導体記憶装置 |
Also Published As
Publication number | Publication date |
---|---|
US5548741A (en) | 1996-08-20 |
EP0498392A2 (en) | 1992-08-12 |
DE69216646D1 (de) | 1997-02-27 |
EP0498392A3 (ja) | 1994-02-16 |
JP2724046B2 (ja) | 1998-03-09 |
DE69216646T2 (de) | 1997-05-07 |
EP0498392B1 (en) | 1997-01-15 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH04256088A (ja) | Icメモリカードシステム | |
US5361228A (en) | IC memory card system having a common data and address bus | |
KR100375217B1 (ko) | 전기적으로 재기입 가능한 불휘발성 메모리를 구비하는마이크로컨트롤러 | |
US6507881B1 (en) | Method and system for programming a peripheral flash memory via an IDE bus | |
US7116578B2 (en) | Non-volatile memory device and data storing method | |
US6128675A (en) | Memory device having plurality of flash memories with a flash memory controlling circuit | |
US5386539A (en) | IC memory card comprising an EEPROM with data and address buffering for controlling the writing/reading of data to EEPROM | |
US20080065796A1 (en) | High-Level Bridge From PCIE to Extended USB | |
US5930818A (en) | Information communication system which transmits main data and data for restoring the main data | |
EP0887735A2 (en) | Memory management method for a flash memory | |
JP3016490B2 (ja) | Icメモリカード | |
JPH08263361A (ja) | フラッシュメモリカード | |
JP3519954B2 (ja) | チップイネーブル信号生成回路及びメモリ装置 | |
US5724544A (en) | IC memory card utilizing dual eeproms for image and management data | |
KR100222908B1 (ko) | 플래시 메모리 시스템 | |
JP2002183675A (ja) | データ記録媒体の制御装置とその方法、データ記録装置および制御装置 | |
JP2584119B2 (ja) | メモリカードにおけるデータ記録方法およびメモリカードシステム | |
JP2865476B2 (ja) | Icメモリカードにおけるデータ入出力方式およびicメモリカードならびにicメモリカードシステム | |
JP3190421B2 (ja) | Icメモリカードシステム | |
CN118093440B (zh) | 一种基于串口的QSPI Flash程序固化***及其方法 | |
JPH096747A (ja) | フラッシュメモリ制御装置 | |
JPH07193860A (ja) | プログラムメモリを有した携帯端末装置 | |
JPH10320991A (ja) | フラッシュメモリ書き込み装置及びその方法 | |
JPH05217390A (ja) | メモリ制御回路 | |
JP2002073408A (ja) | フラッシュメモリ装置、フラッシュメモリ書き換え方法および情報処理装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19971028 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071128 Year of fee payment: 10 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071128 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081128 Year of fee payment: 11 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091128 Year of fee payment: 12 |
|
LAPS | Cancellation because of no payment of annual fees |