JPH04255238A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

Info

Publication number
JPH04255238A
JPH04255238A JP3016543A JP1654391A JPH04255238A JP H04255238 A JPH04255238 A JP H04255238A JP 3016543 A JP3016543 A JP 3016543A JP 1654391 A JP1654391 A JP 1654391A JP H04255238 A JPH04255238 A JP H04255238A
Authority
JP
Japan
Prior art keywords
insulating film
film
external terminal
integrated circuit
semiconductor integrated
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP3016543A
Other languages
English (en)
Inventor
Toru Kawanobe
川野辺 徹
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Renesas Eastern Japan Semiconductor Inc
Original Assignee
Hitachi Tokyo Electronics Co Ltd
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Tokyo Electronics Co Ltd, Hitachi Ltd filed Critical Hitachi Tokyo Electronics Co Ltd
Priority to JP3016543A priority Critical patent/JPH04255238A/ja
Publication of JPH04255238A publication Critical patent/JPH04255238A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02163Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
    • H01L2224/02165Reinforcing structures
    • H01L2224/02166Collar structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/023Redistribution layers [RDL] for bonding areas
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484Connecting portions
    • H01L2224/4845Details of ball bonds
    • H01L2224/48451Shape
    • H01L2224/48453Shape of the interface with the bonding area
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484Connecting portions
    • H01L2224/48463Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01015Phosphorus [P]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304Transistor
    • H01L2924/1306Field-effect transistor [FET]
    • H01L2924/13091Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Wire Bonding (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、半導体集積回路装置に
関し、特に、基板の主面上に絶縁膜を介在して外部端子
を形成した半導体集積回路装置に適用して有効な技術に
関するものである。
【0002】
【従来の技術】薄型で大量生産に好適な半導体装置とし
て、テープキャリア構造(又はTape Automa
ted Bonding)の半導体装置がある。この半
導体装置は可撓性フィルムに半導体集積回路装置(半導
体チップ)を搭載したものである。可撓性フィルムは例
えばテープ状(長尺状)のポリイミド樹脂を所定の長さ
に切断することで形成している。可撓性フィルムの表面
には複数本の配線が形成されている。配線は可撓性フィ
ルムの表面に張り付けられたCu薄膜にエッチングを施
して、所定の形状に加工したものである。
【0003】前記可撓性フィルムの中央部には半導体チ
ップが配置されている。この半導体チップの主面上には
、可撓性フィルムの表面に形成された配線の一部を突出
させたリード配線(フィンガーリード又はフィンガー配
線)が複数本配列されている。各々のリード配線は半導
体チップの外部端子(ボンディングパッド)にバンプ電
極(突起電極)を介在させて電気的及び機械的に接続さ
れている。
【0004】前記半導体装置において、可撓性フィルム
に形成されたリード配線の表面はSuを被覆したメッキ
層を形成し、半導体チップの主面に形成されるバンプ電
極はAuで形成されている。この半導体装置は、ボンデ
ィング時の熱圧着によるバンプ電極とリード配線のメッ
キ層との合金接合を利用して、リード配線とバンプ電極
とを電気的に接続している。メッキ層は、リード配線と
バンプ電極とのボンダビリティを高めている。
【0005】前記半導体チップは例えば単結晶珪素から
なる半導体基板で構成されている。この半導体基板の主
面の非活性領域上には素子分離領域として使用されるフ
ィールド絶縁膜が形成されている。フィールド絶縁膜は
、半導体基板の主面を熱酸化法で酸化して形成される酸
化珪素膜で形成されている。半導体基板の活性領域の主
面にはMOSFET等の半導体素子が構成されている。
【0006】前記半導体チップの外部端子は、半導体基
板の主面の非活性領域上に配置されるので、半導体基板
上にフィールド絶縁膜、層間絶縁膜の夫々を順次介在し
て配置される。前記層間絶縁膜は、例えば単層配線構造
を採用する場合、半導体素子と外部端子とを絶縁分離す
る目的で形成されている。外部端子は半導体素子間を電
気的に接続する配線と同一工程で形成されている。前記
層間絶縁膜は、例えばCVD法で堆積される窒化珪素膜
又はPSG膜で形成されている。前記外部端子は、例え
ばアルミニウム膜又はアルミニウム合金膜で形成されて
いる。
【0007】前記外部端子上には、この外部端子を覆う
最終保護膜に形成されたボンディング開口を通してバン
プ電極が形成されている。バンプ電極と外部端子との間
にはUBM(Under Bump Metal)膜が
形成されている。UBM膜は、この構造に限定されない
が、例えばTi膜上にPd膜を積層した複合膜で形成さ
れている。UBM膜は、バンプ電極をメッキ法で形成す
る際の電極として使用され、また、バンプ電極と外部端
子との接着性を高める目的で形成される。
【0008】
【発明が解決しようとする課題】前記テープキャリア構
造の半導体装置に搭載される半導体チップ(半導体集積
回路装置)は、ボンディング工程において、可撓性フィ
ルムに形成されたリード配線を熱圧着でボンディングし
ている。このため、熱圧着の圧着力で外部端子の外周に
沿って層間絶縁膜に亀裂が生じ、熱圧着の熱応力で層間
絶縁膜とフィールド絶縁膜との界面部に剥離が生じて、
この界面部から外部端子が剥がれるという問題があった
【0009】本発明の目的は、外部端子を有する半導体
集積回路装置(半導体チップ)において、基板の主面上
に形成される外部端子の剥がれを防止しすることが可能
な技術を提供することにある。
【0010】本発明の他の目的は、半導体集積回路装置
の外部端子にリードをボンディングする半導体装置にお
いて、ボンディング工程における歩留まりを高めること
が可能な技術を提供することにある。
【0011】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
【0012】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
【0013】(1)基板の主面上に熱酸化膜で形成され
る第1絶縁膜を形成し、この第1絶縁膜上に堆積される
第2絶縁膜を介在して金属膜又は合金膜で形成される外
部端子を形成した半導体集積回路装置において、前記外
部端子下の第2絶縁膜に開口を形成し、この開口を通し
て前記第1絶縁膜上に外部端子若しくはその一部を形成
する。
【0014】(2)前記外部端子は、熱圧着で突起電極
を介在してリード配線又は熱圧着でボンディングワイヤ
を介在してリードにボンディングされる。
【0015】
【作用】上述した手段(1)によれば、外部端子と第2
絶縁膜との接着部分の少くなくとも一部分を廃止し、こ
の第2絶縁膜と第1絶縁膜との接着性に比べて外部端子
と第1絶縁膜との接着性、第1絶縁膜と基板との接着性
のいずれもが高いので、基板に外部端子を固着でき、外
部端子の剥がれを防止できる。
【0016】上述した手段(2)によれば、ボンディン
グ時の熱圧着力で外部端子の外周に沿って第2絶縁膜に
亀裂が生じた場合においても、外部端子下の接着力が高
いので、基板から外部端子が剥がれるのを防止できる。 この結果、半導体装置のボンディング工程における信頼
性を高めることができる。
【0017】以下、本発明の構成について、テープキャ
リア構造(又はTAB構造)の半導体装置に搭載される
半導体集積回路装置に本発明を適用した一実施例ととも
に説明する。
【0018】なお、実施例を説明するための全図におい
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。
【0019】
【実施例】本発明の一実施例である半導体集積回路装置
を搭載するテープキャリア構造の半導体装置を図2(概
略構成図)に示す。
【0020】図2に示すように、テープキャリア構造の
半導体装置は可撓性フィルム18に半導体集積回路装置
(以下、半導体チップという)1を搭載している。可撓
性フィルム18は例えばテープ状(長尺)のものを所定
の長さに切断したものである。この可撓性フィルム18
は絶縁性のポリイミド系樹脂で形成されている。
【0021】前記可撓性フィルム18の表面には複数本
の配線19が形成されている。この可撓性フィルム18
の中央部分には半導体チップ搭載用開口(デバイス穴)
18aが設けられている。半導体チップ搭載用開口18
a内には配線19の一部が突出した複数本のリード配線
(フィンガーリード又はフィンガー配線)19aが設け
られている。
【0022】前記半導体チップ1は可撓性フィルム18
の半導体チップ搭載用開口18a内に配置されている。 この半導体チップ1の主面上には、リード配線19aの
配列に対応した複数個のバンプ電極(突起電極)17が
設けられている。バンプ電極17はリード配線19aに
電気的かつ機械的に接続されている。前記半導体チップ
1の特にバンプ電極17が配列された側の表面(素子形
成面)及びリード配線19aを含む部分は、樹脂(封止
用樹脂又は保護用樹脂)21で封止されている。この樹
脂21は例えばエポキシ系樹脂を使用している。
【0023】前記半導体チップ1は、図1(要部拡大断
面図)に示すように、単結晶珪素からなるp−型半導体
基板2で構成されている。このp−型半導体基板2の主
面にはp型ウエル領域3及びn型ウエル領域4が構成さ
れている。
【0024】前記p−型半導体基板2の素子形成領域に
は、回路システムを構成する例えばnチャネルMISF
ETQnが形成されている。nチャネルMISFETQ
nは、フィールド絶縁膜(素子分離領域)5で周囲を囲
まれた領域内において、p型ウエル領域3の主面に構成
されている。つまり、nチャネルMISFETQnは、
p型ウエル領域(チャネル形成領域)3、ゲート絶縁膜
6、ゲート電極7、ソース領域及びドレイン領域である
一対のn+型半導体領域8で構成されている。
【0025】前記ゲート絶縁膜6は、熱酸化法でp−型
半導体基板2の素子形成領域の表面を酸化して形成され
る酸化珪素膜で形成されている。前記ゲート電極7は多
結晶珪素膜で形成され、この多結晶珪素膜には抵抗値を
低減する不純物が導入されている。前記n+型半導体領
域8は、フィールド絶縁膜5及びゲート電極7をマスク
として使用し、p型ウエル領域3の主面にn型の不純物
をイオン打込み法で導入して形成される。
【0026】前記nチャネルMISFETQnのソース
領域及びドレイン領域である一対のn+型半導体領域8
には、層間絶縁膜9に形成された接続孔10を通して配
線12が電気的に接続されている。層間絶縁膜9は、フ
ィールド絶縁膜9上及び素子形成領域上を含むp−型半
導体基板2の主面上に例えばCVD法で堆積した酸化珪
素膜、窒化珪素膜又はPSG膜で形成されている。この
層間絶縁膜9は、nチャネルMISFETQn等の半導
体素子と配線12とを絶縁膜分離することを主目的とし
ている。
【0027】前記p−型半導体基板2の非活性領域にお
いて、フィールド絶縁膜5上には層間絶縁膜9を介在し
て外部端子13が設けられている。外部端子13は層間
絶縁膜9に形成された開口11を通してフィールド絶縁
膜5上に形成されている。開口11は、外部端子13の
外周に沿った全域において、この外部端子13下の層間
絶縁膜9に形成されている。また、開口11は、外部端
子13の一部の領域下の層間絶縁膜9に1個若しくは複
数個形成してもよい。つまり、外部端子13は開口11
を通してフィールド絶縁膜5に直接接触する構造で構成
されている。フィールド絶縁膜5は、p−型半導体基板
2の素子形成領域外の表面を熱酸化法で酸化して形成し
た酸化珪素膜である。この熱酸化膜で形成されるフィー
ルド絶縁膜5とp−型半導体基板2との接着性は、堆積
される層間絶縁膜9とフィールド絶縁膜5との接続性に
比べて高い。
【0028】前記外部端子13及び配線12は例えばア
ルミニウム膜又はアルミニウム合金膜で形成されている
。外部端子13は、配線12と一体に形成され(同一工
程で形成され)、この配線12を介在してnチャネルM
ISFETQnのn+型半導体領域8に電気的に接続さ
れている。この外部端子13とフィールド絶縁膜5との
接着性は、前述の層間絶縁膜9とフィールド絶縁膜5と
の接続性に比べて高い。つまり、外部端子13はフィー
ルド絶縁膜5との接着性が高く、フィールド絶縁膜5は
p−型半導体基板2との接着性が高いので、外部端子1
3はp−型半導体基板2に固着される。
【0029】前記外部端子13及び配線12は絶縁膜(
最終保護膜)14で覆われている。この絶縁膜14の外
部端子13が配置された領域にはボンディング開口15
が形成されており、ボンディング開口15を通して外部
端子13にバンプ電極17が電気的に接続されている。 絶縁膜14は例えばCVD法で堆積した窒化珪素膜を主
体に形成されている。このように、本実施例の半導体チ
ップ1は、この構造に限定されないが、例えば配線12
の層が1層だけ設けられた単層配線構造で構成されてい
る。
【0030】前記外部端子13とバンプ電極17との間
にはUBM(Under Bump Metal)膜1
6が形成されている。このUBM膜16は、この構造に
限定されないが、例えばTi膜上にPd膜を積層した複
合膜で形成されている。UBM膜16は、バンプ電極1
7をメッキ法で形成する際の電極として使用され、また
、バンプ電極17と外部端子13との接着性を高める目
的で形成されている。
【0031】前記バンプ電極17は例えばAu膜で形成
されている。前記配線19(図1に示す)、リード配線
19aの夫々は例えばCu膜で形成されている。Cu膜
は圧延薄膜をエッチング加工で所定の形状にパターンニ
ングすることにより形成されている。配線19、リード
配線19aの夫々の表面には、接着用の金属メッキ層2
0が形成されている。この金属メッキ層20は、例えば
Sn膜で形成され、前記バンプ電極17とのボンダビリ
ティを高めている。なお、前記配線19、リード配線1
9aの夫々は、Cu以外の金属膜で形成してもよいし、
Cuの表面に他の金属膜(例えば、Su−Pb、Au等
)を積層してもよい。また、前記バンプ電極17は、C
u、Ni、半田等で形成してもよい。
【0032】このように構成される半導体チップ1の外
部端子13は、ボンディング工程において、バンプ電極
17、UBM膜16の夫々を介在して可撓性フィルム1
8に形成されたリード配線19aに熱圧着でボンディン
グされている。
【0033】このように、p−型半導体基板2の主面上
に熱酸化膜で形成されるフィールド絶縁膜(第1絶縁膜
)5を形成し、このフィールド絶縁膜5上に堆積される
層間絶縁膜(第2絶縁膜)9を介在してアルミニウム膜
(金属膜)又はアルミニウム合金膜(合金膜)で形成さ
れる外部端子13を形成した半導体チップ(半導体集積
回路装置)1において、前記外部端子13下の層間絶縁
膜9に開口11を形成し、この開口11を通してフィー
ルド絶縁膜5上に外部端子13若しくはその一部を形成
する。 この構成により、外部端子13と層間絶縁膜9との接着
部分の少なくとも一部分を廃止し、層間絶縁膜9とフィ
ールド絶縁膜5との接着性に比ベて外部端子13とフィ
ールド絶縁膜5との接着性、フィールド絶縁膜5とp−
型半導体基板2との接着性のいずれもが高いので、p−
型半導体基板2に外部端子13を固着でき、外部端子1
3の剥がれを防止できる。
【0034】また、前記外部端子13は、バンプ電極1
7を介在してリード配線19aに熱圧着でボンディング
される。この構成により、ボンディング時の熱圧着で外
部端子13の外周に沿って層間絶縁膜9に亀裂が生じた
場合においても、外部端子13下の接着力が高いので、
p−型半導体基板2から外部端子13が剥がれるのを防
止できる。この結果、テープキャリア構造の半導体装置
のボンディング工程における信頼性を高めることができ
る。
【0035】また、図3(要部拡大断面図)に示すよう
に、絶縁膜14に形成されたボンディング開口15を通
して外部端子13にボンディングワイヤ22を電気的に
接続する半導体チップ1、若しくはそれを搭載するDI
P、SOJ等のプラスチック型半導体装置、若しくはセ
ラミック封止型半導体装置に適用できる。ボンディング
ワイヤ22は、ボンディング工程において、熱圧着若し
くは熱圧着に超音波振動を併用したボンディング法を使
用し、バリアメタル膜16aを介在して外部端子13に
接続される。
【0036】以上、本発明者によってなされた発明を、
前記実施例に基づき具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において種々変更可能であることは勿論である
【0037】例えば、本発明は、半導体チップに2層配
線構造若しくはそれ以上の多層配線構造を採用した場合
にも適用できる。例えば2層配線構造の場合、外部端子
は2層目の配線で形成され、この外部端子と半導体基板
との間に、半導体基板の表面からフィールド絶縁膜、半
導体素子と1層目の配線との間の下側の層間絶縁膜、1
層目の配線と2層目の配線との間の上側の層間絶縁膜の
夫々が順次積層される。この場合、本発明は、外部端子
下の上側、下側の夫々の層間絶縁膜に開口を形成し、こ
の開口を通して外部端子をフィール絶縁膜に接触させる
。あるいは、本発明は、外部端子下に1層目の配線を設
けてこれに接触させ、この1層目の配線をフィールド絶
縁膜に接触させてもよい。
【0038】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
【0039】基板の主面上に絶縁膜を介在して外部端子
を形成する半導体集積回路装置において、基板から外部
端子が剥がれるのを防止できる。
【0040】また、前記半導体集積回路装置を搭載する
半導体装置のボンディング工程における信頼性を高める
ことができる。
【図面の簡単な説明】
【図1】本発明の一実施例である半導体集積回路装置を
搭載したテープキャリア構造の半導体装置を示す要部拡
大断面図。
【図2】前記テープキャリア構造の半導体装置を示す概
略構成図。
【図3】本発明の他の実施例である半導体集積回路装置
の要部拡大断面図。
【符号の説明】
1  半導体集積回路装置(半導体チップ)2  p−
型半導体基板 5  フィールド絶縁膜 9  層間絶縁膜 11  開口 12  配線 13  外部端子 15  ボンディング開口 16  UBM膜 17  バンプ電極 19a  リード配線 22  ボンディングワイヤ Qn  nチャネルMISFET

Claims (3)

    【特許請求の範囲】
  1. 【請求項1】  基板の主面上に熱酸化膜で形成される
    第1絶縁膜を形成し、この第1絶縁膜上に堆積される第
    2絶縁膜を介在して金属膜又は合金膜で形成される外部
    端子を形成した半導体集積回路装置において、前記外部
    端子下の第2絶縁膜に開口を形成し、この開口を通して
    前記第1絶縁膜上に外部端子若しくはその一部を形成し
    たことを特徴とする半導体集積回路装置。
  2. 【請求項2】  前記第2絶縁膜は堆積された絶縁膜が
    複数層積層され、この複数層積層された夫々の絶縁膜間
    は配線層として使用されることを特徴とする請求項2に
    記載の半導体集積回路装置。
  3. 【請求項3】  前記外部端子は、熱圧着でボンディン
    グされる突起電極を介在してリード配線又は熱圧着でボ
    ンディングされるボンディングワイヤを介在してリード
    に接続されることを特徴とする請求項1に記載の半導体
    集積回路装置。
JP3016543A 1991-02-07 1991-02-07 半導体集積回路装置 Pending JPH04255238A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP3016543A JPH04255238A (ja) 1991-02-07 1991-02-07 半導体集積回路装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP3016543A JPH04255238A (ja) 1991-02-07 1991-02-07 半導体集積回路装置

Publications (1)

Publication Number Publication Date
JPH04255238A true JPH04255238A (ja) 1992-09-10

Family

ID=11919182

Family Applications (1)

Application Number Title Priority Date Filing Date
JP3016543A Pending JPH04255238A (ja) 1991-02-07 1991-02-07 半導体集積回路装置

Country Status (1)

Country Link
JP (1) JPH04255238A (ja)

Similar Documents

Publication Publication Date Title
EP1051750B1 (en) An integrated circuit device
US5061985A (en) Semiconductor integrated circuit device and process for producing the same
US7772704B2 (en) Semiconductor device
JP7234432B2 (ja) 半導体装置
WO2007007445A1 (ja) 半導体装置及びその製法
CN111755404A (zh) 半导体装置及半导体封装体
JP2018061018A (ja) 半導体装置
US7368380B2 (en) Method of manufacturing semiconductor device
US6576988B2 (en) Semiconductor package
JP6579653B2 (ja) 半導体装置および半導体装置の製造方法
JPH04255238A (ja) 半導体集積回路装置
JP4305354B2 (ja) 半導体装置およびその製造方法
KR970007178B1 (ko) 반도체 집적 회로 장치 및 그 제조 방법
JP4148593B2 (ja) 半導体装置の製造方法
JPH04368167A (ja) 電子装置
JP2954297B2 (ja) 樹脂封止型半導体装置
JP2009038140A (ja) 半導体装置およびその製造方法
JPH11354710A (ja) 半導体装置
JPH04306837A (ja) 樹脂封止型半導体装置
JP2003332393A (ja) 半導体装置
US20240112992A1 (en) Semiconductor device and method for manufacturing semiconductor device
JPS6158248A (ja) 薄型半導体装置
JPH08124929A (ja) 半導体集積回路装置およびその製造方法
JPH07221101A (ja) 半導体ウエハ上への突起電極形成方法
JPS63142643A (ja) 半導体装置