JPH04251964A - Automatic layout method - Google Patents
Automatic layout methodInfo
- Publication number
- JPH04251964A JPH04251964A JP3001331A JP133191A JPH04251964A JP H04251964 A JPH04251964 A JP H04251964A JP 3001331 A JP3001331 A JP 3001331A JP 133191 A JP133191 A JP 133191A JP H04251964 A JPH04251964 A JP H04251964A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- channel
- cell
- megacell
- layout
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims abstract description 24
- 238000010586 diagram Methods 0.000 description 6
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
Description
【０００１】0001
【産業上の利用分野】本発明は自動レイアウト方法に関
し、特に機能マクロ間の配線レイアウトを自動的に行う
自動レイアウト方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an automatic layout method, and more particularly to an automatic layout method for automatically laying out wiring between functional macros.
【０００２】0002
【従来の技術】従来、この種の自動レイアウト方法とし
ては、チャネル配線法と呼ばれる配線法がある。このチ
ャネル配線法とは、機能ブロック（以下、メガセルと云
う）間にチャネルと呼ばれる配線領域を設定し、チャネ
ル内部に水平方向と垂直方向にそれぞれ異なる配線層の
設定を行い、これらの異なる配線層間をコンタクトによ
り接続して、メガセル間の配線レイアウトを行う方法で
ある。2. Description of the Related Art Conventionally, as this type of automatic layout method, there is a wiring method called a channel wiring method. This channel wiring method involves setting a wiring area called a channel between functional blocks (hereinafter referred to as megacells), setting different wiring layers in the horizontal and vertical directions inside the channel, and connecting between these different wiring layers. In this method, the wiring layout between megacells is performed by connecting the megacells with contacts.
【０００３】図３に示されるのは、前記チャネル配線法
を用いて行われた、自動レイアウトによるメガセル間の
配線レイアウト図の一例である。[0003] FIG. 3 shows an example of a wiring layout diagram between megacells by automatic layout performed using the channel wiring method.
【０００４】図３において、メガセルＡ１９の端子２１
とメガセルＢ２０の端子２３は、チャネル３７内に割当
てられている第１配線層３４と、第２配線層３０および
３２と、コンタクト２５および２７とを介して接続され
ている。また、メガセルＡ１９の端子２２とメガセルＢ
２０の端子２４は、チャネル３７内に割当てられている
第１配線層３５と、第２配線層３１および３３と、コン
タクト２６および２８のみを介して接続される筈である
が、メガセルＢ２０の端子２４の端子層が、第１配線層
により定義されているため、配線層の切替えが必要とな
り、更に、第１配線層３６およびコンタクト２９を介し
ての接続が行われている。In FIG. 3, the terminal 21 of megacell A19
The terminals 23 of the megacell B20 are connected to the first wiring layer 34 assigned within the channel 37, the second wiring layers 30 and 32, and the contacts 25 and 27. Also, the terminal 22 of megacell A19 and megacell B
The terminals 24 of the megacell B20 are supposed to be connected to the first wiring layer 35 allocated in the channel 37 and the second wiring layers 31 and 33 only through the contacts 26 and 28, but the terminals of the megacell B20 Since the 24 terminal layers are defined by the first wiring layer, it is necessary to switch the wiring layer, and furthermore, connections are made via the first wiring layer 36 and the contacts 29.
【０００５】[0005]
【発明が解決しようとする課題】上述した従来の自動レ
イアウト方法においては、チャネル内部の水平方向と垂
直方向に対して、それぞれ異なる配線層の割当てを行っ
て配線レイアウトを設定しているために、メガセルの端
子層と自動レイアウト方法により割当てられた配線層と
が一致しない場合が生じ、その場合においては、不要な
コンタクトを設けて配線層の切替えを行う必要があり、
結果的に、自動レイアウト後におけるチップサイズが大
きくなってしまうという欠点がある。In the conventional automatic layout method described above, the wiring layout is set by assigning different wiring layers to the horizontal and vertical directions inside the channel. There may be cases where the megacell terminal layer and the wiring layer assigned by the automatic layout method do not match, and in that case, it is necessary to provide unnecessary contacts and switch the wiring layer.
As a result, there is a drawback that the chip size after automatic layout becomes large.
【０００６】[0006]
【課題を解決するための手段】本発明の自動レイアウト
方法は、大きさの異なる機能マクロ間の配線レイアウト
を自動的に行う自動レイアウト方法において、前記機能
マクロ間のチャネルを端子引出し部と配線延長部とに分
割する第１の方法と、ライブラリ化された配線セルを選
択する第２の方法と、前記第１の方法を介して分割され
たチャネルに、前記第２の方法を介して選択された配線
セルをはめ込む第３の方法と、を有することを特徴とし
ている。[Means for Solving the Problems] The automatic layout method of the present invention automatically performs wiring layout between functional macros of different sizes, in which channels between the functional macros are connected to terminal draw-out portions and wiring extensions. a second method of selecting library wiring cells; The present invention is characterized in that it has a third method of fitting a wiring cell into which a wiring cell is inserted.
【０００７】[0007]
【実施例】次に、本発明について図面を参照して説明す
る。DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, the present invention will be explained with reference to the drawings.
【０００８】図１は、本発明の自動レイアウト方法を用
いて配線レイアウトされた一実施例を示すメガセル間の
配線レイアウト図である。FIG. 1 is a wiring layout diagram between megacells showing an example of wiring layout using the automatic layout method of the present invention.
【０００９】図１に示されるように、本実施例の配線レ
イアウト図においては、メガセルＡ１とメガセルＢ２は
、所定のライブラリより選択された端子引出し部の配線
セル３および５と、配線延長部の配線セル４とにより接
続されている。As shown in FIG. 1, in the wiring layout diagram of this embodiment, megacell A1 and megacell B2 are connected to wiring cells 3 and 5 of the terminal draw-out section selected from a predetermined library and wiring cells of the wiring extension section. It is connected to the wiring cell 4.
【００１０】図２に示されるのは、本発明の上記一実施
例におけるプログラムのフローチャートである。図２に
おいて、プログラムが実行されると、先ずメガセルＡ１
とメガセルＢ２の間の配線接続数に対応する認識が行わ
れることにより、メガセルＡ１とメガセルＢ２との間の
チャネル１８が発生される（ステップ１０１）。その後
、メガセルＡ１の第２配線端子６および７と、メガセル
Ｂ２の第２配線端子８および第１配線端子９とについて
、間隔の識別（ステッブ１０２）および端子層の識別（
ステップ１０３）を実行することにより、端子引出し部
の配線セルの種類が決定される。この端子引出し部にお
ける配線セルの種類を用いて、ライブラリ化された配線
セルより、端子引出し部の配線セル３および５の選択が
行われる（ステップ１０４）。FIG. 2 is a flowchart of a program in the above embodiment of the present invention. In FIG. 2, when the program is executed, first megacell A1
By performing recognition corresponding to the number of wiring connections between megacell A1 and megacell B2, a channel 18 is generated between megacell A1 and megacell B2 (step 101). Thereafter, for the second wiring terminals 6 and 7 of megacell A1 and the second wiring terminal 8 and first wiring terminal 9 of megacell B2, interval identification (step 102) and terminal layer identification (
By executing step 103), the type of wiring cell of the terminal draw-out section is determined. Using this type of wiring cell in the terminal draw-out part, wiring cells 3 and 5 of the terminal draw-out part are selected from the library of wiring cells (step 104).
【００１１】次いで、選択された端子引出し部の配線セ
ル３および５を用いて、メガセルＡ１およびメガセルＢ
２のチャネル１８の分割処理が実行され、チャネル１８
を端子引出し部と配線延長部とに分割して、チャネル幅
が決定される（ステップ１０５）。その後、分割された
チャネル１８の配線延長部を基にして、ライブラリ化さ
れた配線セルより、配線延長部の配線セル４が選択され
る（ステップ１０６）。このようにして選択された端子
引出し部の配線セル３および５と、配線延長部の配線セ
ル４とを、分割されたチャネル１８の端子引出し部と配
線延長部とにはめ込み（ステップ１０７）、所望のレイ
アウト・データが作成される。Next, using the wiring cells 3 and 5 of the selected terminal draw-out section, megacell A1 and megacell B
2 of channel 18 is executed, and channel 18
The channel width is determined by dividing the channel into a terminal drawer portion and a wiring extension portion (step 105). Thereafter, based on the wiring extension part of the divided channel 18, the wiring cell 4 of the wiring extension part is selected from the wiring cells made into a library (step 106). The wiring cells 3 and 5 of the terminal draw-out portion and the wiring cell 4 of the wire extension portion selected in this manner are fitted into the terminal draw-out portion and the wire extension portion of the divided channel 18 (step 107), and layout data is created.
【００１２】0012
【発明の効果】以上説明したように、本発明は、メガセ
ル間の配線パタンについて、最適な配線層を割当てるこ
とが可能となり、不要なコンタクトを排除することがで
きるため、結果的に、自動レイアウト後のチップサイズ
を小さくすることができるという効果がある。[Effects of the Invention] As explained above, the present invention makes it possible to allocate the optimum wiring layer for the wiring pattern between megacells and eliminate unnecessary contacts, resulting in automatic layout. This has the effect of reducing the subsequent chip size.
【図１】本発明により行われたメガセル間の配線レイア
ウトの一例を示す図である。FIG. 1 is a diagram showing an example of a wiring layout between megacells performed according to the present invention.
【図２】前記メガセル間の配線レイアウトを実現するた
めのプログラムのフローチャートを示す図である。FIG. 2 is a diagram showing a flowchart of a program for realizing a wiring layout between the megacells.
【図３】従来例により行われたメガセル間の配線レイア
ウトの一例を示す図である。FIG. 3 is a diagram showing an example of a wiring layout between megacells performed in a conventional example.
１，１９ メガセルＡ
２，２０ メガセルＢ
３，４，５ 配線セル
６，７，８，２１，２２，２３ 第２配線端子９
，２４ 第１配線端子
１０〜１２，２５〜２９ コンタクト１３，１７
，３４〜３６ 第１配線層１４〜１６，３０〜３
３ 第２配線層１８，３７ チャネル1, 19 Megacell A 2, 20 Megacell B 3, 4, 5 Wiring cell 6, 7, 8, 21, 22, 23 Second wiring terminal 9
, 24 First wiring terminals 10-12, 25-29 Contacts 13, 17
, 34-36 first wiring layer 14-16, 30-3
3 Second wiring layer 18, 37 channel
Claims (1)
イアウトを自動的に行う自動レイアウト方法において、
前記機能マクロ間のチャネルを端子引出し部と配線延長
部とに分割する第１の方法と、ライブラリ化された配線
セルを選択する第２の方法と、前記第１の方法を介して
分割されたチャネルに、前記第２の方法を介して選択さ
れた配線セルをはめ込む第３の方法と、を有することを
特徴とする自動レイアウト方法。[Claim 1] An automatic layout method that automatically performs wiring layout between functional macros of different sizes, comprising:
A first method of dividing the channel between the functional macros into a terminal draw-out section and a wiring extension section, a second method of selecting a library wiring cell, and a method of dividing the channel between the functional macros through the first method. An automatic layout method comprising: a third method of fitting the wiring cell selected via the second method into the channel.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3001331A JPH04251964A (en) | 1991-01-10 | 1991-01-10 | Automatic layout method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3001331A JPH04251964A (en) | 1991-01-10 | 1991-01-10 | Automatic layout method |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04251964A true JPH04251964A (en) | 1992-09-08 |
Family
ID=11498518
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3001331A Pending JPH04251964A (en) | 1991-01-10 | 1991-01-10 | Automatic layout method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04251964A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7725865B2 (en) | 2005-03-29 | 2010-05-25 | Fujitsu Microelectronics Limited | Method, storage media storing program, and component for avoiding increase in delay time in semiconductor circuit having plural wiring layers |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02174555A (en) * | 1988-12-27 | 1990-07-05 | Nec Corp | Dc/dc converter |
| JPH03124260A (en) * | 1989-10-04 | 1991-05-27 | Fanuc Ltd | Dc-dc converter |
| JPH0449844A (en) * | 1990-06-19 | 1992-02-19 | Fanuc Ltd | Dc/dc converter |
-
1991
- 1991-01-10 JP JP3001331A patent/JPH04251964A/en active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02174555A (en) * | 1988-12-27 | 1990-07-05 | Nec Corp | Dc/dc converter |
| JPH03124260A (en) * | 1989-10-04 | 1991-05-27 | Fanuc Ltd | Dc-dc converter |
| JPH0449844A (en) * | 1990-06-19 | 1992-02-19 | Fanuc Ltd | Dc/dc converter |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7725865B2 (en) | 2005-03-29 | 2010-05-25 | Fujitsu Microelectronics Limited | Method, storage media storing program, and component for avoiding increase in delay time in semiconductor circuit having plural wiring layers |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4823276A (en) | Computer-aided automatic wiring method for semiconductor integrated circuit device | |
| JP2020129668A (en) | Adaptive multi- hierarchy power distribution grid for integrated circuit | |
| JP3001403B2 (en) | Logic circuit layout method | |
| JPH04211154A (en) | Layout method for integrated circuit | |
| US5331572A (en) | Integrated circuit and layout system therefor | |
| CN114487796A (en) | Design method for peripheral circuit in test chip and test chip thereof | |
| JPH04251964A (en) | Automatic layout method | |
| US6449760B1 (en) | Pin placement method for integrated circuits | |
| CN114239451A (en) | Method and device for optimizing connection relation of power switch unit | |
| Alia et al. | Automated module placement and wire routeing according to a structured biplanar scheme in printed boards | |
| JP3204381B2 (en) | Automatic placement and routing of semiconductor devices | |
| JP3570883B2 (en) | Semiconductor integrated circuit wiring method | |
| JP2773719B2 (en) | Semiconductor device layout design method and apparatus | |
| JPH05181936A (en) | Wiring method | |
| JPH0850599A (en) | Method for generating layout for data path circuit | |
| JPH10116914A (en) | Method for automatically placing and wiring semiconductor integrated circuit | |
| JP3204380B2 (en) | Automatic placement and routing method | |
| JP2844945B2 (en) | Layout design method for integrated circuits | |
| CN110610021A (en) | Method for quickly designing DDR wiring by LAYOUT | |
| JPH05121549A (en) | Automatic lay-out apparatus for integrated circuit | |
| JP2004005591A (en) | Design method for semiconductor integrated circuit | |
| JPH04101276A (en) | Integrated circuit designing device | |
| JPH09199602A (en) | Wide wiring method and semiconductor integrated circuit | |
| JPH08125025A (en) | Microcomputer core and its layout method | |
| JPH04181377A (en) | Wiring layer allocation system |