JPH0425181A - 薄膜トランジスタメモリおよびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は薄膜トランジスタメモリおよびその製造方法に
関するものである。

〔従来の技術〕

最近、Ｅ２ＦＲＯＭ等のメモリとして、メモリ用トラン
ジスタと、駆動用トランジスタ（多数のメモリトランジ
スタで構成されるメモリアレイの駆動回路を構成するト
ランジスタ、または各メモリトランジスタにそれぞれ接
続されて各メモリトランジスタを選択駆動するトランジ
スタ）とを、薄膜トランジスタで構成した薄膜トランジ
スタメモリが開発されている。

第５図は従来の薄膜トランジスタメモリを示している。

この薄膜トランジスタメモリは、ガラス等からなる基板
１の上に、メモリ用薄膜トランジスタ（以下メモリトラ
ンジスタという）Ｔ＋と、駆動用薄膜トランジスタ（以
下駆動トランジスタという）Ｔ２とを形成したもので、
メモリトランジスタＴ１は、基板１上に形成したゲート
電極Ｇ１の上に、電荷蓄積機能をもたない窒化シリコン
（Ｓ］　Ｎ）からなる耐圧保持用絶縁膜２ａの上にシリ
コン原子Ｓｉの組成比を多くして電荷蓄積機能をもたせ
た窒化シリコンからなるメモリ性絶縁膜２ｂを積層した
二層膜構造のゲート絶縁膜２と、半導体層３と、オーミ
ックコンタクト層４と、ソース、ドレイン電極Ｓ、、Ｄ
、とを積層して構成されている。また、駆動トランジス
タＴ２は、基板１上に形成したゲート電極Ｇ２の上に、
電荷蓄積機能をもたない窒化シリコンからなるゲート絶
縁膜５と、半導体層６と、オーミックコンタクト層７と
、ソース、ドレイン電極Ｓ２．Ｄ２とを積層して構成さ
れている。なお、メモリトランジスタＴ１と駆動トラン
ジスタＴ２の半導体層３゜６は、いずれもｉ型半導体、
例えばｉ型のアモルファス・シリコンまたはポリ・シリ
コン（ｆＳｉ）からなっており、また両トランジスタＴ
、。

Ｔ２のオーミックコンタクト層４，７は、いずれもｎ型
半導体、例えば燐（Ｐ）等のｎ型不純物をドープしたｎ
型のアモルファス・シリコンまたはポリ・シリコン（ｎ
”　−８ｊ　）からなっている。

また、図示しないが、前記メモリトランジスタＴ１と駆
動トランジスタＴ２のゲート電極Ｇｌ＋Ｇ２はそれぞれ
これと一体に形成されたゲートラインにつながっており
、またメモリトランジスタＴ１のソース電極Ｓ１および
ドレイン電極Ｄ１と、駆動トランジスタＴ２のソース電
極Ｓ２およびドレイン電極Ｄ２は、それぞれこれら電極
と一体に形成されたソースラインおよびドレインライン
につながっている。

第６図は前記薄膜トランジスタメモリの製造方法を工程
順に示しており、この薄膜トランジスタメモリのメモリ
トランジスタＴ、と駆動トランジスタＴ２は次のような
工程で製造されている。

まず、第６図（ａ）示すように、ガラス等からなる基板
１上にクロム（Ｃｒ　）等の金属膜を堆積し、この金属
膜をパターニングしてメモリトランジスタＴ、および駆
動トランジスタＴ２のゲート電極Ｇ、、Ｇ２と図示しな
いゲートラインを同時に形成した後、前記基板１上に、
電荷蓄積機能をもたない駆動トランジスタ用ゲート絶縁
膜５と、半導体層６と、オーミックコンタクト層７と、
駆動トランジスタＴ２のソース、ドレイン電極Ｓ２＋Ｄ
２となるクロム等のソース、ドレイン電極用金属膜８と
を順次堆積する。

次に、第６図（ｂ）に示すように、前記駆動トランジス
タ用ゲート絶縁膜５と半導体層６とオーミックコンタク
ト層７とソース、ドレイン電極用金属膜８との積層膜を
、フォトリソグラフィ法により駆動トランジスタＴ２の
素子形状にパターニングし、メモリトランジスタＴ１の
ゲート電極Ｇ、を露出させる。

次に、第６図（Ｃ）に示すように、前記基板１上に、耐
圧保持用絶縁膜２ａと電荷蓄積機能をもつメモリ性絶縁
膜２ｂとを順次堆積してこの両絶縁膜２ａ、２ｂからな
るメモリトランジスタ用ゲート絶縁膜２を形成し、さら
にその上に、半導体層３と、オーミックコンタクト層４
と、メモリ用薄膜トランジスタＴ１のソース、ドレイン
電極Ｓ、、Ｄ、となるクロム等のソース、ドレイン電極
用金属膜９とを順次堆積する。

次に、第６図（ｄ）に示すように、前記メモリトランジ
スタ用ゲート絶縁膜２と半導体層３とオーミックコンタ
クト層４とソース、ドレイン電極用金属膜９との積層膜
を、フォトリソグラフィ法によりメモリトランジスタＴ
１の素子形状にパタニングし、駆動トランジス２１２部
分の上の前記積層膜２，３，４．９を除去する。

次に、第６図（ｅ）に示すように、メモリトランジスタ
Ｔ１部分および駆動トランジス２１２部分のソース、ド
レイン電極用金属膜８，９とその下のオーミックコンタ
クト層４，７をフォトリソグラフィ法によりパターニン
グして、メモリトランジスタＴ１のソース、ドレイン電
極ｓ＋、Ｓｔおよび図示しないソース、ドレインライン
と、駆動トランジスタＴ２のソース、ドレイン電極Ｓ２
゜Ｄ２および図示しないソース、ドレインラインを同時
に形成し、メモリトランジスタＴ１と駆動トランジスタ
Ｔ２とを完成する。

なお、この製造方法では、まず駆動トランジスタＴ２を
構成する積層膜（ゲート絶縁膜５と半導体層６とオーミ
ックコンタクト層７とソース、ドレイン電極用金属膜９
）の堆積とその素子形状へのパターニングを行ない、次
いでメモリトランジスタＴ、を構成する積層膜（ゲート
絶縁膜２と半導体層３とオーミックコンタクト層４とソ
ース。

ドレイン電極用金属膜８）の堆積とその素子形状へのパ
ターニングを行なっているが、メモリトランジスタＴ１
を構成する積層膜と駆動トランジスタＴ２を構成する積
層膜の堆積およびそのパターニングは逆の順序で行なわ
れる場合もある。また、メモリトランジスタＴ１のゲー
ト絶縁膜２は、メモリ性絶縁膜２ｂのみを十分な絶縁耐
圧がとれる厚さに形成した単層膜とされる場合もある。

〔発明が解決しようとする課題〕

しかしながら、前記従来の薄Ｍ　ｌ−ランジスタメモリ
は、メモリトランジスタＴ１のゲート絶縁膜２を電荷蓄
積機能をもつ絶縁膜（耐圧保持用絶縁膜２ａとメモリ性
絶縁膜２ｂとの二層膜またはメモリ性絶縁膜２ｂのみの
単層膜）で形成し、駆動トランジスタＴ２のゲート絶縁
膜５を電荷蓄積機能をもたない絶縁膜で形成したもので
あるため、このメモリトランジスタＴ、と駆動トランジ
スタＴ２とを形成するには、前述した製造方法のように
、メモリトランジスタＴ１を構成するゲート絶縁膜２と
半導体層３とオーミックコンタクト層４とソース、ドレ
イン電極用金属膜８の堆積と、駆動トランジスタＴ２を
構成するゲート絶縁膜５と半導体層６とオーミックコン
タクト層７とソース。

ドレイン電極用金属膜９の堆積とを別工程で行なうじか
なく、したがって前記従来の薄膜トランジスタメモリは
、その製造プロセスが長くて、製造コストが高なってし
まうという問題をもっていた。

本発明はこのような実情にかんがみてなされたものであ
って、その目的とするところは、製造プロセスを簡略化
して製造コストを低減することができる薄膜トランジス
タメモリを提供するとともに、あわせてその製造方法を
提供することにある。

〔課題を解決するための手段〕

本発明の薄膜トランジスタメモリは、メモリ用薄膜トラ
ンジスタと駆動用薄膜トランジスタとを、基板上に形成
したゲート電極の上にゲート絶縁膜と半導体層とオーミ
ックコンタクトからなるオーミックコンタクト層とソー
ス、ドレイン電極とを積層した構成とするとともに、前
記メモリ用薄膜トランジスタと駆動用薄膜トランジスタ
のゲート絶縁膜をいずれも、少なくとも表層に電荷蓄積
機能をもつ絶縁膜とし、かつ前記メモリ用薄膜トランジ
スタと駆動用薄膜トランジスタの半導体層をそれぞれ同
じｉ型半導体で形成するとともに、前記メモリ用薄膜ト
ランジスタの半導体層のチャンネル領域に、前記オーミ
ックコンタクト層に含まれているｎ型不純物を拡散させ
たことを特徴とするものである。

また、本発明の薄膜トランジスタメモリの製造方法は、
基板上にメモリ用薄膜トランジスタと駆動用薄膜トラン
ジスタのゲート電極を同時に形成し、このゲート電極を
形成した前記基板上に、少なくとも表層に電荷蓄積機能
をもつゲート絶縁膜と、ｉ型半導体からなる半導体層と
、ｎ型゛１４導体からなるオーミックコンタクト層と、
ソース　ドレイン電極用金属膜とを順次堆積した後、前
記メモリ用薄膜トランジスタ部分だけのソース、ドレイ
ン電極用金属膜とその下のオーミックコンタクト層とを
ソース電極およびドレイン電極の形状にパターニングし
、この後加熱処理により前記半導体層にその上のオーミ
ックコンタクト層に含まれているｎ型不純物を熱拡散さ
せ、この加熱処理後に前記駆動用薄膜トランジスタ部分
のソース、ドレイン電極用金属膜とその下のオーミック
コンタクト層とをソース電極およびドレイン電極の形状
にパターニングすることを特徴とするものである。

〔作用〕

すなわち、本発明の薄膜トランジスタメモリは、メモリ
用薄膜トランジスタのゲート絶縁膜と駆動用薄膜トラン
ジスタのゲート絶縁膜との両方を、少なくとも表層に電
荷蓄積機能をもつ絶縁膜で形成し、かつ前記メモリ用薄
膜トランジスタと駆動用薄膜トランジスタの半導体層を
それぞれ同じｉ型半導体で形成するとともに、メモリ用
薄膜トランジスタと駆動用薄膜トランジスタとのうち、
ヒステリシス性のないｖＧ−ＩＤ特性が望まれる駆動用
薄膜トランジスタの半導体層のチャンネル領域にｎ型不
純物を拡散させることによって、この駆動用薄膜トラン
ジスタの■。−ＩＤ特性をヒステリシス性のない特性と
したものである。

この薄膜トランジスタメモリによれば、メモリ用薄膜ト
ランジスタと駆動用薄膜トランジスタのゲート絶縁膜を
同じ絶縁膜（少なくとも表層に電荷蓄積機能をもつ絶縁
膜）とし、かつメモリ用薄膜トランジスタと駆動用薄膜
トランジスタの半導体層も同じ１型半導体で形成して、
駆動用薄膜トランジスタの半導体層のチャンネル領域に
ｎ型不純物を拡散させているため、メモリ用薄膜ｌ・ラ
ンジスタを構成するゲート絶縁膜と半導体層とオーミッ
クコンタクト層およびソース、ドレイン電極用金属膜と
、駆動用薄膜トランジスタを構成するゲート絶縁膜と半
導体層とオーミックコンタクト層およびソース、ドレイ
ン電極用金属膜とを同じ工程で堆積することかできる。

また、この薄膜トランジスタメモリでは、駆動用薄膜ト
ランジスタの半導体層に拡散させるｎ型不純物を、この
半導体層の上のオーミックコンタクト層に含まれている
ｎ型不純物としているため、ゲート絶縁膜の上に半導体
層とオーミックコンタクト層とソース。

ドレイン電極用金属膜を堆積した後に加熱処理すること
で、駆動用薄膜トランジスタの半導体層にｎ型不純物を
熱拡散させることができる。

したがって、本発明の薄膜トランジスタメモリによれば
、その製造プロセスを簡略化して製造コストを低減する
ことができる。

また、本発明の薄膜トランジスタメモリの製造方法は、
メモリ用薄膜トランジスタおよび駆動用薄膜トランジス
タを構成するゲート絶縁膜と半導体層とオーミックコン
タクト層およびソース、ドレイン電極用金属膜を同じ工
程で堆積した後、メモリ用薄膜トランジスタ部分だけの
ソース、ドレイン電極用金属膜とその下のオーミックコ
ンタクト層とをソース電極およびドレイン電極の形状に
パターニングしてから、加熱処理により前記半導体層に
その」二のオーミックコンタクト層に含まれているｎ型
不純物を熱拡散させ、この加熱処理後に前記駆動用薄膜
トランジスタ部分のソース、ドレイン電極用金属膜とそ
の下のオーミックコンタクト層とをソース電極およびド
レイン電極の形状にパターニングするものである。

この製造方法によれば、半導体層にｎ型不純物を熱拡散
させる加熱処理に先立って、メモリ用薄膜トランジスタ
部分のソース、ドレイン電極用金属膜とオーミックコン
タクト層とをソース、ドレイン電極の形状にパターニン
グしているため、メモリ用薄膜トランジスタ部分の半導
体層の上にオーミックコンタクト層があっても、メモリ
用薄膜トランジスタ部分の半導体層には、ソース、ドレ
イン電極の下のみにチャンネル領域を除いてｎ型不純物
が熱拡散するだけであり、したがってメモリ用薄膜］・
ランジスタのＶ　ｃ　　Ｉ　ｏ特性はゲート絶縁膜の電
荷蓄積機能に応じたヒステリシス性をもつ特性となるし
、また駆動用薄膜トランジスタ部分のソース、ドレイン
電極用金属膜とその下のオーミックコンタクト層は、加
熱処理前はパタニングせず、半導体層にｎ型不純物を拡
散させた後にソース、ドレイン電極の形状にパターニン
グしているため、駆動用薄膜トランジスタ部分の半導体
層には、そのチャンネル領域にもｎ型不純物を拡散させ
て、駆動用薄膜ｌ・ランジスタのｖ６ＩＤ特性をヒステ
リシス性のない特性とすることができる。

〔実施例〕

以下、本発明の一実施例を第１図〜第４図を参照して説
明する。

第１図は本実施例の薄膜トランジスタメモリの断面図で
あり、この薄膜トランジスタメモリは、ガラス等からな
る基板１コの上に、メモリ用薄膜トランジスタ（以下メ
モリトランジスタという）ＴＩＯと、駆動用薄膜ｌ・ラ
ンジスタ（以下駆動トランジスタという）Ｔ２０とを形
成したものであり、前記メモリＩ・ランジスタＴ、。は
、基板１１上に形成したゲート電極ＧＩＯの上に、ゲー
ト絶縁膜１２と、半導体層］３と、オーミックコンタク
ト層］５ ］４と、ソース、ドレイン電極Ｓ、ｏ、Ｄ、ｏとを積層
して構成されている。前記ゲート絶縁膜１２は、その表
層に電荷蓄積機能をもたせた絶縁膜とされており、この
ゲート絶縁膜］２は、電荷蓄積機能をもたない窒化シリ
コン（Ｓｔ　Ｎ）からなる耐圧保持用絶縁膜１２ａの上
に、シリコン原子Ｓｉの組成比を多くして電荷蓄積機能
をもたせた窒化シリコンからなるメモリ性絶縁膜１２ｂ
を積層した二層膜構造となっている。また、前記半導体
層１３は、ｎ型半導体、例えばｎ型のアモルファス・シ
リコンまたはポリ・シリコン（ｉ−８ｉ）で形成されて
おり、オーミックコンタクト層１４は、ｎ型半導体、例
えば燐（Ｐ）等のｎ型不純物をドープしたｎ型のアモル
ファス・シリコンまたはポリ・シリコン（ｎ４−３ｔ　
）で形成されている。

また、駆動トランジスタＴ２ｏは、基板］］上に形成し
たゲート電極Ｇ２ｏの上に、前記メモリトランジスタＴ
１ｏのゲート絶縁膜と同じゲート絶縁膜（耐圧保持用絶
縁膜１２ａとメモリ性絶縁膜１２ｂとの二層膜）１２と
、メモリトランジスタ］−６ Ｔ１０の半導体層１３と同じｎ型半導体からなる半導体
層１３と、メモリトランジスタＴ１ｏのオーミックコン
タクト層１４と同じｎ型半導体からなるオーミックコン
タクト層１４と、ソース、ドレイン電極Ｓ　２０＋　　
Ｄ　２０とを積層して構成されており、また、この駆動
トランジスタＴ２ｏのゲート電極Ｇ２０はメモリトラン
ジスタＴ１ｏのゲート電極ＧＩＯと同じ金属膜で形成さ
れ、ソース、ドレイン電極Ｓ　２０＋　　Ｄ　２０はメ
モリトランジスタＴ、。のソース。

ドレイン電極Ｓ、ｏ、Ｄ、ｏと同じ金属膜で形成されて
いる。なお、図示しないが、前記メモリトランジスタＴ
、。と駆動トランジスタＴ２０のゲート電極ＧＩＯＩＧ
２０はそれぞれこれと一体に形成されたゲートラインに
つながっており、またメモリトランジスタＴＩＯのソー
ス電極ＳＩＯおよびドレイン電極り、０と、駆動トラン
ジスタＴ２ｏのソース電極Ｓ２０およびドレイン電極Ｄ
２Ｑは、それぞれこれら電極と一体に形成されたソース
ラインおよびドレインラインにつながっている。

また、メモリトランジスタＴ、。の半導体層１３には、
このメモリトランジスタＴｌｏのソース、ドレイン電極
Ｓ　Ｉ　Ｏｒ　　Ｄ　Ｉ　Ｏの下の部分のみに微量のｎ
型不純物か拡散されており、駆動トランジスタＴ２ｏの
半導体層１３には、この駆動トランジスタＴ２ｏのソー
ス、ドレイン電極Ｓ　２０ｒ　　Ｄ　２０の下の部分お
よびソース、ドレイン電極Ｓ２ｏ、Ｄ２８間のチャンネ
ル領域を含む全域にわたって、微量のｎ型不純物が拡散
されている。このメモリトランジスタＴＩＯおよび駆動
トランジスタＴ２ｏの半導体層１３に拡散されたｎ型不
純物は、この半導体層１３の上のオーミックコンタクト
層１４に含まれているｎ型不純物（燐等）であり、この
半導体層１３のｎ型不純物拡散部分（図に点模様を施し
て示した部分）１３ａは、ｎ型の度合が極めて少ないｎ
型シリコン（ｎ−−３ｊ　）となっている。

このように、駆動トランジスタＴ２ｏの半導体層１３に
、そのチャンネル領域を含む全域にイったって微量のｎ
型不純物を拡散しているのは、この駆動トランジスタＴ
２ｏのＶＧ−■Ｄ特性をヒステリシス性のない特性とす
るためであり、この駆動１・ランジスタＴ２ｏの半導体
層］３に微量のｎ型不純物を拡散して、そのチャンネル
領域を僅かにｎ型とすれば、駆動トランジスタＴ２ｏの
ゲート絶縁膜１２か、耐圧保持用絶縁膜１２ａの上にメ
モリ性絶縁膜１２ｂを積層した電荷蓄積機能をもつ絶縁
膜であっても、この駆動トランジスタＴ２ｏのＶＧ−１
゜特性はヒステリシス性のない特性となる。

なお、メモリトランジスタＴＩＯの半導体層１３には、
ソース、ドレイン電極Ｓ　Ｉ　Ｏ＋　　ＤＩ　Ｏの下の
みにｎ型不純物が拡散されているだけであり、このメモ
リトランジスタＴ１ｏの半導体層］３のチャンネル領域
はｎ型不純物が拡散されていないｉ型半導体であるため
、このメモリトランジスタＴ１ｏのＶｏ−ＩＤ特性はゲ
ート絶縁膜１２の電荷蓄積機能に応じたヒステリシス性
をもっている。

第２図および第３図は前記メモリトランジスタＴ１ｏお
よび駆動トランジスタＴ２ｏのＶ６−Ｉ。特性を示した
もので、メモリトランジスタＴ１ｏのＶ６−ＩＤ特性は
、第２図に示すようにメモリ素子として十分なヒステリ
シス性をもっており、駆動トランジスタＴ２ｏのＶ６−
ＩＤ特性は、第３図に示すようにほとんどヒステリシス
性のない特性となっている。

なお、第２図および第３図に示したメモリトランジスタ
Ｔ１ｏおよび駆動！・ランジスタＴ２ｏのＶ６ＩＤ特性
は、ゲート絶縁膜］２の膜厚を２０００人（耐圧保持用
絶縁膜１．２　ａの膜厚１９００人、メモリ性絶縁膜１
２　ｂの膜厚１００人）とし、ドレイン電圧ＶＤを１０
Ｖ１ソース電圧ｖｓをＯＶとし、ゲート電圧Ｖ６を＋４
０Ｖ〜−４０Ｖに変化させて、メモリトランジスタＴ１
ｏのソース、ドレイン電極Ｓ１ｏ、Ｄ１ｏ間に流れる電
流値と、駆動トランジスタＴ２ｏのソース、ドレイン電
極Ｓ２０＋Ｄ２ｏ間に流れる電流値とを測定した結果で
あり、メモリトランジスタＴ１ｏのＶ　ｃ　　Ｉ　ｏ特
性は、この測定条件において、ヒステリシス幅Ｗが約４
゜Ｖの大きなヒステリシス性をもっているのに対し、駆
動トランジスタＴ２ｏのＶ６−Ｉ、特性は、ヒステリシ
ス幅Ｗが約３ｖの極めて小さなヒステリシス性をもつだ
けである。

このように、駆動トランジスタＴ２０の半導体層］３に
微量のｎ型不純物を拡散させるとこの駆動トランジスタ
Ｔ２ｏのＶＣ−ＩＤ特性のヒステリシス性が小さくなる
のは、ｉ型の半導体層１３にｎ型不純物を拡散させると
、この半導体層１３のバンドギャップが小さくなって、
半導体層１３のバンドギャップと、ゲート絶縁膜１２の
バンドギャップとの差（バリアハイド）が大きくなり、
そのため、ゲート絶縁膜１２が電荷蓄積機能をもってい
ても、半導体層１３とゲート絶縁膜１２との間の電荷の
注入効果がほとんどなくなって、ヒステリシス性が小さ
くなるためと考えられる。

第４図は前記薄膜トランジスタメモリの製造方法を工程
順に示しており、この薄膜トランジスタメモリのメモリ
トランジスタＴ１と駆動トランジスタＴ２は次のような
工程で製造される。

まず、第４図（ａ）示すように、ガラス等からなる基板
１１上にクロム（Ｃｒ　）等の金属膜を堆積し、この金
属膜をパターニングしてメモリトランジスタＴＩＯおよ
び駆動トランジスタＴ２ｏのゲー２　］ ト電極Ｇ１ｏ、Ｇ２ｏと図示しないゲートラインを同時
に形成した後、前記基板］１上に、電荷蓄積機能をもた
ない窒化シリコンからなる耐圧保持用絶縁膜１２ａと、
シリコン原子Ｓｊの組成比を多くして電荷蓄積機能をも
たせた窒化シリコンからなるメモリ性絶縁膜１２ｂとを
順次堆積して、この両絶縁膜］、２ａ、１２ｂからなる
ゲート絶縁膜１２を形成し、さらにその上に、ｉ型半導
体からなる半導体層１３と、ｎ型半導体からなるオーミ
ックコンタクト層］４と、メモリトランジスタＴ、。お
よび駆動トランジスタＴ２ｏのソース、ドレイン電極Ｓ
、ｏ、Ｄ、。およびＳ２ｏ、Ｄ２ｏとなるクロム等のソ
ース、ドレイン電極用金属膜１５とを順次堆積する。

次に、第４図（ｂ）に示すように、前記ゲート絶縁膜１
２と半導体層］３とオーミックコンタクト層１４とソー
ス、ドレイン電極用金属膜１５との積層膜を、フォトリ
ソグラフィ法によりメモリトランジスタＴ１ｏおよび駆
動トランジスタＴ２ｏの素子形状にパターニングし、こ
の積層膜をメモリトランジスタ１１０部分と駆動１〜ラ
ンジスタＴ２０部分とに分離する。

次に、第４図（Ｃ）に示すように、メモリトランジスタ
Ｔ、。部分のソース、ドレイン電極用金属膜１５とその
下のオーミックコンタクト層１４をフォトリソグラフィ
法によりパターニングして、メモリトランジスタＴ、ｏ
のソース、ドレイン電極Ｓ＋ｏ＋Ｓ＋ｏと図示しないソ
ース、ドレインラインを形成し、メモリトランジスタＴ
ＩＯを完成する。

なお、駆動トランジス２１２６部分のソース、ドレイン
電極用金属膜１５とその下のオーミックコンタクト層１
４は、パターニングせずに駆動トランジスタ１２８部分
全域に残しておく。

次に、第４図（ｃ）に示すように、基板１１全体を前記
半導体層１３およびオーミックコンタクト層１４の堆積
温度より高い温度で加熱処理し、前記半導体層１３にそ
の上のオーミックコンタクト層（ｎ型半導体層）１４に
含まれているｎ型不純物（燐等）を熱拡散する。この加
熱処理における加熱温度は、オーミックコンタクト層１
４から半導体層１３へのｎ型不純物の拡散が極く僅かに
生じる程度に制御して行なう。このように、半導体層１
３に微量のｎ型不純物を拡散させると、この半導体層１
３のｎ型不鈍物拡散部分］−３ａがｎ型の度合が極めて
少ないｎ型シリコン（ｎＳｉ）となる。

この場合、前記オーミックコンタクト層１４は、メモリ
トランジスタＴＩＯ部分の半導体層１３の上にも、駆動
トランジス２１２６部分の半導体層］３の上にもあるた
め、前記加熱処理を行なうと、メモリトランジスタ１１
８部分と駆動トランジス２１２６部分の半導体層１３に
それぞれオーミックコンタクト層１４に含まれているｎ
型不純物が熱拡散するが、メモリトランジスタ１１８部
分のソース。

ドレイン電極用金属膜１５とオーミックコンタクト層１
４とは、この加熱処理に先立ってソースドレイン電極Ｓ
　ＩＯ＋　　Ｄ　１０の形状にパターニングしであるた
め、メモリＩ・ランジスタＴ１ｏの半導体層１３には、
ソース、ドレイン電極Ｓ、ｏ、Ｄ、ｏの下のみにチャン
ネル領域を除いてｎ型不純物が拡散するだけであり、し
たがってこのメモリトランジスタＴ１ｏのＶ、、−ＩＤ
特性は、第２図に示したようなゲート絶縁膜１２の電荷
蓄積機能に応じたヒステリシス性をもつ。

一方、駆動トランジス２１２６部分のソース、ドレイン
電極用金属膜１５とその下のオーミックコンタクト層１
４は、前記加熱処理前はパターニングされずに駆動トラ
ンジスタＴ２０部分全域に残されているため、駆動トラ
ンジス２１２６部分の半導体層１３には、ソース、ドレ
イン電極Ｓ　２０＋　　Ｄ　２０の下の部分およびソー
ス、ドレイン電極Ｓ　２０゜Ｄ２０間のチャンネル領域
を含む全域にわたってｎ型不純物が拡散される。したが
って駆動トランジスタＴ２０の半導体層１３はチャンネ
ル領域も僅かにｎ型となるから、駆動トランジスタＴ２
０のゲート絶縁膜１２が耐圧保持用絶縁膜１２ａの上に
メモリ性絶縁膜１−２　ｂを積層した電荷蓄積機能をも
つ絶縁膜であっても、この駆動トランジスタＴ２゜のＶ
６−ＩＤ特性は、第３図に示したようなヒステリシス性
のない特性となる。

次に、第４図（ｅ）に示すように、駆動ｌ・ランジスタ
Ｔ２０部分のソース、ドレイン電極用金属膜］５とその
下のオーミックコンタクト層］４をフォトリソグラフィ
法によりパターニングして駆動トランジスタＴ２ｏのソ
ース、ドレイン電極Ｓ２０＋Ｄ２０と図示しないソース
、ドレインラインを形成し、駆動トランジスタＴ２ｏを
完成する。

すなわち、前記実施例の薄膜ｌ・ランジスタメモリは、
メモリトランジスタＴＩＯのゲート絶縁膜１２と駆動ト
ランジスタＴ２ｏのゲート絶縁膜１２との両方を、表層
に電荷蓄積機能をもつ絶縁膜（耐圧保持用絶縁膜１２　
ａとメモリ性絶縁膜１２ｂとの二層膜）で形成し、かつ
メモリトランジスタＴ１ｏと駆動トランジスタＴ２ｏの
半導体層１３をそれぞれ同じｉ型半導体で形成するとと
もに、メモリトランジスタＴ１０と駆動トランジスタＴ
２ｏとのうち、良好なスイッチング動作を行なうために
ヒステリシス性のないＶ。−１，特性が望まれる駆動ト
ランジスタＴ２ｏの半導体層１３のチャンネル領域にｎ
型不純物を拡散させることにょって、この駆動トランジ
スタＴ２ｏのＶｃ　　　ＩＤ特性をヒステリシス性のな
い特性としたものである。

この薄膜トランジスタメモリによれば、メモリトランジ
スタＴ１ｏと駆動トランジスタＴ２ｏのゲート絶縁膜１
２を同じ絶縁膜（表層に電荷蓄積機能をもつ絶縁膜）と
し、かつメモリトランジスタＴ１ｏと駆動トランジスタ
Ｔ２ｏの半導体層１３も同じｉ型半導体で形成して、駆
動トランジスタＴ２゜の半導体層１３のチャンネル領域
にｎ型不純物を拡散させているため、メモリトランジス
タＴ１ｏを構成するゲート絶縁膜１２と半導体層１３と
オーミックコンタクト層１４およびソース、ドレイン電
極用金属膜１５と、駆動トランジスタＴ２０を構成する
ゲート絶縁膜］２と半導体層１３とオーミックコンタク
ト層１４およびソース、ドレイン電極用金属膜１５とを
同じ工程で堆積することができる。また、この薄膜トラ
ンジスタメモリでは、駆動トランジスタＴ２ｏの半導体
層］３に拡散させるｎ型不純物を、この半導体層］３の
上のオーミックコンタクト層］４に含まれているｎ型不
純物としているため、ゲート絶縁膜１２の」二に半導体
層１３とオーミックコンタクト層１４とソース。

、ドレイン電極用金属膜］５を堆積した後に加熱処理す
ることで、駆動トランジスタＴ２ｏの半導体層］３にｎ
型不純物を熱拡散させることができる。

したがって、この薄膜トランジスタメモリによれば、そ
の製造プロセスを簡略化して製造コストを低減すること
かできる。

また、前記実施例の薄膜トランジスタメモリの製造方法
は、メモリトランジスタＴ、。と駆動トランジスタＴ２
ｏのゲート絶縁膜１２と半導体層］３とオーミックコン
タクト層］４およびソース、ドレイン電極用金属膜１−
５を同じ工程で堆積した後、メモリＩ・ランジメタ１１
８部分だけのソース、ドレイン電極用金属膜］５とその
下のオーミックコンタクト層］４とをソース電極Ｓ、。

およびドレイン電極り、。の形状にパターニングしてか
ら、加熱処理により前記半導体層］３にその上のオーミ
ックコンタクト層１４に含まれているｎ型不純物を熱拡
散させ、この加熱処理後に駆動トランジスタＴ２ｏ部分
のソース、ドレイン電極用金属膜１５とその下のオーミ
ックコンタクト層１４とをソース電極Ｓ２０およびドレ
イン電極Ｄ２０の形状にパターニングするものである。

この製造方法によれば、半導体層１３にｎ型不純物を熱
拡散させる加熱処理に先立って、メモリトランジスタＴ
１０部分のソース、ドレイン電極用金属膜１５とオーミ
ックコンタクト層１４とをソス，ドＩツイン電極Ｓ，。

、Ｄ，ｏの形状にパターニングしているため、メモリト
ランジスタＴＩＯ部分の半導体層１３の上にオーミック
コンタクト層１４があっても、メモリトランジスタＴ１
ｏ部分の半導体層］３には、ソース、ドレイン電極Ｓ＋
ｏ＋Ｄ，ｏの下のみにチャンネル領域を除いてｎ型不純
物が熱拡散するだけであり、したがってメモリトランジ
スタＴ，。のｖ６−ＩＤ特性はゲート絶縁膜１２の電荷
蓄積機能に応じたヒステリシス性をもつ特性となるし、
また駆動トランジス２１２８部分のソース、ドレイン電
極用金属膜１５とその下のオーミックコンタクＩ・層１
４は、加熱処理前はパターニングせず、半導体層］３に
ｎ型不純物を拡散させた後にソース、ドレイン電極Ｓ　
２０＋　　Ｓ　２０の形状にパターニングしているため
、駆動トランジス２１２８部分の半導体層１Ｂには、そ
の升ヤンネル領域にもｎ型不純物を拡散させて、駆動ト
ランジスタのＶ６−ＩＤ特性をヒステリシス性のない特
性とすることかできる。

なお、前記実施例では、メモリトランジスタＴＩＯおよ
び駆動ｌ・ランジスタＴ２０のゲート絶縁膜１２を、耐
圧保持用絶縁膜１２ａの上にメモリ性絶縁膜１．　２　
ｂを積層した二層膜としているが、このゲート絶縁膜１
２は、メモリ性絶縁膜１２ｂのみを十分な絶縁耐圧がと
れる厚さに形成した単層膜としてもよく、要は前記ゲー
Ｉ・絶縁膜１２は、少なくとも表層に電荷蓄積機能をも
つ絶縁膜であればよい。

〔発明の効果〕

本発明の薄膜Ｉ・ランジスタメモリは、メモリ用薄膜ト
ランジスタのゲート絶縁膜と駆動用薄膜トランジスタの
ゲート絶縁膜との両方を、少なくとも表層に電荷蓄積機
能をもつ絶縁膜で形成し、かつ前記メモリ用薄膜トラン
ジスタと駆動用薄膜トランジスタの半導体層をそれぞれ
同じｉ型半導体で形成するとともに、メモリ用薄膜トラ
ンジスタと駆動用薄膜トランジスタとのうち、ヒステリ
シス性のないＶ６−ＩＤ特性が望まれる駆動用薄膜トラ
ンジスタの半導体層のチャンネル領域にｎ型不純物を拡
散させることによって、この駆動用薄膜トランジスタの
ＶＧ−ＩＤ特性をヒステリシス性のない特性としたもの
であるから、本発明の薄膜トランジスタメモリは、その
製造プロセスを簡略化して製造コストを低減することが
できる。

また、本発明の薄膜トランジスタメモリの製造方法によ
れば、メモリ用薄膜トランジスタおよび駆動用薄膜ｌ・
ランジスタを構成するゲート絶縁膜と半導体層とオーミ
ックコンタクト層およびソース、ドレイン電極用金属膜
を同じ工程で堆積するとともに、前記半導体層にｎ型不
純物を熱拡散させる加熱処理に先立って、メモリ用薄膜
トランジスタ部分のソース、ドレイン電極用金属膜とオ
ーミックコンタクト層とをソース　ドレイン電極の形状
にパターニングしているため、メモリ用薄膜トランジス
タ部分の半導体層の上にオーミックコンタクト層があっ
ても、メモリ用薄膜トランジスタ部分の半導体層には、
ソース、ドレイン電極の下のろにチャンネル領域を除い
てｎ型不純物が熱拡散するだけであり、したがってメモ
リ用薄膜トランジスタのＶ６−ＩＤ特性はゲート絶縁膜
の電荷蓄積機能に応じたヒステリシス性をもつ特性とな
るし、また駆動用薄膜ｌ・ランジスタ部分のソース、ド
レイン電極用金属膜とその下のオーミックコンタクト層
は、加熱処理前はパターニングせず、半導体層にｎ型不
純物を拡散させた後にソース。

ドレイン電極の形状にパターニングしているため、駆動
用薄膜ｌ・ランジスタ部分の半導体層には、そのチャン
ネル領域にもｎ型不純物を拡散させて、駆動用薄膜トラ
ンジスタのｖ６　Ｉ＋）特性をヒステリシス性のない特
性とすることができる。

【図面の簡単な説明】

第１図〜第４図は本発明の一実施例を示したもので、第
１図は薄膜トランジスタメモリの断面図、第２図および
第３図はメモリトランジスタおよび駆動トランジスタの
Ｖ３−ＩＤ特性図、第４図は薄膜トランジスタメモリの
製造工程図である。第５図および第６図は従来の薄膜ト
ランジスタメモリの断面図およびその製造工程図である
。 ］１・・・基板、Ｔｌｏ・・・メモリトランジスタ、Ｔ
２゜・・・駆動Ｉ・ランジスタ、Ｇｌ。、Ｇ２ｏ・・・
ゲート電極、］２・・・ゲート絶縁膜、１．２　ａ・・
・耐圧保持用絶縁膜、１．２　ｂ・・・メモリ性絶縁膜
、１３・・・半導体層、１、３　ａ・・・ｎ型不純物拡
散部分、１４・・・オーミックコンタクト層、Ｓ　ＩＯ
＋’　Ｓ　２ｏ−ソース電極、Ｄ＋ｏ＋Ｄ２ｏ・・・ド
レイン電極、１５・・・ソース、ドレイン電極用金属膜
。 出願人　　カシオ計算機株式会社

Claims (2)

【特許請求の範囲】
1. （１）基板上にメモリ用薄膜トランジスタと駆動用薄膜
   トランジスタとを形成した薄膜トランジスタメモリにお
   いて、 前記メモリ用薄膜トランジスタと駆動用薄膜トランジス
   タとを、前記基板上に形成したゲート電極の上にゲート
   絶縁膜と半導体層とｎ型半導体からなるオーミックコン
   タクト層とソース、ドレイン電極とを積層した構成とす
   るとともに、前記メモリ用薄膜トランジスタと駆動用薄
   膜トランジスタのゲート絶縁膜をいずれも、少なくとも
   表層に電荷蓄積機能をもつ絶縁膜とし、かつ前記メモリ
   用薄膜トランジスタと駆動用薄膜トランジスタの半導体
   層をそれぞれ同じｉ型半導体で形成するとともに、前記
   メモリ用薄膜トランジスタの半導体層のチャンネル領域
   に、前記オーミックコンタクト層に含まれているｎ型不
   純物を拡散させたことを特徴とする薄膜トランジスタメ
   モリ。
2. （２）基板上にメモリ用薄膜トランジスタと駆動用薄膜
   トランジスタのゲート電極を同時に形成し、このゲート
   電極を形成した前記基板上に、少なくとも表層に電荷蓄
   積機能をもつゲート絶縁膜と、ｉ型半導体からなる半導
   体層と、ｎ型半導体からなるオーミックコンタクト層と
   、ソース、ドレイン電極用金属膜とを順次堆積した後、
   前記メモリ用薄膜トランジスタ部分だけのソース、ドレ
   イン電極用金属膜とその下のオーミックコンタクト層と
   をソース電極およびドレイン電極の形状にパターニング
   し、この後加熱処理により前記半導体層にその上のオー
   ミックコンタクト層に含まれているｎ型不純物を熱拡散
   させ、この加熱処理後に前記駆動用薄膜トランジスタ部
   分のソース、ドレイン電極用金属膜とその下のオーミッ
   クコンタクト層とをソース電極およびドレイン電極の形
   状にパターニングすることを特徴とする薄膜トランジス
   タメモリの製造方法。