JPH04250713A - M series generating circuit - Google Patents
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Abstract
Description
【0001】0001
【産業用の利用分野】本発明はM系列生成回路に関し、
特に並列スクランブル回路あるいは並列デスクランブル
回路に好適である。[Field of industrial application] The present invention relates to an M-sequence generation circuit,
It is particularly suitable for parallel scrambling circuits or parallel descrambling circuits.
【0002】0002
【従来の技術】M系列(最大長周期系列)とは、図2の
ようなn段の帰還型シフトレジスタにより生成される符
号である。M系列は 2^n−1 の周期を持ち、1周
期の中には”0”が 2^(n−1) 個、”1” が
2^(n−1)−1 個含まれているので、n が大
きい場合には”1”あるいは”0” の出現確率はほぼ
0.5となる。したがって、M系列は擬似ランダム符号
とみなすことができる。このような擬似ランダム符号は
、デジタル伝送において、情報信号列と排他的論理和を
とることによって、伝送する信号のの零連続、あるいは
”1” 連続を抑圧するスクランブラとして用いるこ
とができる。2. Description of the Related Art An M sequence (maximum long period sequence) is a code generated by an n-stage feedback shift register as shown in FIG. The M sequence has a period of 2^n-1, and one period contains 2^(n-1) ``0''s and 2^(n-1)-1 ``1''s. Therefore, when n is large, the probability of appearance of "1" or "0" is approximately 0.5. Therefore, the M sequence can be regarded as a pseudorandom code. In digital transmission, such a pseudorandom code can be used as a scrambler to suppress consecutive zeros or consecutive "1"s in a signal to be transmitted by performing an exclusive OR with an information signal string.
【0003】しかしながら、図2のようなM系列生成回
路では、伝送路速度と同じ速度のクロックが必要になる
。すなわち、高速伝送路になるほど高価な高速素子が必
要だった。このため、信号を並列化して速度を落とし、
低速で動作させる並列スクランブラが考案されている。
たとえば AT&T Technical Journ
al, 65 (1986) pp123− 136
に、並列スクランブル回路の構成方法について記述され
ている。However, the M-sequence generation circuit shown in FIG. 2 requires a clock having the same speed as the transmission line speed. In other words, the higher the transmission speed, the more expensive high-speed elements were required. For this reason, the signals are parallelized to reduce their speed and
Parallel scramblers have been devised that operate at low speeds. For example, AT&T Technical Journal
al, 65 (1986) pp123-136
describes how to construct a parallel scrambling circuit.
【0004】この文献では並列スクランブラの構成方法
として2つの方法が述べられている。すなわち、pp1
23 − 125 の MethodI では、シフト
レジスタの状態nからn+1への変換行列を用いて並列
化する方法が述べられている。並列数をmとすると、状
態nからn+mへの変換行列を求め、それによって並列
スクランブル回路を構成する方法である。また、pp1
25 − 129 の Method II は、もと
のM系列から一定数個おきに取り出して作った数列もM
系列になるという、M系列の性質を利用した並列化の方
法である。特に Method II の場合、2の冪
乗おきに取り出して作った数列は、同じ生成多項式で、
もとのM系列と位相がずれただけのM系列になる。This document describes two methods for configuring a parallel scrambler. That is, pp1
23-125, Method I describes a method of parallelization using a transformation matrix from state n to n+1 of a shift register. Assuming that the number of parallel states is m, this is a method of finding a transformation matrix from state n to n+m, and configuring a parallel scrambling circuit using the transformation matrix. Also, pp1
Method II of 25-129 also creates a sequence of numbers extracted every certain number from the original M sequence.
This is a parallelization method that takes advantage of the property of the M sequence that it becomes a sequence. Especially in the case of Method II, the sequence created by extracting every power of 2 is the same generator polynomial,
The result is an M sequence that is simply out of phase with the original M sequence.
【0005】[0005]
【発明が解決しようとする課題】CCITTで勧告され
た新同期デジタルハイアラーキでは、各ハイアラーキで
、同一の生成多項式から生成されるM系列を用いて信号
をスクランブルする。しかしながら、信号の速度が異な
るために、各ハイアラーキの信号を同じスクランブル回
路で行うことは困難だった。たとえば、622.08
Mbit/s の速度を持つSTM−4 のためのスク
ランブル回路を、2488.32 Mbit/s の速
度のSTM−16 に使用することはできなかった。逆
に、STM−16 のスクランブル回路は、STM−4
に使うことはできるが、高速で動作する部品は高価であ
るため、無駄である。上記従来技術のような並列スクラ
ンブル方式を用いれば、信号を並列化して信号速度を同
じにできる(STM−16 の速度は、STM−4 の
ちょうど4倍であるので、STM−16 を4並列にす
れば並列化されたそれぞれの信号速度はSTM−4 の
速度と同じになる)。しかし、各ハイアラーキで並列数
が異なるため、結局同じスクランブル回路を用いること
はできない。すなわち、STM−4 用のスクランブル
回路を4個並べても、STM−16 用のスクランブル
回路は構成できなかった。したがって、それぞれのハイ
アラーキごとに別々のスクランブル回路を設計する必要
があり、回路の共有はできなかった。In the new synchronous digital hierarchy recommended by CCITT, signals are scrambled using M sequences generated from the same generator polynomial in each hierarchy. However, because the signals have different speeds, it has been difficult to use the same scrambling circuit for each hierarchy signal. For example, 622.08
A scrambling circuit for STM-4 with a speed of Mbit/s could not be used for STM-16 with a speed of 2488.32 Mbit/s. Conversely, the STM-16 scrambling circuit is
Although it can be used for many applications, it is a waste as components that operate at high speed are expensive. By using a parallel scrambling method like the conventional technology mentioned above, it is possible to parallelize the signals and make the signal speed the same (the speed of STM-16 is exactly four times that of STM-4, so STM-16 can be connected in four parallels). Then, the speed of each parallelized signal will be the same as the speed of STM-4). However, since each hierarchy has a different number of parallel circuits, the same scrambling circuit cannot be used after all. That is, even if four STM-4 scrambling circuits were arranged, an STM-16 scrambling circuit could not be constructed. Therefore, it was necessary to design a separate scrambling circuit for each hierarchy, and the circuits could not be shared.
【0006】本発明の目的は、異なるハイアラーキの信
号をスクランブルする場合でも同一の回路、同一のクロ
ック速度で動作するスクランブル回路を構成できる、M
系列生成回路を提供することである。An object of the present invention is to construct a scrambling circuit that operates at the same clock speed even when scrambling signals of different hierarchies.
An object of the present invention is to provide a sequence generation circuit.
【0007】[0007]
【課題を解決するための手段】上記目的を達成するため
に、本発明では、並列M系列生成回路から出力される符
号列から、各ハイアラーキで信号をスクランブルするの
に必要な符号を選択できるセレクタを設けた。セレクタ
でどのように符号を選択するかを以下に述べる。以下、
8並列STM−16 信号と2並列STM−4 信号の
スクランブル回路を共有する場合を例に述べる。並列数
をこのように選ぶと、信号速度が 311.04 Mb
it/s で同一となり、M系列生成回路のクロック速
度も同じにできる。M系列の生成多項式は、x^7 +
x^6 + 1 で、並列化しない場合は図2のよう
に、排他的論理和11とシフトレジスタ22とから回路
を構成できる。[Means for Solving the Problems] In order to achieve the above object, the present invention provides a selector that can select codes necessary for scrambling signals in each hierarchy from code strings output from a parallel M-sequence generation circuit. has been established. The following describes how to select a code using the selector. below,
An example will be described in which a scrambling circuit is shared between 8 parallel STM-16 signals and 2 parallel STM-4 signals. If the number of parallels is chosen like this, the signal speed will be 311.04 Mb.
It/s is the same, and the clock speed of the M-sequence generation circuit can also be the same. The generating polynomial of M series is x^7 +
If x^6 + 1 is not used in parallel, a circuit can be constructed from the exclusive OR 11 and the shift register 22 as shown in FIG.
【0008】M系列には、あるM系列の符号列から2の
冪乗個おきに選択して作った符号列は、元のM系列と位
相がずれているだけの、同じM系列であるという性質が
ある。この性質を利用した並列スクランブル回路の構成
法が、上記従来の技術で挙げた論文に示されている。こ
の構成法では、並列数 m と並列化された信号に印加
されるM系列の位相差 t の間には、p をM系列の
周期とすると、
m・t (modulo p) = 1の関係
が成立する。STM−16 では8並列、STM−4
では2並列とすると、M系列の周期 p = 2^7
−1 = 127 であるので、位相差はそれぞれ、1
6と64となる。
したがって並列化された信号の、隣同士に印加されるM
系列の位相差が16になるようにすればSTM−16
のスクランブル回路が、64になるようにすればSTM
−4 のスクランブル回路ができる。位相差は排他的論
理和を用いて作ることができ、STM−16 の場合図
3のようになる。図3において、S1とS2の位相差は
16であり、またS1とS5の位相差は64になる。し
たがって、S1とS5のみをセレクタ33で選択して信
号に印加すれば、2並列のSTM−4 のスクランブル
回路となる。すなわちセレクタ33で符号列を選択する
ことによって、同じ回路同じクロック速度のスクランブ
ル回路をSTM−16 とSTM−4 で共有すること
が可能となる。
このようにして構成した共有スクランブラを図4に示す
。[0008] It is said that a code string created by selecting every power of 2 code string from a certain M-sequence code string is the same M-sequence, but is out of phase with the original M-sequence. It has a nature. A method of configuring a parallel scramble circuit that takes advantage of this property is shown in the paper cited in the prior art section above. In this configuration method, there is a relationship between the number of parallels m and the phase difference t of the M sequence applied to the parallelized signals, m・t (modulo p) = 1, where p is the period of the M sequence. To establish. 8 parallel for STM-16, STM-4
Now, if we use 2 parallels, the period of M series is p = 2^7
-1 = 127, so the phase difference is 1
6 and 64. Therefore, the M applied to adjacent parallelized signals is
If the phase difference of the sequence is set to 16, STM-16
If the scramble circuit of is set to 64, STM
-4 scramble circuit is created. The phase difference can be created using exclusive OR, and in the case of STM-16 it is as shown in Figure 3. In FIG. 3, the phase difference between S1 and S2 is 16, and the phase difference between S1 and S5 is 64. Therefore, if only S1 and S5 are selected by the selector 33 and applied to the signal, a two-parallel STM-4 scrambling circuit is obtained. That is, by selecting a code string with the selector 33, it becomes possible for STM-16 and STM-4 to share the same circuit and a scrambling circuit with the same clock speed. A shared scrambler configured in this manner is shown in FIG.
【0009】以上述べたことを一般化したのが図1の本
発明の原理図である。本発明は、基本M系列生成回路1
の出力から、位相差作成回路2でさまざまな位相差を持
つM系列を作成し、その中から適切な符号列をセレクタ
3で選択して並列化された信号に印加してスクランブル
、デスクランブルを行うものである。The principle of the present invention shown in FIG. 1 is a generalization of what has been described above. The present invention provides a basic M-sequence generation circuit 1
From the output, the phase difference generation circuit 2 creates M sequences with various phase differences, from which an appropriate code sequence is selected by the selector 3 and applied to the parallelized signal to perform scrambling and descrambling. It is something to do.
【0010】0010
【作用】上記のように並列M系列発生回路の出力をセレ
クタで選択できるようにすることにより、異なる信号の
スクランブルが同一の回路で可能となる。図1では、S
TM−16 の場合は S1からS8までのすべての出
力を並列信号に印加するようにセレクタ33で選択し、
また、STM−4 の場合はS1とS5のみを(あるい
はS2とS6のように位相差が64ある別の組合わせで
も良い)セレクタ33で選択して並列信号に印加するこ
とにより、スクランブル回路を共有することができる。
ここでは8並列と2並列の場合について述べたが、他の
組合わせ、たとえば32並列と4並列の場合でも同様に
構成できる。また、STM−16 とSTM−4 の場
合だけではなくて、STM−1 とSTM−4、あるい
はSTM−1 とSTM−4 とSTM−16 のよう
な場合でもスクランブル回路を共有できる。[Operation] By allowing the output of the parallel M-sequence generation circuit to be selected by the selector as described above, it becomes possible to scramble different signals using the same circuit. In Figure 1, S
In the case of TM-16, select with the selector 33 so that all outputs from S1 to S8 are applied to parallel signals,
In addition, in the case of STM-4, by selecting only S1 and S5 (or another combination with a phase difference of 64 such as S2 and S6) with the selector 33 and applying them to the parallel signals, the scrambling circuit is activated. Can be shared. Although the case of 8 parallels and 2 parallels has been described here, other combinations, for example, 32 parallels and 4 parallels, can be constructed in the same way. Furthermore, the scrambling circuit can be shared not only between STM-16 and STM-4, but also between STM-1 and STM-4, or STM-1, STM-4, and STM-16.
【0011】また、デスクランブル回路は、スクランブ
ル回路と同じ構成でできるので、本発明のM系列生成回
路はデスクランブル回路においても有効である。Furthermore, since the descrambling circuit can have the same configuration as the scrambling circuit, the M-sequence generation circuit of the present invention is also effective in the descrambling circuit.
【0012】0012
【実施例】以下、本発明を実施例により説明する。[Examples] The present invention will be explained below with reference to Examples.
【0013】図4は実施例1の説明図で、2並列化した
STM−4 のスクランブル回路と8並列化したSTM
−16 のスクランブル回路を共有するように構成した
ものである。400MHzの動作速度を持つ、ECLゲ
ートアレイで回路を作成した。ここでセレクタ33は、
選択信号によって、STM−16 の信号をスクランブ
ルするときにはS1からS8まですべてを通すように、
またSTM−4 の信号をスクランブルするときにはS
1とS5のみを通すように動作する。どちらの場合もM
系列生成回路のクロック速度は同じである。これによっ
て、同一のM系列生成回路を用いてSTM−4 とST
M−16 の異なる2つの信号をスクランブルすること
ができた。FIG. 4 is an explanatory diagram of Embodiment 1, in which two parallel STM-4 scramble circuits and eight parallel STM-4 scramble circuits are shown.
-16 scramble circuits are shared. A circuit was created using an ECL gate array with an operating speed of 400MHz. Here, the selector 33 is
Depending on the selection signal, when scrambling the STM-16 signal, all from S1 to S8 are passed through.
Also, when scrambling STM-4 signals, S
It operates to pass only 1 and S5. In both cases M
The clock speeds of the sequence generation circuits are the same. As a result, STM-4 and ST
It was possible to scramble two different M-16 signals.
【0014】図4〜図6は本発明の別の実施例2である
。この実施例は、実施例1と同様に、2並列化したST
M−4 のスクランブル回路と8並列化したSTM−1
6 のスクランブル回路を共有することを目的としてい
るが、SS1からSS5までの5種類の選択信号で出力
符号を選択できるようにした。選択信号とセレクタSE
L1およびSEL2からの出力の対応は表1の通りであ
る。FIGS. 4 to 6 show another embodiment 2 of the present invention. In this example, as in Example 1, two STs are parallelized.
M-4 scramble circuit and 8 parallel STM-1
Although the purpose is to share 6 scramble circuits, the output code can be selected using 5 types of selection signals from SS1 to SS5. Selection signal and selector SE
Table 1 shows the correspondence between the outputs from L1 and SEL2.
【0015】
このM系列生成回路を、STM−4 のスクランブル回
路として用いたのが図5で、STM−16 のスクラン
ブル回路として用いたのが図6である。いずれも400
MHzの動作速度を持つECLゲートアレイで作成した
。ここで共有スクランブル回路44は、図4と同じもの
である。図5では、選択信号としてSS1を与えてS1
とS5を出力し、2並列STM−4 信号をスクランブ
ルする。
図6では、8並列STM−16 信号を2本づつ分割し
、それぞれに共有スクランブル回路44からの出力を印
加する。共有スクランブル回路44は、選択信号SS2
からSS5によって、上記の表にしたがって、S1から
S8を2つづつ分割して出力するようになっている。こ
こで点線で囲んだ部分は、図5の回路と全く同じもので
ある。この実施例によれば、8並列STM−16 信号
を2並列づつ4個のLSIで処理する場合、各LSIで
スクランブル回路に同一の回路を使用できる。使用時に
選択信号で各スクランブル回路の動作を選択すれば良い
。FIG. 5 shows an example in which this M-sequence generation circuit is used as an STM-4 scramble circuit, and FIG. 6 shows an example in which this M-sequence generation circuit is used as an STM-16 scramble circuit. All 400
It was made with an ECL gate array with an operating speed of MHz. Here, the shared scrambling circuit 44 is the same as in FIG. 4. In FIG. 5, SS1 is given as the selection signal and S1
and S5 to scramble the two parallel STM-4 signals. In FIG. 6, the 8 parallel STM-16 signals are divided into two, and the output from the shared scrambling circuit 44 is applied to each. The shared scrambling circuit 44 receives a selection signal SS2.
Then, SS5 divides S1 to S8 into two parts and outputs them according to the above table. The portion surrounded by dotted lines here is exactly the same as the circuit in FIG. 5. According to this embodiment, when 8 parallel STM-16 signals are processed by 4 LSIs, 2 parallel each, the same circuit can be used for the scrambling circuit in each LSI. When used, the operation of each scrambling circuit can be selected using a selection signal.
【0016】実施例2の場合はSTM−4 のスクラン
ブル回路を4個使ってSTM−16 のスクランブル回
路を構成することができる。したがって、改めて別のL
SIを設計する必要がないので、設計工数の短縮、LS
I品種数の減少が計られた。In the case of the second embodiment, an STM-16 scramble circuit can be constructed using four STM-4 scramble circuits. Therefore, another L
There is no need to design SI, reducing design man-hours and LS
A decrease in the number of I varieties was observed.
【0017】以上、スクランブル回路について実施例を
述べたが、デスクランブル回路もスクランブル回路と回
路的に同じ構成であるので、本発明はデスクランブル回
路にも同様に適用できる。また、上記以外の並列数の場
合でも、2の冪乗の並列数の場合であれば、本発明を適
用できる。Although the embodiments have been described above regarding the scrambling circuit, since the descrambling circuit has the same circuit configuration as the scrambling circuit, the present invention can be similarly applied to the descrambling circuit. Further, even in the case of a parallel number other than the above, the present invention can be applied as long as the parallel number is a power of 2.
【0018】[0018]
【発明の効果】本発明によれば、異なるハイアラーキの
信号をスクランブルする場合でも、共通の回路が使用で
きるので、設計工数の減少、LSI品種数の減少などの
効果がある。According to the present invention, even when signals of different hierarchies are scrambled, a common circuit can be used, so that there are effects such as a reduction in design man-hours and a reduction in the number of LSI types.
【0019】[0019]
【図1】本発明の基本原理回路[Figure 1] Basic principle circuit of the present invention
【図2】並列化しない場合のスクランブル回路[Figure 2] Scramble circuit when not parallelized
【図3】
8並列スクランブル回路[Figure 3]
8 parallel scramble circuit
【図4】本発明の第一の実施例の共有スクランブル回路
FIG. 4: Shared scrambling circuit of the first embodiment of the present invention
【図5】本発明の第二の実施例の共有スクランブル回路
FIG. 5 A shared scrambling circuit according to a second embodiment of the present invention.
【図6】本発明の第二の実施例をSTM−4 のスクラ
ンブル回路として使用した場合FIG. 6: When the second embodiment of the present invention is used as an STM-4 scrambling circuit
【図7】本発明の第2の実施例をSTM−16 のスク
ランブル回路として使用した場合[Figure 7] When the second embodiment of the present invention is used as an STM-16 scrambling circuit
1 基本M系列生成回路 2 位相差作成回路 3 セレクタ 11 排他的論理和 22 シフトレジスタ 33 セレクタ 44 共有スクランブル回路 1 Basic M-sequence generation circuit 2 Phase difference creation circuit 3 Selector 11 Exclusive OR 22 Shift register 33 Selector 44 Shared scramble circuit
Claims (2)
列の中から適当な符号列を選択できるセレクタを設けた
ことを特徴とするM系列生成回路。1. An M-sequence generation circuit, characterized in that the M-sequence generation circuit is provided with a selector that can select an appropriate code string from among the generated code strings.
回路の出力から第1から第Nの位相差を持つM系列を作
成する回路と、該第1から第Nの位相差を持つM系列か
ら1個あるいは複数個のM系列を選択する回路とからな
る、請求項1に記載のM系列生成回路。2. A basic M-sequence generating circuit, a circuit for creating an M-sequence having a first to Nth phase difference from the output of the basic M-sequence generating circuit, and a circuit having a first to Nth phase difference. The M-sequence generating circuit according to claim 1, further comprising a circuit for selecting one or more M-sequences from the M-sequences.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3008294A JPH04250713A (en) | 1991-01-28 | 1991-01-28 | M series generating circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP3008294A JPH04250713A (en) | 1991-01-28 | 1991-01-28 | M series generating circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04250713A true JPH04250713A (en) | 1992-09-07 |
Family
ID=11689145
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3008294A Pending JPH04250713A (en) | 1991-01-28 | 1991-01-28 | M series generating circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04250713A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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DE102004013481B4 (en) * | 2004-03-18 | 2013-01-24 | Infineon Technologies Ag | Random number generator and method for generating random numbers with external refresh |
-
1991
- 1991-01-28 JP JP3008294A patent/JPH04250713A/en active Pending
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