JPH04245810A - Method and device for estimating system characteristic - Google Patents
Method and device for estimating system characteristicInfo
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Landscapes
- Filters That Use Time-Delay Elements (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Abstract
Description
【０００１】0001
【産業上の利用分野】本発明はアダプティブ・フィルタ
を用いて未知系を同定するシステム特性推定方法及び装
置に関する。このようなアダプティブ・フィルタは、２
線／４線変換部で生じるエコーを除去するためのエコー
・キャンセラ、伝送路上で受ける符号間干渉を除去する
ための等化器、音響入力用のマイクロホンに漏れ込むノ
イズを除去するためのノイズ・キャンセラ、スピーカか
らマイクロホンに至る音響結合によって生じるハウリン
グを除去するためのハウリング・キャンセラ等に応用さ
れている。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a system characteristic estimation method and apparatus for identifying an unknown system using an adaptive filter. Such an adaptive filter is
An echo canceller to remove echoes generated in the line/4-wire converter, an equalizer to remove intersymbol interference received on the transmission path, and a noise canceller to remove noise leaking into the audio input microphone. It is applied to howling cancellers and howling cancellers that eliminate howling caused by acoustic coupling from speakers to microphones.
【０００２】0002
【従来の技術】通常、アダプティブ・フィルタによる未
知系の同定は、同定しようとする未知系とアダプティブ
・フィルタに同一の信号を入力し、未知系出力からアダ
プティブ・フィルタ出力を差引いて得られる同定誤差（
以下、これを誤差信号と呼ぶ）を用いてアダプティブ・
フィルタの係数を更新することによって行なわれる。
このようなアダプティブ・フィルタによる未知系の同定
の応用として、エコー・キャンセラ、等化器、ノイズ・
キャンセラ、ハウリング・キャンセラ等が知られている
。（アダプティブ・シグナル・プロセシング、（Ａｄａ
ｐｔｉｖｅ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｉｎｇ
），プレンティス・ホール社（Ｐｒｅｎｔｉｃｅ−Ｈａ
ｌｌ），１９８５年；以下、「文献１」）これらの応用
におけるアダプティブ・フィルタの基本動作はほとんど
同じなので、ここではエコー・キャンセラを例にとって
従来技術について説明する。エコー・キャンセラはエコ
ーのインパルス応答を近似する伝送関数を持つ適応（ア
ダプティブ）・フィルタを用いて、２線／４線変換回路
の４線側にて送信回路から受信回路に漏れ込むエコーに
対応した擬似エコー（エコー・レプリカ）を生成するこ
とにより、受信回路に混入して受信信号に妨害を与える
エコーを抑圧するように動作する。すなわち、２線／４
線変換回路の４線側にて送信回路から受信回路に至る経
路が、エコー・キャンセラにおいてアダプティブ・フィ
ルタで同定しようとする未知系に相当する。このとき、
アダプティブ・フィルタの各タップ係数は、エコーと受
信信号が混在した混在信号からエコー・レプリカを差し
引いた差信号と送信信号との相関をとることにより逐次
修正される。このようなアダプティブ・フィルタの係数
修正すなわちエコー・キャンセラの収束アルゴリズムの
代表的なものとしてＬＭＳアルゴリズム（ＬＭＳ Ａ
ＬＧＯＲＩＴＨＭ）「文献２」とラーニング・アイデン
ティフィケーション・メソッド（ＬＥＡＲＮＩＮＧ
ＩＤＥＮＴＩＦＩＣＡＴＩＯＮＭＥＴＨＯＤ；ＬＩＭ）
（アイイーイーイー・トランザクションズ・オン・オー
トマティック・コントロール（ＩＥＥＥ ＴＲＡＮＳ
ＡＣＴＩＯＮＳ ＯＮＡＵＴＯＭＡＴＩＣ ＣＯＮ
ＴＲＯＬ）１２巻３号、１９６７年、２８２−２８７ペ
ージ参照；以下、「文献３」）が知られている。[Prior Art] Normally, in the identification of an unknown system using an adaptive filter, the same signal as the unknown system to be identified is input to the adaptive filter, and the identification error obtained by subtracting the adaptive filter output from the unknown system output is calculated. (
(Hereafter, this is called an error signal)
This is done by updating the coefficients of the filter. Applications of unknown system identification using such adaptive filters include echo cancellers, equalizers, noise filters, etc.
Cancellers, howling cancellers, etc. are known. (Adaptive Signal Processing, (Ada
ptive Signal Processing
), Prentice-Ha
ll), 1985; hereinafter referred to as "Reference 1") Since the basic operations of adaptive filters in these applications are almost the same, the prior art will be described here using an echo canceller as an example. The echo canceller uses an adaptive filter with a transmission function that approximates the echo impulse response to cope with echoes leaking from the transmitting circuit to the receiving circuit on the 4-wire side of the 2-wire/4-wire conversion circuit. By generating a pseudo echo (echo replica), it operates to suppress echoes that enter the receiving circuit and interfere with the received signal. That is, 2 lines/4
The path from the transmitting circuit to the receiving circuit on the 4-wire side of the line conversion circuit corresponds to the unknown system that is to be identified by the adaptive filter in the echo canceller. At this time,
Each tap coefficient of the adaptive filter is successively corrected by correlating the transmitted signal with a difference signal obtained by subtracting the echo replica from a mixed signal in which echoes and received signals are mixed. The LMS algorithm (LMS
LGORITHM) “Reference 2” and Learning Identification Method (LEARNING
IDENTIFICATION METHOD; LIM)
(IEEE TRANS)
ACTIONS ONAUTOMATIC CON
TROL) Vol. 12, No. 3, 1967, pages 282-287; hereinafter referred to as "Reference 3") is known.
【０００３】図７は、従来のエコー・キャンセラの一構
成例を示したブロック図である。入力端子１に供給され
た送信信号が２線／４線変換回路２で受信側へ漏れ込ん
で発生するエコーｅｋ は減算器３においてエコー・レ
プリカｅｋ を減算された後、出力端子４に供給される
。一方、入力端子１に供給された送信信号はアダプティ
ブ・フィルタの第１タップ回路７０１ にも供給される
。第１タップ回路７０１ の第１の出力は隣接する第２
タップ回路７０２ に伝達される。第１タップ回路７０
１ の第２の出力は加算器１２に供給される。第２タッ
プ回路７０２ は第１タップ回路７０１ から受けた信
号から生成した第１の出力を第３タップ回路７０３ へ
、第２の出力を加算器１２へ伝達する。但し、ｉは２≦
ｉ≦Ｎ−１を満たす整数で、Ｎはアダプティブ・フィル
タのタップ数を表す。第１タップ回路７０１ は入力端
子１から受けた信号から生成した第１の出力を第２タッ
プ回路７０２ へ、第２の出力を加算器１２へ伝達する
。第Ｎタップ回路７０Ｎ は第（Ｎ−１）タップ回路７
０Ｎ−１ から受けた信号から生成した第２の出力を加
算器１２へ伝達する。加算器１２は第ｉタップ回路７０
ｉ （１≦ｉ≦Ｎ）から供給された第２の出力を全て加
算し、エコー・レプリカｅｋ として減算器３へ供給す
る。FIG. 7 is a block diagram showing an example of the configuration of a conventional echo canceller. The echo ek generated when the transmission signal supplied to the input terminal 1 leaks to the receiving side in the 2-wire/4-wire conversion circuit 2 is supplied to the output terminal 4 after an echo replica ek is subtracted in the subtracter 3. Ru. On the other hand, the transmission signal supplied to the input terminal 1 is also supplied to the first tap circuit 701 of the adaptive filter. The first output of the first tap circuit 701 is connected to the adjacent second tap circuit 701.
The signal is transmitted to the tap circuit 702. First tap circuit 70
The second output of 1 is provided to adder 12. The second tap circuit 702 transmits the first output generated from the signal received from the first tap circuit 701 to the third tap circuit 703 and the second output to the adder 12. However, i is 2≦
An integer satisfying i≦N-1, where N represents the number of taps of the adaptive filter. The first tap circuit 701 transmits the first output generated from the signal received from the input terminal 1 to the second tap circuit 702 , and the second output to the adder 12 . Nth tap circuit 70N is the (N-1)th tap circuit 7
A second output generated from the signal received from 0N-1 is transmitted to adder 12. The adder 12 is the i-th tap circuit 70
All the second outputs supplied from i (1≦i≦N) are added together and supplied to the subtracter 3 as an echo replica ek.
【０００４】第ｉタップ回路７０ｉ には減算器３の出
力である差信号及び定数μ１ が供給されている。ここ
にμ１ はステップ・サイズと呼ばれ、係数更新に深く
関与する。図８に第ｉタップ回路７０ｉ （１≦ｉ≦Ｎ
）のブロック図を示す。但し、ｉ＝１の場合は遅延素子
８１を有しない。また、ｉ＝Ｎの場合は出力８０４は用
いない。
入力信号８００は入力端子１又は第（ｉ−１）タップ回
路７０ｉ−１ から伝達された信号、出力信号８０４は
第（ｉ＋１）タップ回路へ伝達される信号、入力信号８
０１は減算器３の出力である差信号、出力信号８０３は
加算器１２へ供給される信号、入力信号８０２はステッ
プ・サイズμ１ である。入力信号８００は遅延素子８
１に供給されて１サンプル周期遅延された後、出力信号
８０４となって第（ｉ＋１）タップ回路へ供給されると
同時に係数発生回路８２及び乗算器８３へ伝達される。
係数発生回路８２には差信号である入力信号８０１及び
ステップ・サイズμ１ である入力信号８０２も供給さ
れている。係数発生回路８２はこれらの入力信号を用い
て発生した係数値を乗算器８３に供給する。乗算器８３
は、係数発生回路８２からの信号と遅延素子８１からの
信号を乗算し、結果を出力信号８０３として出力する。The i-th tap circuit 70i is supplied with the difference signal that is the output of the subtracter 3 and a constant μ1. Here, μ1 is called a step size and is deeply involved in coefficient updating. FIG. 8 shows the i-th tap circuit 70i (1≦i≦N
) is shown. However, when i=1, the delay element 81 is not included. Furthermore, when i=N, the output 804 is not used. Input signal 800 is a signal transmitted from input terminal 1 or (i-1)th tap circuit 70i-1, output signal 804 is a signal transmitted to (i+1)th tap circuit, input signal 8
01 is the difference signal that is the output of the subtracter 3, the output signal 803 is the signal supplied to the adder 12, and the input signal 802 is the step size μ1. Input signal 800 is input to delay element 8
1 and delayed by one sample period, it becomes an output signal 804 and is supplied to the (i+1)th tap circuit and simultaneously transmitted to the coefficient generation circuit 82 and the multiplier 83. The coefficient generation circuit 82 is also supplied with an input signal 801 which is a difference signal and an input signal 802 which is a step size μ1. Coefficient generation circuit 82 supplies coefficient values generated using these input signals to multiplier 83. Multiplier 83
multiplies the signal from the coefficient generation circuit 82 and the signal from the delay element 81, and outputs the result as an output signal 803.
【０００５】図９に係数発生回路８２の、ＬＭＳアルゴ
リズムを想定したブロック図を示す。入力信号９５は図
８の遅延素子８１の出力信号、入力信号９５は差信号、
入力信号８０１はステップ・サイズμ１ 、出力信号９
６は係数値である。入力信号９５と入力信号８０１は乗
算器９１で乗算され、エコー・キャンセラの送信信号と
差信号の相関が求められる。乗算器９１の出力は乗算器
９２でステップ・サイズμ１ 倍され加算器９３に供給
される。加算器９３では乗算器９２の出力と帰還された
遅延素子９４の出力を加算し、遅延素子９４に供給する
。係数値である遅延素子９４の出力は、１クロック毎に
出力信号９６として出力される。FIG. 9 shows a block diagram of the coefficient generation circuit 82 assuming the LMS algorithm. The input signal 95 is the output signal of the delay element 81 in FIG. 8, the input signal 95 is the difference signal,
Input signal 801 has step size μ1, output signal 9
6 is a coefficient value. The input signal 95 and the input signal 801 are multiplied by a multiplier 91, and the correlation between the transmitted signal of the echo canceller and the difference signal is determined. The output of multiplier 91 is multiplied by step size μ1 in multiplier 92 and supplied to adder 93. The adder 93 adds the output of the multiplier 92 and the fed-back output of the delay element 94 and supplies the result to the delay element 94 . The output of the delay element 94, which is a coefficient value, is outputted as an output signal 96 every clock.
【０００６】いま、送信信号をｘｋ （但し、ｋは時刻
を示す指標）、エコーをｅｋ 、ｅｋ が受ける付加ノ
イズをδｋ とする。一般にエコー・キャンセラが受信
信号がなくエコーｅｋ だけが存在するシングルトーク
時だけ適応動作を行なうことを考慮すると、減算器３に
供給される信号ｕｋ はエコー及び付加ノイズから構成
され、次式で表される。
ｕｋ ＝ｅｋ ＋δｋ
…（１）エコー・キャンセラの目的は、式（
１）におけるエコーｅｋ のレプリカｅｋ を生成し、
これを用いてエコーを消去することである。減算器３の
出力信号である差信号ｄｋ は、一般にδｋ がｅｋ
−ｅｋ に比較して十分小さいことを考慮すると、次式
で表される。
ｄｋ ＝ｅｋ −ｅｋ
…（２）式（２）において、（ｅｋ −ｅｋ
）は残留エコーと呼ばれる。ＬＭＳアルゴリズムでは
、アダプティブ・フィルタのｍ番目のｃｍ，ｋ を次式
に従って更新する。
ｃｍ，ｋ ＝ｃｍ，ｋ−１ ＋μ
１ ・ｄｋ ・ｘｋ−ｍ−１
…（３）Ｎ個の係数全てに関する式（３）を行列形式
で表せば、 ｃｋ ＝ｃｋ−１ ＋
μ１ ・ｄｋ ・ｘｋ−１
…（４）となる。ここに、ベクトルｃｋ
とベクトルｘｋ はそれぞれ次式で与えられる。
ｃｋ ＝［ｃ０，ｋ ｃ１，ｋ
……ｃＮ−１，ｋ ］Ｔ
…（５） ｘｋ ＝［ｘｋ ｘｋ
−１ ……ｘｋ−Ｎ＋１ ］Ｔ
…（６）一方。ＬＩＭでは式（４）の代り
に、式（７）に従って係数の更新が行なわれる。
ｃｋ ＝ｃｋ−１ ＋（α／Ｎσ
ｘ ２ ）・ｄｋ ・ｘｋ−１ …（７）
αは、ＬＩＭに対するステップ・サイズ、σｘ ２ は
アダプティブ・フィルタに入力される平均電力である。
σｘ ２ はステップ・サイズαの値を前記平均電力に
反比例させ、安定な収束を行なわせるために用いられる
。σｘ ２ を求めるためにはいくつかの方法があるが
、例えば式（８）によって求めることができる。[0006] Now, assume that the transmitted signal is xk (where k is an index indicating time), the echo is ek, and the additional noise received by ek is δk. Considering that the echo canceller generally performs adaptive operation only during single talk when there is no received signal and only the echo ek exists, the signal uk supplied to the subtracter 3 consists of the echo and additional noise, and is expressed by the following equation: be done. uk = ek + δk
...(1) The purpose of the echo canceller is the formula (
Generate a replica ek of the echo ek in 1),
This is used to eliminate echo. Generally, the difference signal dk which is the output signal of the subtracter 3 has δk equal to ek
Considering that it is sufficiently small compared to -ek, it is expressed by the following equation. dk =ek −ek
...(2) In equation (2), (ek −ek
) is called residual echo. In the LMS algorithm, the mth cm,k of the adaptive filter is updated according to the following equation. cm,k =cm,k-1 +μ
1 ・dk ・xk-m-1
...(3) Expressing equation (3) regarding all N coefficients in matrix form, ck = ck-1 +
μ1 ・dk ・xk−1
...(4). Here, vector ck
and vector xk are given by the following equations. ck = [c0,k c1,k
...cN-1,k]T
...(5) xk = [xk xk
-1...xk-N+1]T
...(6) On the other hand. In LIM, coefficients are updated according to equation (7) instead of equation (4). ck = ck-1 + (α/Nσ
x2)・dk・xk−1…(7)
α is the step size for the LIM and σx 2 is the average power input to the adaptive filter. σx 2 is used to make the value of the step size α inversely proportional to the average power and to achieve stable convergence. There are several methods for determining σx 2 , and for example, it can be determined using equation (8).
【０００７】[0007]
【数１】[Math 1]
【０００８】式（４）と式（７）におけるステップ・サ
イズは、アダプティブ・フィルタの収束の速度と収束後
の残留エコー・レベルを規定する。ＬＭＳの場合には、
μ１ が大きいほど収束は速くなるが、残留エコー・レ
ベルは大きくなる。反対に、十分小さい残留エコー・レ
ベルを達成するためには、それに見合った小さいμ１
を採用する必要があり、収束速度の低下を招く。ＬＩＭ
のステップ・サイズαについても、同様である。The step size in equations (4) and (7) defines the speed of convergence of the adaptive filter and the residual echo level after convergence. In the case of LMS,
The larger μ1, the faster the convergence, but the higher the residual echo level. Conversely, in order to achieve a sufficiently small residual echo level, a commensurately small μ1 is required.
, which leads to a decrease in convergence speed. LIM
The same applies to the step size α.
【０００９】未知系の同定において、同定しようとする
未知系のインパルス応答の先頭に長い平坦遅延が含まれ
る場合が、特に衛星回線を対象としたエコー・キャンセ
ラに頻繁に見られる。このような長い平坦遅延を含むイ
ンパルス応答に対しても、インパルス応答長に相当する
タップ数を有することが、従来のエコー・キャンセラに
とって十分にエコーを抑圧するために必要であった。実
際には平坦遅延部のタップ係数は零になるので、これら
の係数をフィルタ出力の計算に用いることは無駄になる
。この問題を解決し、長い平坦遅延を含むインパルス応
答に対しても、効率的にシステム同定を行なう方法が、
「昭和５９年電子通信学会通信部門全国大会予稿集、Ｎ
ｏ．５９５」（以下、「文献４」）に記載されている。
この方法は、平坦遅延と実質的な波形応答から成るイン
パルス応答に対して、実質的な応答に対応する位置の係
数だけをフィルタ出力計算に用いて、演算量を減らして
いる。以下、文献４に記載された方法について簡単に説
明する。In identifying an unknown system, cases in which a long flat delay is included at the beginning of the impulse response of the unknown system to be identified are frequently observed, especially in echo cancellers intended for satellite lines. Even for an impulse response including such a long flat delay, it is necessary for the conventional echo canceller to have a number of taps corresponding to the impulse response length in order to sufficiently suppress the echo. In reality, the tap coefficients of the flat delay section are zero, so it is wasteful to use these coefficients in calculating the filter output. There is a method to solve this problem and perform system identification efficiently even for impulse responses that include long flat delays.
“Proceedings of the 1981 National Conference of the Telecommunications Society of the Institute of Electronics and Communication Engineers, N.
o. 595" (hereinafter referred to as "Reference 4"). In this method, for an impulse response consisting of a flat delay and a substantial waveform response, only coefficients at positions corresponding to the substantial response are used for filter output calculation, thereby reducing the amount of calculation. The method described in Document 4 will be briefly explained below.
【００１０】図１０は、文献４に記載されたエコー・キ
ャンセラを示したブロック図である。図７に示したエコ
ー・キャンセラとの相違点は、図１０が各タップ回路１
００１ ，１００２ ，…，１００Ｎ から出て制御回
路１０１を経た後、各タップ回路１００１ ，１００２
，…，１００Ｎ に戻る閉回路を有する点及び各タッ
プ回路７０１ ，７０２ ，…，７０Ｎ と各タップ回
路１００１ ，１００２ ，…，１００Ｎ の構成であ
る。制御回路１０１は、各タップ回路１００１ ，１０
０２ ，…，１００Ｎ から得た係数値を用いて、どの
係数に対する演算を停止するかを決定し、その情報を制
御信号として各タップ回路１００１ ，１００２ ，…
，１００Ｎ に供給する。制御回路１０１から供給され
た信号により各タップ回路１００１ ，１００２ ，…
，１００Ｎ は不用な係数に対する演算を停止する。FIG. 10 is a block diagram showing the echo canceller described in Document 4. The difference from the echo canceller shown in FIG. 7 is that FIG.
001 , 1002 , ..., 100N and after passing through the control circuit 101 , each tap circuit 1001 , 1002
, . . . , 100N, and each tap circuit 701 , 702 , . . . , 70N and the configuration of each tap circuit 1001 , 1002 , . The control circuit 101 includes each tap circuit 1001, 10
Using the coefficient values obtained from 02,..., 100N, it is determined which coefficient the calculation should be stopped for, and that information is used as a control signal for each tap circuit 1001, 1002,...
, 100N. Each tap circuit 1001 , 1002 , . . . is controlled by a signal supplied from the control circuit 101 .
, 100N stops calculations on unnecessary coefficients.
【００１１】図１１に、タップ回路１００ｉ のブロッ
ク図を示す。図８に示したタップ回路７０ｉ との違い
は、入力信号８０１がセレクタ１１０を介して係数発生
回路８２に供給されている点及び係数発生回路８２で発
生された係数がセレクタ１１１を介して乗算器８３に供
給されている点である。セレクタ１１１は係数発生回路
８２の出力又は零を選択して乗算器８３に供給する。セ
レクタ１１０は入力信号８０１又は零を選択して係数発
生回路８２に供給する。セレクタ１１０，１１１は共に
制御回路１０１から各タップ係数に供給される制御信号
１１５によって、零を選択する。従って、セレクタ１１
０が零を選択したときには係数発生回路８２へ供給され
る信号が、セレクタ１１１が零を選択したときには乗算
器８３における被乗数が零になり、係数更新量及び対応
するタップ回路出力は零となる。セレクタ１１０，１１
１は制御信号１１５が０のときに零を選択して出力する
。次に、制御回路１０１について説明する。FIG. 11 shows a block diagram of the tap circuit 100i. The difference from the tap circuit 70i shown in FIG. 83. The selector 111 selects the output of the coefficient generation circuit 82 or zero and supplies it to the multiplier 83 . Selector 110 selects input signal 801 or zero and supplies it to coefficient generation circuit 82 . Both selectors 110 and 111 select zero in response to a control signal 115 supplied from the control circuit 101 to each tap coefficient. Therefore, selector 11
When the selector 111 selects zero, the signal supplied to the coefficient generation circuit 82 becomes zero, and when the selector 111 selects zero, the multiplicand in the multiplier 83 becomes zero, and the coefficient update amount and the corresponding tap circuit output become zero. Selector 110, 11
1 selects and outputs zero when the control signal 115 is 0. Next, the control circuit 101 will be explained.
【００１２】図１２は、制御回路１０１のブロック図で
ある。制御回路１０１には、アダプティブ・フィルタの
Ｎタップからタップ係数及びタップ番号の値が供給され
る。制御回路１０１は、対応するタップ番号が、制御回
路内に記憶されているタップ番号と一致するタップ係数
値について最小値を検出し、その最小値に対応したタッ
プ番号の代りに制御回路内に記憶されている待ち行列の
先頭の値を新たなタップ番号として置換することにより
新規なタップ番号の組を構成し、アダプティブ・フィル
タのＮタップに供給する。制御回路１０１への入力信号
１２５は各タップ回路１００１ ，１００２ ，…，１
００Ｎから出て制御回路１０１に供給される信号、出力
信号１２６は制御回路１０１から各タップ回路１００１
，１００２ ，…，１００Ｎ に供給される制御信号
である。従って、図中では１本の線で表示されているが
、入力信号１２５及び出力信号１２６はＮ多重信号であ
る。入力信号１２５はまず絶対値回路１２１に供給され
て絶対値化され、最小値検出回路１２２に伝達される。
最小値検出回路１２２はこれらの絶対値信号成分のうち
最小のものを検出し、対応するタップ番号を先入れ先出
し回路（ＦＩＦＯ）１２３と記憶装置１２４へ伝達する
。ＦＩＦＯ１２３は、最小値検出回路１２２から信号が
供給されたときに、その時点で記憶しているサンプル値
のうちで最も早く入力された１サンプルを記憶装置１２
４へ伝達する。記憶装置１２４にはフィルタリング演算
の対象となるＮタップの番号各々に対応して０又は１が
記憶されており、ＦＩＦＯ１２３から信号が伝達された
ときにそのタップ番号に対応した値を０から１に変更す
る。一方、最小値検出回路１２２から記憶装置１２４に
供給されたタップ番号に対応した値は１から０に変更さ
れる。従って、記憶装置１２４内の０と１の総数はそれ
ぞれ一定で、１の総数Ｍが係数を割当てる実効タップ数
、０の数Ｎ−Ｍが係数を割当てないタップ数となる。以
上の操作で得られた０及び１の並びから構成された信号
は記憶装置１２４から出力信号１２６として出力された
後、各タップ回路１００１ ，１００２ ，…，１００
Ｎ に供給される出力信号１２６のｉ番めの数値（０又
は１）は、タップ回路１００ｉ の制御信号となる。タ
ップ回路１００ｉ は出力信号１２６のｉ番めの数値を
図１１の制御信号１１５として、セレクタ１１０，１１
１を制御する。FIG. 12 is a block diagram of the control circuit 101. The control circuit 101 is supplied with values of tap coefficients and tap numbers from N taps of the adaptive filter. The control circuit 101 detects a minimum value among tap coefficient values whose corresponding tap number matches a tap number stored in the control circuit, and stores the tap coefficient value in the control circuit in place of the tap number corresponding to the minimum value. A new set of tap numbers is constructed by replacing the value at the head of the current queue as a new tap number, and is supplied to the N taps of the adaptive filter. The input signal 125 to the control circuit 101 is input to each tap circuit 1001 , 1002 , . . . , 1
00N and supplied to the control circuit 101, the output signal 126 is sent from the control circuit 101 to each tap circuit 1001.
, 1002, . . . , 100N. Therefore, although shown as a single line in the figure, the input signal 125 and output signal 126 are N multiplexed signals. The input signal 125 is first supplied to the absolute value circuit 121, converted into an absolute value, and transmitted to the minimum value detection circuit 122. Minimum value detection circuit 122 detects the minimum of these absolute value signal components and transmits the corresponding tap number to first-in first-out circuit (FIFO) 123 and storage device 124. When a signal is supplied from the minimum value detection circuit 122, the FIFO 123 stores the earliest input sample among the sample values stored at that time in the storage device 12.
4. The storage device 124 stores 0 or 1 corresponding to each of the N tap numbers to be subjected to the filtering operation, and when a signal is transmitted from the FIFO 123, the value corresponding to the tap number is changed from 0 to 1. change. On the other hand, the value corresponding to the tap number supplied from the minimum value detection circuit 122 to the storage device 124 is changed from 1 to 0. Therefore, the total number of 0's and 1's in the storage device 124 is constant, the total number M of 1's is the effective number of taps to which coefficients are assigned, and the number of 0's NM is the number of taps to which no coefficients are assigned. The signal composed of the sequence of 0's and 1's obtained by the above operation is outputted from the storage device 124 as an output signal 126, and then sent to each tap circuit 1001, 1002,..., 100.
The i-th numerical value (0 or 1) of the output signal 126 supplied to N becomes a control signal for the tap circuit 100i. The tap circuit 100i uses the i-th numerical value of the output signal 126 as the control signal 115 in FIG.
Control 1.
【００１３】[0013]
【発明が解決しようとする課題】図１１を用いて説明し
たように、文献４に記載された方法では、制御信号１１
５として０が供給されたときにセレクタ１１１の出力と
して零が出力される。従って、係数発生回路８２は実質
的に使用されず、無駄になる。さらに、図１２の記憶装
置１２４の初期値として等間隔で有効タップ数に等しい
数の１を配置し、ＦＩＦＯ１２３すなわち待ち行列の初
期値として記憶装置１２４で０が割当てられたタップ番
号を小さい方から順に配置する。このような初期値を用
いた場合、平坦遅延が長いインパルス応答を近似すると
、波形応答部に対応するタップ番号がＦＩＦＯ１２３の
中で出力に近い位置に移動し、記憶装置１２４に供給さ
れてタップ割当てされるまで、長時間を要する。従って
、収束時間が長くなるという問題点を有する。Problem to be Solved by the Invention As explained using FIG. 11, in the method described in Document 4, the control signal 11
When 0 is supplied as 5, zero is output as the output of the selector 111. Therefore, the coefficient generation circuit 82 is not substantially used and is wasted. Furthermore, as the initial value of the storage device 124 in FIG. 12, a number of 1s equal to the number of effective taps are arranged at equal intervals, and as the initial value of the FIFO 123, that is, the queue, the tap numbers to which 0 is assigned in the storage device 124 are assigned from the smallest to the lowest. Place them in order. When such an initial value is used and an impulse response with a long flat delay is approximated, the tap number corresponding to the waveform response section moves to a position closer to the output in the FIFO 123, is supplied to the storage device 124, and is assigned taps. It takes a long time until it is done. Therefore, there is a problem that the convergence time becomes long.
【００１４】本発明の目的は、ハードウェア規模が小さ
く、収束時間の短いアダプティブ・フィルタによるシス
テム特性推定方法及び装置を提供することにある。An object of the present invention is to provide a method and apparatus for estimating system characteristics using an adaptive filter with small hardware scale and short convergence time.
【００１５】[0015]
【課題を解決するための手段】本発明のシステム特性推
定方法は、１サンプル周期ずつ遅延された複数の入力信
号サンプルを、適応的に変化する複数の被乗数と適応的
に組合せて乗算を行ない、該乗算に用いられない被乗数
のアドレスを待ち行列に格納し、前記乗算結果の総和を
もって出力とするアダプティブ・フィルタでシステム特
性を推定する際に、推定誤差を用いた被乗数の更新及び
前記乗算に用いられた被乗数の値を用いて、該被乗数と
、待ち行列内の値に対応した被乗数の入替えを予め定め
られた回数に達するまで繰返して行ない、該繰返し回数
を適応的に制御することを特徴とする。[Means for Solving the Problems] The system characteristic estimation method of the present invention multiplies a plurality of input signal samples delayed by one sample period by adaptively combining them with a plurality of multiplicands that change adaptively. When estimating system characteristics with an adaptive filter that stores addresses of multiplicands that are not used in the multiplication in a queue and outputs the sum of the multiplication results, the multiplicand addresses that are not used in the multiplication are updated using estimation errors and the multiplicands used in the multiplication are updated. The multiplicand is repeatedly exchanged with the multiplicand corresponding to the value in the queue using the value of the multiplicand until a predetermined number of times is reached, and the number of repetitions is adaptively controlled. do.
【００１６】また、本発明のシステム特性推定装置は、
アダプティブ・フィルタを用いてシステム特性を推定す
る際に、入力信号を１サンプル周期遅延させる複数の遅
延素子の縦続接続からなる遅延素子列と、該遅延素子列
を構成する各遅延素子の出力と各遅延素子に対応した係
数との乗算を行なう複数の乗算回路と、前記複数の遅延
素子と複数の乗算回路との接続関係を決定するマトリク
ス・スイッチと、前記複数の乗算回路の出力の総和をと
る加算器と、前記複数の乗算回路の出力と前記アダプテ
ィブ・フィルタ出力と前記システム出力の差である推定
誤差を受け、前記マトリクス・スイッチに対する制御信
号を発生する制御回路とを少なくとも具備し、前記乗算
回路は前記特性推定誤差と前記各遅延素子の出力と係数
更新に用いる定数を受けて係数を発生する係数発生回路
と、該係数発生回路の出力と前記各遅延素子の出力とを
乗算して出力とする乗算器とから構成され、前記制御回
路は、前記係数発生回路出力を受けて絶対値化する絶対
値回路と、該絶対値回路出力のうちで最小のものを検出
して出力を自身に帰還する最小値検出回路と、該最小値
検出回路の出力を受けてスタックの最深分に格納すると
同時に最浅部の値を出力する先入れ先出し回路と、該先
入れ先出し回路の出力と遅延素子の出力を前記推定誤差
で制御されるタイミング回路の出力に従って選択して出
力するセレクタと、該セレクタの出力を受けて記憶内容
を逐次書換える記憶装置とから構成され、該セレクタ出
力を前記遅延素子に帰還すると同時に前記記憶装置出力
によって前記マトリクス・スイッチが制御されることを
特徴とする。[0016] Furthermore, the system characteristic estimating device of the present invention includes:
When estimating system characteristics using an adaptive filter, a delay element array consisting of a cascade connection of multiple delay elements that delay an input signal by one sample period, an output of each delay element constituting the delay element array, and each a plurality of multiplier circuits that perform multiplication with coefficients corresponding to the delay elements; a matrix switch that determines the connection relationship between the plurality of delay elements and the plurality of multiplier circuits; and a summation of the outputs of the plurality of multiplier circuits. The control circuit includes at least an adder, and a control circuit that receives an estimation error that is a difference between the outputs of the plurality of multiplier circuits, the output of the adaptive filter, and the system output, and generates a control signal for the matrix switch. The circuit includes a coefficient generation circuit that generates a coefficient in response to the characteristic estimation error, the output of each of the delay elements, and a constant used for updating the coefficient, and a coefficient generation circuit that multiplies the output of the coefficient generation circuit by the output of each of the delay elements and outputs the result. The control circuit includes an absolute value circuit that receives the output of the coefficient generation circuit and converts it into an absolute value, and a multiplier that detects the minimum among the outputs of the absolute value circuit and uses the output as its own. A minimum value detection circuit that feeds back, a first-in, first-out circuit that receives the output of the minimum value detection circuit, stores it in the deepest part of the stack, and simultaneously outputs the value of the shallowest part; It consists of a selector that selects and outputs according to the output of a timing circuit controlled by an estimation error, and a storage device that receives the output of the selector and sequentially rewrites the memory contents, and simultaneously feeds the selector output to the delay element. The matrix switch is controlled by the storage device output.
【００１７】また、本発明のシステム特性推定装置は、
制御回路が、係数発生回路出力を受けて絶対値化する絶
対値回路と、該絶対値回路出力のうちで最大のものを検
出する最大値検出回路と、前記絶対値回路出力のうちで
最小のものを検出して出力を自身に帰還する最小値検出
回路と、該最小値検出回路の出力を受けてスタックの最
深部に格納すると同時に最浅部の値を出力する先入れ先
出し回路と、該先入れ先出し回路の出力と前記最大値検
出回路の出力を受け、前記先入れ先出し回路の出力と前
記最大値検出回路の出力との差が予め定められたしきい
値以下であるかどうかを判定し、しきい値以上である場
合には前記先入れ先出し回路の出力を前記先入れ先出し
回路へ帰還する判定回路と、該判定回路の出力と遅延素
子の出力を前記推定誤差で制御されるタイミング回路の
出力に従って選択して出力するセレクタと、該セレクタ
の出力を受けて記憶内容を逐次書換える記憶装置とから
構成され、該セレクタ出力を前記遅延素子に帰還すると
同時に前記記憶装置出力によって前記マトリクス・スイ
ッチが制御されることを特徴とする。[0017] Furthermore, the system characteristic estimation device of the present invention includes:
The control circuit includes an absolute value circuit that receives the coefficient generation circuit output and converts it into an absolute value, a maximum value detection circuit that detects the maximum among the absolute value circuit outputs, and a maximum value detection circuit that detects the maximum among the absolute value circuit outputs. A minimum value detection circuit that detects a value and returns the output to itself; a first-in, first-out circuit that receives the output of the minimum value detection circuit, stores it in the deepest part of the stack, and simultaneously outputs the value of the shallowest part; and the first-in, first-out circuit. and the output of the maximum value detection circuit, determine whether the difference between the output of the first-in first-out circuit and the output of the maximum value detection circuit is less than or equal to a predetermined threshold, and If so, a determination circuit that feeds back the output of the first-in first-out circuit to the first-in first-out circuit, and a selector that selects and outputs the output of the determination circuit and the output of the delay element according to the output of the timing circuit controlled by the estimation error. and a memory device that sequentially rewrites the memory contents in response to the output of the selector, and the matrix switch is controlled by the output of the memory device at the same time as the selector output is fed back to the delay element. do.
【００１８】また、本発明のシステム特性推定装置は、
アダプティブ・フィルタを用いてシステム特性を推定す
る際に、入力信号を１サンプル周期遅延させる複数の遅
延素子の縦続接続からなる遅延素子列と、該遅延素子列
を構成する各遅延素子の出力と各遅延素子に対応した係
数との乗算を行なう複数の乗算回路と、前記複数の遅延
素子と複数の乗算回路との接続関係を決定するマトリク
ス・スイッチと、前記複数の乗算回路の出力の総和をと
る加算器と、前記複数の乗算回路の出力を受け、前記マ
トリクス・スイッチに対する制御信号を発生する制御回
路とを少なくとも具備し、前記乗算回路は前記推定誤差
と前記各遅延素子の出力と係数更新に用いる定数を受け
て係数を発生する係数発生回路と、該係数発生回路の出
力と前記各遅延素子の出力とを乗算して出力とする乗算
器とから構成され、前記制御回路は、前記係数発生回路
出力を受けて絶対値化する絶対値回路と、該絶対値回路
出力を受けて分散を計算する分散計算回路と、前記絶対
値回路出力のうちで最大のものを検出する最大値検出回
路と、前記絶対値回路出力のうちで最小のものを検出し
て出力を自身に帰還する最小値検出回路と、該最小値検
出回路の出力を受けてスタックの最深部に格納すると同
時に最浅部の値を出力する先入れ先出し回路と、該先入
れ先出し回路の出力と前記最大値検出回路の出力を受け
、前記先入れ先出し回路の出力と前記最大値検出回路の
出力との差が予め定められたしきい値以下であるかどう
かを判定し、しきい値以上である場合には前記先入れ先
出し回路の出力を前記先入れ先出し回路へ帰還する判定
回路と、該判定回路の出力と遅延素子の出力を前記分散
計算回路の出力で制御されるタイミング回路の出力に従
って選択して出力するセレクタと、該セレクタの出力を
受けて記憶内容を逐次書換える記憶装置とから構成され
、該セレクタ出力を前記遅延素子に帰還すると同時に前
記記憶装置出力によって前記マトリクス・スイッチが制
御されることを特徴とする。[0018] Furthermore, the system characteristic estimating device of the present invention includes:
When estimating system characteristics using an adaptive filter, a delay element array consisting of a cascade connection of multiple delay elements that delay an input signal by one sample period, an output of each delay element constituting the delay element array, and each a plurality of multiplier circuits that perform multiplication with coefficients corresponding to the delay elements; a matrix switch that determines the connection relationship between the plurality of delay elements and the plurality of multiplier circuits; and a summation of the outputs of the plurality of multiplier circuits. The multiplication circuit includes at least an adder and a control circuit that receives the outputs of the plurality of multiplication circuits and generates a control signal for the matrix switch, and the multiplication circuit receives the output of the estimation error, the output of each of the delay elements, and coefficient update. The control circuit includes a coefficient generation circuit that receives constants to be used and generates coefficients, and a multiplier that multiplies the output of the coefficient generation circuit and the output of each of the delay elements to produce an output. an absolute value circuit that receives a circuit output and converts it into an absolute value; a dispersion calculation circuit that receives the absolute value circuit output and calculates a variance; and a maximum value detection circuit that detects the maximum of the absolute value circuit outputs. , a minimum value detection circuit that detects the minimum of the absolute value circuit outputs and feeds the output back to itself; a first-in, first-out circuit that outputs a value; and receiving an output of the first-in, first-out circuit and an output of the maximum value detection circuit; a determination circuit that determines whether or not the first-in first-out circuit is present, and returns the output of the first-in first-out circuit to the first-in first-out circuit if the threshold value is exceeded; It is composed of a selector that selects and outputs according to the output of a controlled timing circuit, and a storage device that sequentially rewrites the memory contents in response to the output of the selector, and simultaneously feeds the selector output to the delay element. The matrix switch is characterized in that the matrix switch is controlled by the output.
【００１９】[0019]
【作用】本発明のシステム特性推定方法及び装置におけ
るアダプティブ・フィルタは、限られた数のタップ係数
を逐次切替えて異なるタップに割当てることにより、ハ
ードウェア規模を削減することができる。また、このア
ダプティブ・フィルタは、限られた数のタップ係数をイ
ンパルス応答の実質的な波形応答部に割当てる際に、係
数更新１回毎に位置変更を行なうタップの個数を適応的
に制御することにより、収束時間を短縮することができ
る。[Operation] The adaptive filter in the system characteristic estimation method and apparatus of the present invention can reduce the hardware scale by sequentially switching a limited number of tap coefficients and assigning them to different taps. In addition, when assigning a limited number of tap coefficients to the substantial waveform response part of the impulse response, this adaptive filter adaptively controls the number of taps whose positions are changed each time the coefficient is updated. This allows the convergence time to be shortened.
【００２０】[0020]
【実施例】次に図面を参照して本発明について詳細に説
明する。図１は、本発明の一実施例を示すブロック図で
ある。同図において、図１０と同一の参照番号を付与さ
れた機能ブロックは図１０と同一の機能を有するものと
する。図１と図１０の相違点は、各タップ回路１００１
，１００２ ，………，１００Ｎ が遅延素子列１０
１ ，１０２ ，………，１０Ｎ ，マトリクス・スイ
ッチ１４，及び係数回路１１１，１１２ ，………，１
１Ｍ で置き換えられている点にある。これに伴って、
制御回路１３は、係数回路の出力と減算器３から供給さ
れる推定誤差を用いてマトリクス・スイッチ１４を制御
する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, the present invention will be explained in detail with reference to the drawings. FIG. 1 is a block diagram showing one embodiment of the present invention. In the figure, functional blocks given the same reference numbers as in FIG. 10 have the same functions as in FIG. 10. The difference between FIG. 1 and FIG. 10 is that each tap circuit 1001
, 1002 , ......, 100N is the delay element array 10
1, 102, ......, 10N, matrix switch 14, and coefficient circuit 111, 112, ......, 1
The point is that it has been replaced by 1M. Along with this,
The control circuit 13 controls the matrix switch 14 using the output of the coefficient circuit and the estimation error supplied from the subtracter 3.
【００２１】図１において、遅延素子１０１ に供給さ
れた入力信号は、１クロック毎に遅延素子１０２ ，…
……，１０Ｎ へ逐次伝達される。遅延素子列１０１
，１０２ ，………，１０Ｎ はマトリクス・スイッチ
１４を介してＭ個の係数回路１１１ ，１１２ ，……
…，１１Ｍ と接続されている。但し、Ｎ＞Ｍである。
マトリクス・スイッチ１４は、制御回路１３の出力によ
り選択されたＭ個の遅延素子列１０ｉ とＭ個の係数回
路１１ｊ を逐次適応的に接続する。In FIG. 1, the input signal supplied to the delay element 101 is transmitted to the delay elements 102, . . . every clock.
..., 10N sequentially. Delay element array 101
, 102 , ......, 10N are connected to M coefficient circuits 111 , 112 , ... via the matrix switch 14
..., 11M. However, N>M. The matrix switch 14 sequentially and adaptively connects the M delay element arrays 10i selected by the output of the control circuit 13 and the M coefficient circuits 11j.
【００２２】第ｉ番めの係数回路１１ｉ の構成を図２
に示す。図２は基本的に図８のタップ回路に等しく、唯
一の違いは遅延素子８１を有しないことである。図２の
入力信号２０は図１の遅延素子１０ｉ の出力信号に対
応する。その他の信号２１，２５，２３は図８の８０１
，８０３，８０２に対応し、それぞれ減算器３の出力で
ある差信号、加算器１２へ供給される信号、ステップ・
サイズである。係数発生回路２２、乗算器２４は図８の
係数発生回路８２、乗算器８３と全く同じ動作をする。FIG. 2 shows the configuration of the i-th coefficient circuit 11i.
Shown below. 2 is essentially equivalent to the tap circuit of FIG. 8, the only difference being that it does not include the delay element 81. The input signal 20 of FIG. 2 corresponds to the output signal of the delay element 10i of FIG. Other signals 21, 25, 23 are 801 in FIG.
, 803 and 802, respectively, the difference signal which is the output of the subtracter 3, the signal supplied to the adder 12, and the step signal.
It's the size. Coefficient generation circuit 22 and multiplier 24 operate exactly the same as coefficient generation circuit 82 and multiplier 83 in FIG.
【００２３】図３に制御回路１３の一具体例を示す。図
３の入力信号３００はＭ個の係数回路１１１ ，１１２
，………，１１Ｍ から供給される係数値Ｃｍ，ｋ
と割当てタップ番号Ｚｍ ，出力信号３０１はマトリク
ス・スイッチ１４の制御信号、入力信号３０２は減算器
３から供給される誤差信号である。入力信号３００とし
て供給された係数値Ｃｍ，ｋ は絶対値回路３１で絶対
値化されて、最小値検出回路３３へ伝達される。FIG. 3 shows a specific example of the control circuit 13. The input signal 300 in FIG. 3 has M coefficient circuits 111 and 112.
,......,11M Coefficient value Cm,k supplied from
and the assigned tap number Zm, the output signal 301 is a control signal for the matrix switch 14, and the input signal 302 is an error signal supplied from the subtracter 3. The coefficient value Cm,k supplied as the input signal 300 is converted into an absolute value by the absolute value circuit 31 and transmitted to the minimum value detection circuit 33.
【００２４】最小値検出回路３３への入力がＭサンプル
、すなわちＭ個の係数値とタップ番号を用いる場合に、
これらのサンプルを［Ｃｍ，ｋ 、Ｚｍ ］とする。最
小値検出回路３３ではＣｍ，ｋ の最小値ｍｉｎ｛Ｃｍ
，ｋ ｜ｍ＝１ ，２ ，………，Ｍ｝＝Ｃｊ，ｋを検
出し、対応するタップ番号Ｚｊ をＦＩＦＯ３５へ供給
する。Ｚｊ は最小値検出回路３３にも帰還されており
、このＺｊ を用いて｛Ｃｍ，ｋ ｜ｍ＝１ ，２ ，
………，Ｍ｝を｛Ｃｍ，ｋ ｜ｍ＝１ ，２ ，………
，Ｍ，ｍ≠ｊ｝に置き換える。従って、次に新たな｛Ｃ
ｍ，ｋ ｝が絶対値回路３１から最小値検出回路３３に
供給されるまでは、｛Ｃｍ，ｋ ｝のうち最小の値、２
番目に小さい値、………と小さい方から順に対応したタ
ップ番号がＦＩＦＯ３５に供給される。同時にＦＩＦＯ
３５は、最小値検出回路３３から供給された信号Ｚｊ
を待ち行列最後尾の値として記憶し、待ち行列先頭の値
を新たなＺｊ として設定した後、セレクタ５３に伝達
する。新たなＺｊ の設定を行なったときには、Ｃｊ，
ｋ を零に再設定する。セレクタ５３は、ＦＩＦＯ３５
から供給された新しいＺｊ と遅延素子５４から供給さ
れた信号のいずれかをタイミング回路５５の出力で切替
え、記憶装置３９へ伝達する。以上の動作の具体例を、
Ｍ＝３，Ｎ＝７，Ｚｉ＝［１３６］，ＦＩＦＯ初期値＝
［２４５７］の場合について表１に示す。When the input to the minimum value detection circuit 33 uses M samples, that is, M coefficient values and tap numbers,
Let these samples be [Cm,k,Zm]. The minimum value detection circuit 33 detects the minimum value min{Cm
, k | m=1 , 2 , . . . , M}=Cj,k is detected and the corresponding tap number Zj is supplied to the FIFO 35. Zj is also fed back to the minimum value detection circuit 33, and using this Zj, {Cm,k |m=1,2,
………,M} as {Cm,k |m=1 ,2 ,……
, M, m≠j}. Therefore, next new {C
m, k } is supplied from the absolute value circuit 31 to the minimum value detection circuit 33, the minimum value of {Cm, k }, 2
The corresponding tap numbers are supplied to the FIFO 35 in order from the smallest value, . . . . At the same time FIFO
35 is a signal Zj supplied from the minimum value detection circuit 33
is stored as the value at the end of the queue, and the value at the beginning of the queue is set as a new Zj, and then transmitted to the selector 53. When setting a new Zj, Cj,
Reset k to zero. The selector 53 is a FIFO35
Either the new Zj supplied from the delay element 54 or the signal supplied from the delay element 54 is switched by the output of the timing circuit 55 and transmitted to the storage device 39. A specific example of the above operation is
M=3, N=7, Zi=[136], FIFO initial value=
Table 1 shows the case of [2457].
【００２５】[0025]
【表１】[Table 1]
【００２６】表１を用いて、最小値検出回路３３とＦＩ
ＦＯ３５の動作を説明する。但し、簡単のために、セレ
クタ５３は常にＦＩＦＯ３５の出力を選択して記憶装置
３９に伝達すると仮定する。まず、最小値検出の結果Ｚ
２ が得られ、ＦＩＦＯ３５でＺ２ の値＝３を待ち行
列の最後尾７の後へ移動し、待ち行列の先頭である２を
新たなＺ２ とする。従って、Ｚｉ＝［１２６］，ＦＩ
ＦＯ＝［４５７３］が回数１のときの記憶装置３９の内
容として得られる。次に、最小値検出の結果Ｚ１ が得
られ、ＦＩＦＯ３５でＺ１ の値＝１を待ち行列の最後
尾３の後へ移動し、待ち行列の先頭である４を新たなＺ
１ とする。
従って、Ｚｉ＝［４２６］，ＦＩＦＯ＝［５７３１］が
回数２のときの記憶装置３９の内容として得られる。Using Table 1, the minimum value detection circuit 33 and FI
The operation of FO35 will be explained. However, for simplicity, it is assumed that the selector 53 always selects the output of the FIFO 35 and transmits it to the storage device 39. First, the result of minimum value detection Z
2 is obtained, and the value of Z2 = 3 is moved to the end of the queue after 7 in the FIFO 35, and 2, which is the head of the queue, is set as the new Z2. Therefore, Zi=[126], FI
FO=[4573] is obtained as the content of the storage device 39 when the number of times is 1. Next, the minimum value detection result Z1 is obtained, and the value of Z1 = 1 is moved to the end of the queue after 3 in the FIFO 35, and 4 at the head of the queue is moved to the new Z
1. Therefore, Zi=[426] and FIFO=[5731] are obtained as the contents of the storage device 39 when the number of times is 2.
【００２７】タイミング回路５５は被乗数を１回の被乗
数値更新についていくつ入替えるかを制御する。入力信
号３０２として誤差信号が供給されているタイミング回
路５５は、誤差信号３０２に対応したタイミングで１か
ら０に変化する信号を生成する。タイミング回路５５の
出力信号は、誤差信号が大きいときは最初に長い１の連
続の後に短い０が得られるように、誤差信号が小さくな
ると反対の特性が得られるように、定められる。タイミ
ング回路５５の出力信号はセレクタ５３へ供給されてお
り、セレクタ５３はこの出力信号が０のときに遅延素子
５４の出力を、１のときセレクタ５３の出力を選択して
記憶装置３９へ伝達する。また、セレクタ５３の出力は
、遅延素子５４を介して１サンプル周期遅延された後、
セレクタ５３に帰還される。従って、記憶装置３９に供
給される信号は、タイミング回路５５の出力が０のとき
は１サンプル周期前の値で係数割当てタップは変化せず
、１のときはセレクタ５３から新たに供給される値で係
数割当てタップが変化することになる。すなわち、タイ
ミング回路５５から長時間１が供給されてから０に変化
すると、記憶装置３９の内容は繰返し変化し、タップの
入替えが行なわれる。反対に短時間の１の連続の後０に
変化すると記憶装置３９の内容は殆ど変化しないことに
なる。表１の場合は例とすれば、回数１の終了時にタイ
ミング回路５５の出力が１から０に変化すると記憶装置
３９の内容は１２６となり、回数２の終了時にタイミン
グ回路５５の出力が１から０に変化すると記憶装置３９
の内容は４２６となる。記憶装置３９の内容は、出力信
号３０１として出力される。以上の説明から明らかなよ
うに、第３図のタイミング回路５５の出力により、係数
更新１回当りに入替える係数の個数を誤差信号に基づい
て適応的に制御し、誤差信号が大きいときはたくさんの
係数が、誤差信号が小さいときは少ない係数が入替えら
れる。The timing circuit 55 controls how many times the multiplicand is changed for one multiplicand value update. The timing circuit 55 to which the error signal is supplied as the input signal 302 generates a signal that changes from 1 to 0 at a timing corresponding to the error signal 302. The output signal of the timing circuit 55 is determined such that when the error signal is large, a long string of 1's is initially obtained followed by a short 0, and when the error signal is small, the opposite characteristic is obtained. The output signal of the timing circuit 55 is supplied to the selector 53, and the selector 53 selects the output of the delay element 54 when the output signal is 0, and selects the output of the selector 53 when the output signal is 1, and transmits the selected output to the storage device 39. . Further, the output of the selector 53 is delayed by one sample period via the delay element 54, and then
It is fed back to the selector 53. Therefore, when the output of the timing circuit 55 is 0, the signal supplied to the storage device 39 is the value of one sample period before, and the coefficient assignment tap does not change, and when the output is 1, the signal is newly supplied from the selector 53. The coefficient assignment tap will change. That is, when the timing circuit 55 supplies 1 for a long time and then changes to 0, the contents of the storage device 39 change repeatedly and the taps are replaced. On the other hand, if the value changes to 0 after a short series of 1s, the contents of the storage device 39 will hardly change. In the case of Table 1, for example, when the output of the timing circuit 55 changes from 1 to 0 at the end of the number 1, the content of the storage device 39 becomes 126, and at the end of the number 2, the output of the timing circuit 55 changes from 1 to 0. When the storage device 39 changes to
The content of is 426. The contents of storage device 39 are output as output signal 301. As is clear from the above explanation, the number of coefficients to be replaced per coefficient update is adaptively controlled based on the error signal by the output of the timing circuit 55 in FIG. When the error signal is small, fewer coefficients are replaced.
【００２８】図４は、制御回路１３の他の具体例を示す
ブロック図である。図４は、絶対値回路３１の出力を用
いて最大値検出回路３２で最大値Ｃ１，ｋを検出し、対
応するタップ番号Ｚ１ を判定回路３７へ伝達する。判
定回路３７にはＦＩＦＯ３５の出力Ｚｊ が供給される
と同時に、出力はセレクタ５３に供給されている。判定
回路３７は最大値検出回路３２から供給されたタップ番
号Ｚ１ とＦＩＦＯ３５から供給されたタップ番号Ｚｊ
の差分が予め与えられたしきい値より小さい場合はＺ
ｊ をセレクタ５３に伝達し、それ以外の場合はＺｊ
をＦＩＦＯ３５に帰還する。ＦＩＦＯ３５では帰還され
たＺｊ を待ち行列の最後尾に配置し、待ち行列の先頭
値を新たにＺｊ として設定する。このしきい値との比
較及びＺｊ の再設定を、判定回路３７からセレクタ５
３へデータが供給されるまで反復する。以上の操作によ
り、判定回路３７から記憶装置３９へ供給される値及び
遅延素子５４を介してセレクタ５３へ帰還される値、す
なわち新たに乗算に使われることになったタップ番号と
最大係数のタップ番号との差分は、一定値以下に制限す
ることができ、最大係数タップ近傍にタップが集中して
配置される。FIG. 4 is a block diagram showing another specific example of the control circuit 13. In FIG. 4, the maximum value detection circuit 32 detects the maximum value C1,k using the output of the absolute value circuit 31, and transmits the corresponding tap number Z1 to the determination circuit 37. The determination circuit 37 is supplied with the output Zj of the FIFO 35, and at the same time, the output is supplied to the selector 53. The determination circuit 37 uses the tap number Z1 supplied from the maximum value detection circuit 32 and the tap number Zj supplied from the FIFO 35.
If the difference between is smaller than a pre-given threshold, then Z
j to the selector 53, otherwise Zj
is returned to FIFO35. In the FIFO 35, the returned Zj is placed at the end of the queue, and the head value of the queue is newly set as Zj. The comparison with this threshold value and the resetting of Zj are performed by the selector 5 from the judgment circuit 37.
Repeat until data is supplied to 3. Through the above operations, the values supplied from the determination circuit 37 to the storage device 39 and the values fed back to the selector 53 via the delay element 54, that is, the tap number and maximum coefficient tap newly used for multiplication. The difference with the number can be limited to a certain value or less, and the taps are concentrated in the vicinity of the maximum coefficient tap.
【００２９】図５は本発明の他の実施である。図５に示
した実施例においては、図１の制御回路１３の代りに、
制御回路１５が用いられており、誤差信号はもはや制御
回路１５へ供給されていない。図６は図５に示した制御
回路１５のブロック図である。図６と図４は、タイミン
グ回路５５の制御法が異なる。図６においてはタイミン
グ回路５５が誤差信号ではなく係数絶対値｜Ｃｉ，ｋ
｜の分散で制御され、このために分散制御回路５６が装
備されている。FIG. 5 is another implementation of the invention. In the embodiment shown in FIG. 5, instead of the control circuit 13 in FIG.
The control circuit 15 is used and the error signal is no longer fed to the control circuit 15. FIG. 6 is a block diagram of the control circuit 15 shown in FIG. 6 and 4 differ in the control method of the timing circuit 55. In FIG. 6, the timing circuit 55 uses not the error signal but the coefficient absolute value |Ci,k
It is controlled by the distribution of |, and for this purpose a distribution control circuit 56 is provided.
【００３０】絶対値回路３１の出力は分散計算回路５６
へ供給されており、得られた係数絶対値の分散はタイミ
ング回路５５へ伝達される。タイミング回路５５は図３
で説明したとおりに動作するが、出力信号は誤差信号の
代りに分散計算回路５６の出力である係数絶対値の分散
に従って変化する。タイミング回路５５の出力信号は、
分散が小さいときは最初に長い１の連続の後に短い０が
得られるように、分散が大きくなると反対の特性が得ら
れるように、定められる。これは、係数の更新が進み、
誤差信号が減ると、インパルス応答の実質的波形応答部
に係数が集中して配置されるようになり、波形応答部以
外の広範囲に分布して全ての係数がほぼ零である場合に
比べて、係数絶対値の分布が広くなるからである。The output of the absolute value circuit 31 is sent to the dispersion calculation circuit 56.
The variance of the obtained coefficient absolute value is transmitted to the timing circuit 55. The timing circuit 55 is shown in FIG.
However, the output signal changes according to the variance of the coefficient absolute value which is the output of the variance calculation circuit 56 instead of the error signal. The output signal of the timing circuit 55 is
It is determined so that when the variance is small, a long string of 1's is followed by a short 0, and when the variance is large, the opposite characteristic is obtained. This means that the coefficients are updated and
When the error signal decreases, the coefficients are concentrated in the substantial waveform response part of the impulse response, compared to a case where all the coefficients are distributed over a wide range other than the waveform response part and are almost zero. This is because the distribution of coefficient absolute values becomes wider.
【００３１】これまでＬＭＳアルゴリズムを仮定してき
たが、ＬＭＳ特有の構成は図９に示した係数発生回路だ
けである。従って、ＬＩＭを初めとする他のアルゴリズ
ムにも本発明を適用することができる。本発明の応用に
関しても、エコー・キャンセラを例にとって説明してき
たが、平坦遅延と波形応答の組合せで表すことのできる
インパルス応答を有するシステムには、全て適用するこ
とができる。Although the LMS algorithm has been assumed so far, the only configuration unique to LMS is the coefficient generation circuit shown in FIG. Therefore, the present invention can be applied to other algorithms including LIM. Although the application of the present invention has been explained using an echo canceller as an example, it can be applied to any system having an impulse response that can be expressed by a combination of a flat delay and a waveform response.
【００３２】[0032]
【発明の効果】以上詳細に述べたように、本発明によれ
ば、限られた数のタップ係数を逐次切替えて異なるタッ
プに割当てることにより、ハードウェア規模を削減する
ことができる。また、本発明のシステム特性推定方法及
び装置におけるアダプティブ・フィルタは、限られた数
のタップをインパルス応答の実質的な波形応答部に割当
てる際に、タップ位置の入替え数を可変とすることによ
り、収束時間を短縮することができる。As described in detail above, according to the present invention, the hardware scale can be reduced by sequentially switching a limited number of tap coefficients and allocating them to different taps. Furthermore, the adaptive filter in the system characteristic estimation method and apparatus of the present invention changes the number of tap positions by making it variable when allocating a limited number of taps to the substantial waveform response part of the impulse response. Convergence time can be shortened.
【図１】本発明の一実施例を示すブロック図である。FIG. 1 is a block diagram showing one embodiment of the present invention.
【図２】図１のタップ回路の詳細を示す図である。FIG. 2 is a diagram showing details of the tap circuit of FIG. 1;
【図３】図１の制御回路の一具体例を示すブロック図で
ある。FIG. 3 is a block diagram showing a specific example of the control circuit in FIG. 1;
【図４】図１の制御回路の他の具体例を示すブロック図
である。FIG. 4 is a block diagram showing another specific example of the control circuit in FIG. 1;
【図５】本発明の他の実施例を示すブロック図である。FIG. 5 is a block diagram showing another embodiment of the present invention.
【図６】図５の制御回路の一具体例を示すブロック図で
ある。FIG. 6 is a block diagram showing a specific example of the control circuit of FIG. 5;
【図７】従来のアダプティブ・フィルタをエコー・キャ
ンセラに適用した例を示すブロック図である。FIG. 7 is a block diagram showing an example in which a conventional adaptive filter is applied to an echo canceller.
【図８】図７におけるタップ回路の詳細を示すブロック
図である。FIG. 8 is a block diagram showing details of the tap circuit in FIG. 7;
【図９】図８における係数発生回路の詳細を示すブロッ
ク図である。FIG. 9 is a block diagram showing details of the coefficient generation circuit in FIG. 8;
【図１０】従来のアダプティブ・フィルタをエコー・キ
ャンセラに適用した別の例を示すブロック図である。FIG. 10 is a block diagram showing another example in which a conventional adaptive filter is applied to an echo canceller.
【図１１】図１０におけるタップ回路の詳細を示すブロ
ック図である。FIG. 11 is a block diagram showing details of the tap circuit in FIG. 10;
【図１２】図１０の制御回路の詳細を示すブロック図で
ある。FIG. 12 is a block diagram showing details of the control circuit of FIG. 10;
１ 入力端子
２ ２線−４線変換回路
３ 減算器
４ 出力端子
１０ｉ（１≦ｉ≦Ｎ） 遅延素子１１ｉ（１≦ｉ
≦Ｍ） タップ回路１３ 制御回路
１４ マトリクス・スイッチ
１５ 制御回路1 Input terminal 2 2-wire to 4-wire conversion circuit 3 Subtractor 4 Output terminal 10i (1≦i≦N) Delay element 11i (1≦i
≦M) Tap circuit 13 Control circuit 14 Matrix switch 15 Control circuit
Claims (10)
入力信号サンプルを、適応的に変化する複数の被乗数と
適応的に組合せて乗算を行ない、該乗算に用いられない
被乗数のアドレスを待ち行列に格納し、前記乗算結果の
総和をもって出力とするアダプティブ・フィルタでシス
テム特性を推定する際に、推定誤差を用いた被乗数の更
新及び前記乗算に用いられた被乗数の値を用いて、該被
乗数と、待ち行列内の値に対応した被乗数の入替えを予
め定められた回数に達するまで繰返して行ない、該繰返
し回数を適応的に制御することを特徴とするシステム特
性推定方法。1. Multiplication is performed by adaptively combining a plurality of input signal samples delayed by one sample period with a plurality of adaptively changing multiplicands, and the addresses of the multiplicands that are not used in the multiplication are stored in a queue. When estimating system characteristics with an adaptive filter that stores and outputs the sum of the multiplication results, the multiplicand is updated using the estimation error and the value of the multiplicand used in the multiplication is used to update the multiplicand, A method for estimating system characteristics, characterized in that a multiplicand corresponding to a value in a queue is repeatedly replaced until a predetermined number of times is reached, and the number of times of repetition is adaptively controlled.
外部から供給される推定誤差を用いて行なうことを特徴
とする請求項１記載のシステム特性推定方法。[Claim 2] Adaptive control of the number of multiplicands to be replaced is:
2. The system characteristic estimation method according to claim 1, wherein the estimation is carried out using an estimation error supplied from an external source.
被乗数の値を用いて行なうことを特徴とする請求項１記
載のシステム特性推定方法。[Claim 3] Adaptive control of the number of multiplicands to be replaced is:
2. The system characteristic estimation method according to claim 1, wherein the method is carried out using a value of a multiplicand.
値であるアドレスに対応する被乗数を乗算に用いるよう
に設定し、被乗数の絶対値の最小値を検出し、該最小値
に対応する被乗数のアドレスを前記待ち行列の最後尾に
格納し、さらに乗算対象から除いて行なうことを特徴と
する請求項１，２又は３に記載のシステム特性推定方法
。4. Multiplicand replacement is performed by setting the multiplicand corresponding to the address that is the first value in the queue to be used for multiplication, detecting the minimum value of the absolute value of the multiplicand, and changing the multiplicand corresponding to the minimum value. 4. The system characteristic estimation method according to claim 1, 2 or 3, wherein the address of the address is stored at the tail end of the queue and further excluded from the multiplication target.
値が被乗数最大値の位置から予め定められた範囲内にあ
るか否かの検定を行ない、該範囲内にない場合は該先頭
の値を前記待ち行列の最後尾に格納して新たな待ち行列
先頭の値に対して前記検定を行ない、前記予め定められ
た範囲内にある新たな待ち行列先頭の値を得るまで前記
検定を繰返し、該先頭の値であるアドレスに対応する前
記被乗数を乗算に用いるように設定し、前記被乗数の絶
対値の最小値を検出し、該最小値に対応する被乗数のア
ドレスを前記待ち行列の最後尾に格納し、さらに乗算対
象から除いて行なうことを特徴とする請求項１，２又は
３に記載のシステム特性推定方法。[Claim 5] Multiplicand replacement is performed by testing whether the first value in the queue is within a predetermined range from the position of the maximum multiplicand, and if it is not within the range, the first value is is stored at the end of the queue, the test is performed on a new value at the head of the queue, and the test is repeated until a new value at the head of the queue is obtained within the predetermined range; The multiplicand corresponding to the address that is the first value is set to be used for multiplication, the minimum value of the absolute value of the multiplicand is detected, and the address of the multiplicand corresponding to the minimum value is placed at the end of the queue. 4. The system characteristic estimation method according to claim 1, wherein the system characteristic estimation method is performed by storing the data and excluding the data from the multiplication target.
力信号サンプルと、アダプティブ・フィルタ出力とシス
テム出力の差である特性推定誤差を乗算して第１の乗算
結果を得、該第１の乗算結果と予め定められた第１の定
数を乗算して第２の乗算結果を得、該第２の乗算結果と
遅延された第２の乗算結果を加算して加算結果を得、該
加算結果を１サンプル周期遅延させた後前記加算に使用
し、前記加算結果を更新された前記被乗数として用いる
ことを特徴とする請求項１，２，３，４又は５に記載の
システム特性推定方法。6. The multiplicand is updated by multiplying a plurality of delayed input signal samples by a characteristic estimation error, which is the difference between the adaptive filter output and the system output, to obtain a first multiplication result; Multiplying the multiplication result by a predetermined first constant to obtain a second multiplication result, adding the second multiplication result and the delayed second multiplication result to obtain an addition result, and obtaining the addition result. 6. The system characteristic estimation method according to claim 1, wherein the summation result is used for the addition after being delayed by one sample period, and the addition result is used as the updated multiplicand.
テム特性を推定する際に、入力信号を１サンプル周期遅
延させる複数の遅延素子の縦続接続からなる遅延素子列
と、該遅延素子列を構成する各遅延素子の出力と各遅延
素子に対応した係数との乗算を行なう複数の乗算回路と
、前記複数の遅延素子と複数の乗算回路との接続関係を
決定するマトリクス・スイッチと、前記複数の乗算回路
の出力の総和をとる加算器と、前記複数の乗算回路の出
力と前記アダプティブ・フィルタ出力と前記システム出
力の差である推定誤差を受け、前記マトリクス・スイッ
チに対する制御信号を発生する制御回路とを少なくとも
具備し、前記乗算回路は前記特性推定誤差と前記各遅延
素子の出力と係数更新に用いる定数を受けて係数を発生
する係数発生回路と、該係数発生回路の出力と前記各遅
延素子の出力とを乗算して出力とする乗算器とから構成
され、前記制御回路は、前記係数発生回路出力を受けて
絶対値化する絶対値回路と、該絶対値回路出力のうちで
最小のものを検出して出力を自身に帰還する最小値検出
回路と、該最小値検出回路の出力を受けてスタックの最
深部に格納すると同時に最浅部の値を出力する先入れ先
出し回路と、該先入れ先出し回路の出力と遅延素子の出
力を前記推定誤差で制御されるタイミング回路の出力に
従って選択して出力するセレクタと、該セレクタの出力
を受けて記憶内容を逐次書換える記憶装置とから構成さ
れ、該セレクタ出力を前記遅延素子に帰還すると同時に
前記記憶装置出力によって前記マトリクス・スイッチが
制御されることを特徴とするシステム特性推定装置。7. When estimating system characteristics using an adaptive filter, a delay element array consisting of a cascade connection of a plurality of delay elements that delay an input signal by one sample period, and each delay element constituting the delay element array. a plurality of multiplier circuits that perform multiplication of the output of the element by a coefficient corresponding to each delay element; a matrix switch that determines the connection relationship between the plurality of delay elements and the plurality of multiplier circuits; at least an adder for summing outputs, and a control circuit for receiving an estimation error that is a difference between the outputs of the plurality of multiplier circuits, the output of the adaptive filter, and the system output, and generating a control signal for the matrix switch. The multiplication circuit includes a coefficient generation circuit that receives the characteristic estimation error, the output of each of the delay elements, and a constant used for updating the coefficients to generate a coefficient, and the output of the coefficient generation circuit and the output of each of the delay elements. The control circuit includes an absolute value circuit that receives the output of the coefficient generation circuit and converts it into an absolute value, and a multiplier that outputs the result by multiplying the output of the coefficient generation circuit. a minimum value detection circuit that returns the output to itself; a first-in, first-out circuit that receives the output of the minimum value detection circuit and stores it in the deepest part of the stack and simultaneously outputs the value of the shallowest part; and the output and delay of the first-in, first-out circuit. It is composed of a selector that selects and outputs the output of the element according to the output of the timing circuit controlled by the estimation error, and a storage device that receives the output of the selector and sequentially rewrites the memory contents, and the output of the selector is controlled by the delay. A system characteristic estimating device characterized in that the matrix switch is controlled by the output of the storage device at the same time as the output is fed back to an element.
て絶対値化する絶対値回路と、該絶対値回路出力のうち
で最大のものを検出する最大値検出回路と、前記絶対値
回路出力のうちで最小のものを検出して出力を自身に帰
還する最小値検出回路と、該最小値検出回路の出力を受
けてスタックの最深部に格納すると同時に最浅部の値を
出力する先入れ先出し回路と、該先入れ先出し回路の出
力と前記最大値検出回路の出力を受け、前記先入れ先出
し回路の出力と前記最大値検出回路の出力との差が予め
定められたしきい値以下であるかどうかを判定し、しき
い値以上である場合には前記先入れ先出し回路の出力を
前記先入れ先出し回路へ帰還する判定回路と、該判定回
路の出力と遅延素子の出力を前記推定誤差で制御される
タイミング回路の出力に従って選択して出力するセレク
タと、該セレクタの出力を受けて記憶内容を逐次書換え
る記憶装置とから構成され、該セレクタ出力を前記遅延
素子に帰還すると同時に前記記憶装置出力によって前記
マトリクス・スイッチが制御されることを特徴とする請
求項７記載のシステム特性推定装置。8. The control circuit includes: an absolute value circuit that receives an output of the coefficient generation circuit and converts it into an absolute value; a maximum value detection circuit that detects the maximum of the outputs of the absolute value circuit; and an output of the absolute value circuit. A minimum value detection circuit that detects the smallest value among them and feeds the output back to itself, and a first-in, first-out circuit that receives the output of the minimum value detection circuit and stores it in the deepest part of the stack, and at the same time outputs the value of the shallowest part. and receiving the output of the first-in, first-out circuit and the output of the maximum value detection circuit, and determining whether the difference between the output of the first-in, first-out circuit and the output of the maximum value detection circuit is less than or equal to a predetermined threshold. , a determination circuit that feeds back the output of the first-in first-out circuit to the first-in first-out circuit when the value is equal to or greater than a threshold; and selecting the output of the determination circuit and the output of the delay element according to the output of the timing circuit controlled by the estimation error. and a storage device that receives the output of the selector and sequentially rewrites the memory contents, and at the same time feeds back the selector output to the delay element, the matrix switch is controlled by the output of the storage device. 8. The system characteristic estimating device according to claim 7.
テム特性を推定する際に、入力信号を１サンプル周期遅
延させる複数の遅延素子の縦続接続からなる遅延素子列
と、該遅延素子列を構成する各遅延素子の出力と各遅延
素子に対応した係数との乗算を行なう複数の乗算回路と
、前記複数の遅延素子と複数の乗算回路との接続関係を
決定するマトリクス・スイッチと、前記複数の乗算回路
の出力の総和をとる加算器と、前記複数の乗算回路の出
力を受け、前記マトリクス・スイッチに対する制御信号
を発生する制御回路とを少なくとも具備し、前記乗算回
路は前記推定誤差と前記各遅延素子の出力と係数更新に
用いる定数を受けて係数を発生する係数発生回路と、該
係数発生回路の出力と前記各遅延素子の出力とを乗算し
て出力とする乗算器とから構成され、前記制御回路は、
前記係数発生回路出力を受けて絶対値化する絶対値回路
と、該絶対値回路出力受けて分散を計算する分散計算回
路と、前記絶対値回路出力のうちで最大のものを検出す
る最大値検出回路と、前記絶対値回路出力のうちで最小
のものを検出して出力を自身に帰還する最小値検出回路
と、該最小値検出回路の出力を受けてスタックの最深部
に格納すると同時に最浅部の値を出力する先入れ先出し
回路と、該先入れ先出し回路の出力と前記最大値検出回
路の出力を受け、前記先入れ先出し回路の出力と前記最
大値検出回路の出力との差が予め定められたしきい値以
下であるかどうかを判定し、しきい値以上である場合に
は前記先入れ先出し回路の出力を前記先入れ先出し回路
へ帰還する判定回路と、該判定回路の出力と遅延素子の
出力を前記分散計算回路の出力で制御されるタイミング
回路の出力に従って選択して出力するセレクタと、該セ
レクタの出力を受けて記憶内容を逐次書換える記憶装置
とから構成され、該セレクタ出力を前記遅延素子に帰還
すると同時に前記記憶装置出力によって前記マトリクス
・スイッチが制御されることを特徴とするシステム特性
推定装置。9. When estimating system characteristics using an adaptive filter, a delay element array consisting of a cascade connection of a plurality of delay elements that delay an input signal by one sample period, and each delay element constituting the delay element array. a plurality of multiplier circuits that perform multiplication of the output of the element by a coefficient corresponding to each delay element; a matrix switch that determines the connection relationship between the plurality of delay elements and the plurality of multiplier circuits; The multiplication circuit includes at least an adder that sums up the outputs, and a control circuit that receives the outputs of the plurality of multiplier circuits and generates a control signal for the matrix switch, and the multiplier circuit calculates the estimation error and the output of each of the delay elements. The control circuit includes a coefficient generation circuit that receives an output and a constant used for updating the coefficients and generates a coefficient, and a multiplier that multiplies the output of the coefficient generation circuit and the output of each of the delay elements to produce an output. teeth,
an absolute value circuit that receives the output of the coefficient generating circuit and converts it into an absolute value; a dispersion calculation circuit that receives the output of the absolute value circuit and calculates a variance; and a maximum value detector that detects the maximum of the outputs of the absolute value circuit. a minimum value detection circuit that detects the minimum of the absolute value circuit outputs and feeds the output back to itself; and a minimum value detection circuit that receives the output of the minimum value detection circuit and stores it in the deepest part of the stack and at the same time a first-in, first-out circuit that outputs a value of the first-in, first-out circuit; and a first-in, first-out circuit that receives an output of the first-in, first-out circuit and an output of the maximum value detection circuit, and a threshold value that is determined in advance by a difference between the output of the first-in, first-out circuit and the output of the maximum value detection circuit. a determination circuit that determines whether or not the value is less than or equal to a threshold value, and returns the output of the first-in first-out circuit to the first-in first-out circuit if it is equal to or higher than a threshold; It consists of a selector that selects and outputs according to the output of a timing circuit controlled by the output, and a storage device that sequentially rewrites the memory contents in response to the output of the selector, and feeds back the selector output to the delay element and at the same time A system characteristic estimating device characterized in that the matrix switch is controlled by a storage device output.
と前記特性推定誤差を乗算する第１の乗算器と、該第１
の乗算器の出力と予め定められた第２の定数を乗算する
第２の乗算器と、該第２の乗算器の出力と後述の第４の
遅延素子出力を加算する加算器と、該加算器出力を１サ
ンプル周期遅延させた後、前記加算器に帰還する第４の
遅延素子とから構成され、該遅延素子出力を係数値とし
て出力することを特徴とする請求項７，８又は９記載の
システム特性推定装置。10. The coefficient generation circuit includes a first multiplier that multiplies the output of each delay element by the characteristic estimation error;
a second multiplier that multiplies the output of the multiplier by a predetermined second constant; an adder that adds the output of the second multiplier and the output of a fourth delay element to be described later; and a fourth delay element that delays the output of the adder by one sample period and then feeds back to the adder, and outputs the output of the delay element as a coefficient value. system characteristics estimator.
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3031503A JP2569979B2 (en) | 1991-01-31 | 1991-01-31 | Method and apparatus for estimating system characteristics |
| DE69125806T DE69125806T2 (en) | 1990-12-27 | 1991-12-27 | Adaptive filter suitable for quick identification of an unknown system |
| EP91122289A EP0492647B1 (en) | 1990-12-27 | 1991-12-27 | Adaptive filter capable of quickly identifying an unknown system |
| US07/813,662 US5245561A (en) | 1990-12-27 | 1991-12-27 | Adaptive filter capable of quickly identifying an unknown system |
| CA002058495A CA2058495C (en) | 1990-12-27 | 1991-12-27 | Adaptive filter capable of quickly identifying an unknown system |
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| JP3031503A JP2569979B2 (en) | 1991-01-31 | 1991-01-31 | Method and apparatus for estimating system characteristics |
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1991
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Patent Citations (3)
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