JPH04245587A - 情報担体と読取・書込ユニットを具えた情報交換用システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電子的情報担体と、そ
の情報担体に読み取りと書き込みとをするための読取・
書込ユニットとを具えた情報交換用システムに関するも
のである。本発明はそのようなシステムに使用されるべ
き情報担体と読取・書込ユニットとにも同様に関連して
いる。

【０００２】

【従来の技術】この種類のシステムは、例えば、ホテル
におけるアクセス制御用に使用することができ、その情
報担体は部屋に対するキーとして働き且つ読取・書込ユ
ニットにより読み出されるはずの付加的情報（例えば正
当度）を含んだ別の可能性を有し、且つその読取・書込
ユニットは情報担体に情報を書き込むこともできる。こ
の種類の情報は、例えば、料金が支払われるべきホテル
設備の使用を参照させることができるので、この情報を
出発に際して精算されるべき総計を計算するために用い
ることができる。

【０００３】情報担体と読取・書込ユニットとの間の情
報交換は、金属対金属接点によって実現することができ
る。しかしながら、金属対金属接点の汚染又は酸化が生
じ得て、且つこれらの接点が欺瞞行為を起こし得るので
、金属対金属接点は望ましくない。代わりに、金属対金
属接点なしに情報交換を行わしめることが可能である。 その場合には、この（ディジタル）データ伝送は一般的
にビット直列的に達成される。その時読取・書込ユニッ
トから情報担体までのこの情報の切断されない伝送を監
視することが望ましい。データの完全性のこの監視が、
この情報担体の書込サイクルに続いて、情報担体の読取
サイクルを実行することにより、且つビットエラーが書
込サイクルと読取サイクルとを反復することにより起こ
る場合に行われることが想像できる。しかしながら、こ
のチェックの方法は時間がかかり、且つそれ故に、非常
に急ぐ場合に情報担体が読取・書込ユニットから取り除
かれた場合には、情報交換の望ましくない中断を生じ得
る。

【０００４】

【発明が解決しようとする課題】情報担体へのデータ伝
送の間に感知されるほどの遅延なしにデータの完全性が
監視され得る情報交換用システムを提供することが本発
明の目的である。

【０００５】

【課題を解決するための手段】この目的のために、本発
明による情報交換システムは、 ａ．前記読取・書込ユニット上の読取・書込位置におい
て情報担体の存在を検出するための検出手段と、ｂ．読
取・書込ユニット内に送信部分と、情報担体内に受信部
分とを具えた、前記読取・書込ユニットから情報担体ま
でデータを伝送するための第１伝送手段と、ｃ．情報担
体内に送信部分と、読取・書込ユニット内に受信部分と
を具えた、前記情報担体から読取・書込ユニットまでデ
ータを伝送するための第２伝送手段と、を含んでいる読
取・書込ユニットを具えている情報交換用システムにお
いて、情報担体がデータ入力端子とデータ出力端子とが
同じ導体（入出力端子）により構成されているメモリを
含み、且つ情報担体内の受信部分の出力端子と、メモリ
の入出力端子及び情報担体内の送信部分の入力端子とが
、相互接続されていることを特徴とする。

【０００６】読取・書込ユニットから情報担体までのデ
ータ伝送用の伝送手段は逆伝送手段から分離して取り付
けられているので、例えばマイクロプロセッサのような
データ生産物を与える装置への返答を作り出すことが、
情報担体での書込サイクルの間に可能である。書込サイ
クルの間に一旦メモリの入出力端子上にビットが出現す
ると、送信部分の入力端子は同様にこの同じビットが与
えられるので、事実上直ちにこのビットが読取・書込ユ
ニットの受信部分内で再び検出される。この検出された
ビットが先に送られたビットから逸脱している場合には
、書込サイクルは直ちに停止され且つ新たに開始され得
る。

【０００７】本発明によるシステムに対する一実施例は
、第２伝送手段の送信部分用の誘導コイルが短絡され得
る吸収回路の一部を形成することを特徴とする。その吸
収回路が短絡されない場合には、その吸収回路は読取・
書込ユニットの受信コイルへ接続された受信発振器の周
波数に調節されている。従って、この発振器はエネルギ
ーを失い、それが読取・書込ユニット内で検出される。 この吸収回路が短絡された場合には、エネルギーのこの
損失は起こらず、それも検出される。かくしてこの吸収
回路を短絡することにより２進信号が伝送される。

【０００８】本発明によるシステムに対するもう一つの
実施例は、読取・書込ユニットがマイクロプロセッサと
複数のゲートとを有する中央ユニットにより形成され、
且つ各々読取・書込位置を有し各々前記ゲートのうちの
１個へ接続された別の周辺ユニットにより形成されたこ
とを特徴とする。このシステムがホテル又は遊園地用の
アクセスシステムとして用いられる場合には、部屋の外
側の周辺ユニットと部屋の内側のもう一つの周辺ユニッ
トとを置くことが今や可能である。外側ユニットはこの
時部屋へのアクセス用に用いられ得るのに対して、内側
ユニットは料金が支払われるべきミニバーや有料テレビ
ジョン又は電話のような設備の使用の費用を記録するた
めに用いられ得る。外側ユニットによって、ホテル職員
がホテル来客を煩わすことなしに、いかなる瞬間におい
ても、例えば部屋内のミニバーの状況をチェックし且つ
その発見に基づいて同じものを補給することが今や可能
である。

【０００９】本発明によるシステムに対するもう一つの
実施例は、一旦情報担体が読取・書込位置に置かれれば
、読取・書込ユニット内に記憶されたコード語を情報担
体内に記憶された類似のコード語と比較し、二つのコー
ド語が一致した場合に一致信号を発生し、且つ現存する
コード語の代わりにその後情報担体と読取・書込ユニッ
ト内に記憶される読み出されたコード語に基づく新しい
コード語を発生するための比較手段をこのシステムが具
えることを特徴とする。

【００１０】これらの手段が情報担体の不法な複写に対
する防護装置を与える。この情報担体がホテルの部屋に
対するキーとして用いられる場合には、キーの権利のあ
る持ち主がそれに気付くことなく、このキーが不法に複
写されることが予想できる。その部屋がアクセスされる
毎に一致するコード語が毎回変更されるので、権利のあ
る持ち主が一回だけその部屋をアクセスした後は、その
不法な複写は役に立たなくされる。権利のあるキーに先
立って不法なキーがその読取・書込ユニット内へすでに
挿入された場合には、その後権利のあるキー保持者がそ
の部屋へのアクセスから妨害されるので、権利のあるキ
ーの保持者が直ちにこれに気付くであろう。その場合に
は警報が直ちに与えられ得る。

【００１１】本発明によるシステムに対する別の実施例
は、情報担体内のメモリが独特の識別コードを有し、且
つ読取・書込ユニットが ａ．第１メモリ分野と、 ｂ．各識別コードに属している指示コードと同時に識別
コードを受信するために、前記第１メモリ分野へ結合さ
れた付加的なデータ入力端子と、 ｃ．情報担体から読み出された識別コードを記憶するた
めの第２メモリ分野、及び、 ｄ．第１メモリ分野と第２メモリ分野との中の識別コー
ドを比較し、二つのコードが一致した場合にその指示コ
ードを解読し、且つそれに応答して指示器を付勢するた
めの比較手段と、 を具えていることを特徴とする。

【００１２】このシステムを例えばホテル又は遊園地内
で用いる場合には、上記の手段が受信された郵便と伝言
との両方又はいずれか一方に対する指示機能を提供する
ことを援助できる。ホテルにおいては独特の認識コード
が例えば部屋番号により形成されている。その部屋番号
にいるホテルの来客に対して郵便がある場合には、付加
的なデータ入力端子を通して、いかなる種類の伝言（手
紙、ファクシミリ、電話、又はフロントに対する報告）
がホテルの来客を待っているかを指示する指示コードと
一緒に、部屋番号をホテル職員が供給できる。ホテルの
来客がそのホテルへ帰還した場合に、その来客は彼の情
報担体を読取・書込ユニット内へ挿入して、その後その
情報担体内の部屋番号がその読取・書込ユニットの第１
メモリ分野内の部屋番号と比較される。例えばこの来客
に対する伝言がある場合には、伝言の内容（例えば「フ
ァックス伝言が届いている」）を知らせる指示器（例え
ば小さい照明）が付勢される。それでホテルの来客は忙
しいフロントで待つ必要なく、かくして構成された読取
・書込ユニット上で彼に対して郵便が到着しているかい
ないかを認識する。

【００１３】本発明によるシステムに対する更にもう一
つの実施例は、前記読取・書込ユニットが音声信号の異
なる組を自動的に発生する手段と、情報担体内で検出さ
れた情報の種類に応答して音声信号の組のうちの一つを
付勢する手段とを具えたことを特徴とする。音声信号の
異なる組は各々幾つかの言語での原文により形成され得
る。情報担体にそのホテルの来客によりどの言語が用い
られるかが指示できる。ホテルの来客が一旦情報担体を
読取・書込ユニット内へ挿入したら、その言語に対する
コードが読取・書込ユニットにより検出された場合に、
彼の自国の言語でホテルの部屋内の設備を使用するため
の知識を得ることができる。

【００１４】

【実施例】以下、添付の図面を参照して本発明を説明し
よう。図１は情報担体４　と読取・書込ユニット２　と
の組み合わせを示している。この組み合わせは読取・書
込ユニット２　から情報担体４　までデータを伝送する
ための第１伝送手段９　と、情報担体４　から読取・書
込ユニット２までデータを伝送するための第２伝送手段
１３とを具えている。その読取・書込ユニット２　内部
で、その伝送手段９　は出力端子が送信増幅器１０の入
力端子へ接続された送信発振器８　を具えている。送信
コイル１２がその送信増幅器１０の出力端子へ接続され
ている。この送信増幅器１０は、マイクロプロセッサの
データ出力端子を通して、マイクロプロセッサ６　によ
りスイッチオン及びスイッチオフ制御され得る。その読
取・書込ユニット２　内で、第２伝送手段１３は入力端
子が受信コイル１８へ接続されている受信発振器１６を
具えている。この受信発振器１６の出力端子は、受信発
振器１６の振幅変動を検出するための検出器１４へ接続
されている。検出器１４の出力端子はマイクロプロセッ
サ６　のデータ入力端子へ接続されている。このマイク
ロプロセッサは付加的データ入力端子７　をも有してい
る。

【００１５】マイクロプロセッサ６　は普通の種類の、
例えばフィリップス　８０　Ｃ　５１形のマイクロプロ
セッサであり、そのマイクロプロセッサは同程度の従来
技術のプログラムメモリ、例えば消去可能プログラム可
能ＲＯＭ　シグネティックス　２７　Ｃ　２５６　形と
従来技術のＲＡＭ　メモリ、例えば２５６ｋビット静的
ＲＡＭ　東芝　ＴＣ　５５２５７ＡＰＬ−１２形とを具
え得る。

【００１６】情報担体４　の内部に置かれた第１伝送手
段９　の部分は、受信コイル２０とダイオード２２、コ
ンデンサ２４、ツェナーダイオード２６及び抵抗２８を
具えている。受信コイルの一方側が、カソードがコンデ
ンサ２４の一方側とツェナーダイオード２６のカソード
及び抵抗２８の一方側とへ接続されたダイオード２２の
アノードへ接続されている。抵抗２８の他方側が情報担
体の内部の伝送手段の受信部分の出力端子を形成してい
る。この出力端子は一方側で小さい電池３７により供給
されるメモリ回路３８の入出力端子３９へ、他方側で情
報担体の内部の第２伝送手段１３の受信部分の入力端子
へ接続されている。コイル２０と、コンデンサ２４及び
ツェナーダイオード２６のまだ説明してない側は共通基
準電圧へ接続されている。第２伝送手段１３の送信部分
は、送信コイル３４とコンデンサ３６とにより形成され
た並列回路を具えている。この並列回路の一方側は共通
基準電圧へ接続されており、この並列回路の他方側もト
ランジスタ３２の主電流通路を通って共通基準電圧へ接
続されている。抵抗３０の一方側がトランジスタ３２の
ベースへ接続され、他方側が第２伝送手段１３の送信部
分の入力端子を形成している。

【００１７】情報担体４　と読取・書込ユニット２　と
の間の情報の交換は以下のように行われる。読取・書込
ユニット２　が情報担体の存在を検出しない限り、読取
・書込ユニット２　の送信コイル１２はエネルギーを放
射しない。 それ故に情報担体４　の電子回路はエネルギーを供給さ
れず、この回路内の全ての点が無活動電位にある。トラ
ンジスタ３２のベースがトランジスタ３２のエミッタと
同じ電位にあることをこれは意味する。それでこのトラ
ンジスタは非導通状態にある。情報担体４が読取・書込
ユニット２　の読取・書込位置へ置かれた場合には、受
信コイル１８と送信コイル３４との間に誘導結合が達成
される。送信コイル３４とコンデンサ３６との並列回路
が受信発振器１６の周波数（例えば、７ＭＨｚ）に対す
る吸収回路を形成している。コイル１８と３４との誘導
結合の結果として、エネルギーが受信発振器１６から傍
受され、この発振器からの信号の振幅を降下させる。こ
の降下が検出器１４により検出されて、その検出器が、
検出信号をマイクロプロセッサ６　のデータ入力端子へ
印加する。この方法で読取・書込位置における情報担体
４　の存在が検出される。

【００１８】今やマイクロプロセッサ６　により制御さ
れるデータ伝送が達成され得る。この目的のために、マ
イクロプロセッサにより制御された（例えば３ＭＨｚの
送信周波数を有する）送信発振器８　が、送信増幅器１
０を通して送信コイル１２へ接続されている。これが電
圧を受信コイル２０内に誘起されるようにするので、コ
ンデンサ２４がダイオード２２を越えて充電される。コ
ンデンサ２４を横切る電圧はツェナーダイオード２６に
より安定化されている。 ツェナーダイオード２６のカソードと抵抗２８との間の
接合における電圧は今や論理値「高」を有する。抵抗２
８は、メモリ３８の入出力端子３９が論理値「低」を有
し得るのに対して、抵抗２８とツェナーダイオード２６
との間の接合を論理値「高」とみなすことができるよう
に取り付けられている。入出力端子３９は抵抗２８と３
０との間の接合上の電圧に影響しないと仮定する。これ
がトランジスタ３２のベース上の電圧を同様に上昇させ
て、トランジスタ３２を導通状態にし、従って送信コイ
ル３４とコンデンサ３６との並列回路を短絡する。その
結果、この並列回路はもはや受信発振器１６の周波数に
対して共振回路を形成しないので、発振器信号の振幅は
増大される。この状態が検出器１４により検出されて、
その検出器が相当する信号をマイクロプロセッサ６へ送
る。この方法で、伝送された論理値がメモリ３８の入出
力端子３９に実際に到達したかどうかを確認する監視選
択権をマイクロプロセッサが有する。

【００１９】図２は、メモリ３８の入出力端子３９上の
電圧変動を図解する３個の時図表を示している。図ａ，
ｂ及びｃの各々がそれぞれビットがメモリ３８内へ書き
込まれ得るか又はメモリ３８から読み出され得るタイム
スロット内の電圧変動を示している。このタイムスロッ
トは時間間隔Ｔ１とＴ３との合計により形成されている
。図ａはメモリ内に１ビット値を書き込むために必要な
電圧変動を示しており、図ｂはメモリ内に０ビット値を
書き込むために必要な電圧変動を示していて、図ｃはこ
のメモリからビットを読み出すために必要な電圧変動を
示している。 図４を参照して更に説明するように、これらの電圧変動
はメモリ回路３８の特定の構造によって必要である。書
き込み得るメモリに対しては、書込状態にもたらすこと
が最初であり、読み出し得るメモリに対しては読取状態
状態へもたらすことが最初である。これは図３を参照し
て更に説明する命令語によって達成される。メモリはす
でに書込状態へもたらされていると仮定する。

【００２０】書込サイクルはメモリへの入力端子上の高
から低への変遷の存在により開始される。高から低への
変遷の後３５μｓの瞬間において入出力端子３９に存在
する論理値をメモリが書き込むように今やメモリが配設
されている。３５μｓの上述の値に幾らかのばらつきが
起こり得るので、所望の論理値は１５μｓ後より遅れず
に入出力端子上に存在しなければならず、且つ６０μｓ
が経過するまでそこに維持されねばならない。図ａにお
いてＴ２は１５μｓに相当し、Ｔ３は６０μｓに相当し
ている。図ａから３５μｓの書込瞬間において入出力端
子上の論理値は高であるから、図ａは１ビット値の書込
を表現していることが明らかである。図ｂからは、書込
瞬間において論理値は低であるから、図ｂは０ビット値
の書込を表現していることが明らかである。

【００２１】メモリからビットを読み出すための位置に
あるためには、メモリは最初に読出状態へもたらされな
ければならない。これが真実であると仮定する。メモリ
からのビットの読出は入出力端子３９の高から低への遷
移により導入される。メモリは読出状態にあるから、入
出力端子３９は高から低への遷移後２μｓから高から低
への遷移後１５μｓまでの間隔域決定（間隔Ｔ４）の間
に関連するメモリ位置のビット値を示す。間隔Ｔ４の後
に、このビット値の存在が不確実になる。

【００２２】メモリ３８は以下の方法で用いられる。メ
モリを既知の状態へもたらすために、最初に２６４　個
の零がメモリ内に書き込まれる。（かくして図ｂに示し
た電圧変動がメモリ３８の入出力端子３９上で２６４回
反復される。）メモリ内に書き込まれるべどの付加的な
零でもこのメモリにより捨て去られる。このメモリは今
やこのメモリへ定義された命令語を印加することにより
書込状態又は読出状態へもたらされ得る。

【００２３】図３はこの命令語の構成を示している。各
命令語は８ビットを含んでおり、３個の最初のビットは
１と０及び０によりこの順序で形成されている。メモリ
を書込状態へもたらすためには、その後の５個のビット
は全て１のビットでなければならない。このメモリを読
出状態へもたらすためには、これらの５個のビットのう
ちの１個またはそれ以上が０のビットでなくてはならな
い。一旦メモリが読出状態へもたらされた場合には、２
５６　個のタイムスロットを供給することにより、その
メモリから２５６　個のデータビットを読み出すことが
可能である。一旦そのメモリが書込状態へもたらされた
場合には、各々が１又は０ビット値を表現することがで
きる２５６　個のタイムスロットを供給することにより
、メモリ内へ２５６　個のデータビットを書き込むこと
が可能である。

【００２４】図４はメモリ回路３８のもっと詳細な表現
を与えている。このメモリ回路は直列入力端子と直列出
力端子及び下降縁により活性化されるクロック入力端子
を有する２５６　ビットのシフトレジスタ４２を具えて
いる。シフトレジスタ４２の直列入力端子へはＯＲゲー
ト４４の出力端子が接続されている。ＯＲゲート４４の
一方の入力端子がＡＮＤ　ゲート４６の出力端子へ接続
されており、ＯＲゲート４４の他方の入力端子はＡＮＤ
　ゲート４８の出力端子へ接続されている。シフトレジ
スタ４２の直列出力端子は、一方側ではＡＮＤ　ゲート
４６の２個の入力端子のいずれかへ接続され、他方側で
はインバータ７６の入力端子へ接続されている。 シフトレジスタ４２のクロック入力端子はＯＲゲート５
０の出力端子へ接続されている。ＯＲゲート５０の一方
の入力端子はＡＮＤ　ゲート５２の出力端子へ接続され
、ＯＲゲート５０の他方の入力端子はＡＮＤ　ゲート５
４の出力端子へ接続されている。

【００２５】このメモリ回路３８は更に直列入力端子と
並列出力端子及び下降縁により活性化されるクロック入
力端子を有する８ビットのシフトレジスタ６２を含んで
いる。符号解読論理回路６４の並列入力端子がシフトレ
ジスタ６２の並列出力端子へ接続されている。この符号
解読論理回路６４は更にその上１ビットのリセット入力
端子と１ビットの初期化出力端子と１ビットの読出出力
端子及び１ビットの書込出力端子を有している。

【００２６】データ入力端子３９と入力バッファ６０と
を通って、信号がバッファ回路へ供給され得る。入力バ
ッファ６０は入力パルスを正しい形態にもたらすために
のみ単に用いられている。入力バッファ６０の出力端子
はシフトレジスタ６２の直列入力端子とＡＮＤ　ゲート
４８の入力端子及び単安定マルチバイブレータ６８のク
ロック入力端子へ接続されている。このクロック入力端
子はそこへ供給される信号の下降縁により活性化される
。このマルチバイブレータ６８はそれのクロック入力端
子上の下降縁に応答して、それの出力端子上に約３５μ
ｓの期間を有するパルスを作り出す。このマルチバイブ
レータ６８の出力端子は、シフトレジスタ６２のクロッ
ク入力端子とインバータ５６の入力端子とＡＮＤ　ゲー
ト５４の３個の入力端子のうちの最初の入力端子と、カ
ウンタ７０のクロック入力端子及びＡＮＤ　ゲート７８
の３個の入力端子のうちの第２の入力端子へ接続されて
いる。

【００２７】８ビットのカウンタ７０は、フリップフロ
ップ７２のセット入力端子と符号解読論理回路６４のリ
セット入力端子とへ接続された、オーバーフロー出力端
子を有している。フリップフロップ７２の出力端子はカ
ウンタ７０のリセット入力端子と、出力端子がＡＮＤ　
ゲート５４の３個の入力端子のうちの第２の入力端子へ
接続されているインバータ５８の入力端子とへ接続され
ている。フリップフロップ７２のリセット入力端子はＯ
Ｒゲート７４の出力端子へ接続されている。

【００２８】符号解読論理回路６４の書込出力端子がＡ
ＮＤ　ゲート４８の入力端子とＡＮＤ　ゲート５４の第
３入力端子及びＯＲゲート７４の３個の入力端子のうち
の最初の入力端子へ接続されている。符号解読論理回路
６４の読出出力端子はＡＮＤ　ゲート４６の入力端子と
、ＡＮＤ　ゲート５２の入力端子及びＡＮＤ　ゲート７
８の３個の入力端子のうちの最初の入力端子とＯＲゲー
ト７４の第２入力端子へ接続されている。符号解読論理
回路６４の初期化出力端子はＯＲゲート７４の第３入力
端子へ接続されている。

【００２９】インバータ７６の出力端子はＡＮＤ　ゲー
ト７８の第３入力端子へ接続されている。このＡＮＤ　
ゲートの出力端子は、第１主電極が例えば１００　Ωの
抵抗８４を通してデータ入力端子３９へ接続され、第２
主電極が共通基準電圧へ接続れれている電界効果トラン
ジスタ８０のゲートへ接続されている。同様に例えば５
００　Ωの値を有する抵抗８２がデータ入力端子３９へ
接続されている。この抵抗の他方側は共通基準電圧へ接
続されている。

【００３０】このメモリ回路の動作を説明するために、
符号解読論理回路６４の３個の出力端子の全部が最初に
は論理「低」（論理「低」は０のビット値に相当する）
であると仮定する。同時に、フリップフロップ７２は非
対称型のフリップフロップであって、言い換えれば供給
電圧がスイッチオンされた場合に出力端子が高であると
する。従って、８ビットカウンタ７０は最初にはリセッ
ト状態に保たれている。

【００３１】完全なメモリサイクルは、その間にメモリ
が先行技術状態にもたらされる初期化部分と、図３を参
照して説明したような命令語、及び２５６　ビットの読
取又は書込系列から成っている。初期化部分はデータ入
力端子３９へ０ビット値を書き込むための２６４　個の
タイムスロット（零書込タイムスロット）を供給するこ
とから成っている。最初の下降縁によって（従って図２
ｂにおける時間間隔Ｔ１の終端において）単安定マルチ
バイブレータ６８が３５μｓパルスを発生する。このパ
ルスの下降縁によってシフトレジスタ６２のクロック入
力端子が活性化されるので、０ビット値がこのシフトレ
ジスタ内に書き込まれる（カウンタ７０はリセット入力
端子が高であるからその計数を変化しない）。８個の零
がシフトレジスタ６２にかくして書き込まれた場合に、
この状態が符号解読論理回路６４により検出され、それ
に応答して初期化出力端子が高となる（この状態はリセ
ット入力端子が再び高にされるまで保持される）。初期
化出力端子の高値がＯＲゲート７４を通してフリップフ
ロップ７２のリセット入力端子へ供給され、それに応答
してこのフリップフロップの出力端子が低となる。その
結果、８ビットカウンタ７０がリセット状態の外へ駆動
される。９番目の０ビットの下降縁によりマルチバイブ
レータ６８が再び３５μｓの期間を有するパルスを作り
出す。このパルスの終端における下降縁がカウンタ７０
のクロック入力端子を活性化するので、このカウンタが
１だけ増大される。この過程が２５６　回行われ、その
後最後の０ビットにおいて、カウンタ７０のオーバーフ
ロー出力端子が高になる。その結果、フリップフロップ
７２のセット入力端子が高となり、符号解読論理回路６
４のリセット入力端子も高となる。この結果はフリップ
フロップ７２の出力端子が高となることであるから、カ
ウンタ７０のリセット入力端子が高となり、カウンタ７
０は零の計数のままにされる。符号解読論理回路６４の
リセット入力端子が高になるので、初期化出力端子と読
取出力端子及び書込出力端子が全部低になる。この状態
において符号解読論理回路６４はもはや別に与えられる
いかなる零にも反応しない。０ビットの提示によってカ
ウンタ７０の計数はなんら変化しない。符号解読論理回
路６４の状態は今や書込命令又は読取命令の提示によっ
てのみ変えられ得る。

【００３２】ここで読出命令が、従ってその中で最初の
ビットが１値を有し且つそれ以外の全部のビットが０値
を有する８ビットのビット列が提示されたと仮定する。 この命令語は符号解読論理回路６４により解読されるの
で、読取出力端子が高となり、リセット入力端子が再び
高となるまでこの状態のままである。この命令語の後の
最初のタイムスロット内の最初の下降縁の結果として、
単安定マルチバイブレータ６８が３５μｓの期間を有す
るパルスを発生する。このパルスの下降縁がカウンタ７
０を１だけ増大させる。このパルスの上昇縁がインバー
タ５６により下降縁へ反転される。それ故に、ＡＮＤ　
ゲートの出力端子も下降縁を提示し、それがＯＲゲート
５０を通してシフトレジスタ４２のクロック入力端子へ
印加される。かくして、シフトレジスタ４２内のデータ
は１位置だけシフトされる。０ビット値、即ち論理値「
低」がこのシフトレジスタの直列出力端子上に現れたと
仮定する。この低値がインバータ７６により高値へ反転
される。今ＡＮＤ　ゲート７８の３個の入力端子は全部
高であって、第１入力端子は符号解読論理回路６４の読
取出力端子へ接続されており、第２入力端子へはマルチ
バイブレータ６８の３５μｓパルスが印加されており、
且つ第３入力端子はインバータ７６の出力端子へ接続さ
れている。それ故に、ＡＮＤ　ゲート７８の出力端子は
高となるので、電界効果トランジスタ８０は導通状態に
される。この結果はデータ入力端子３９が低抵抗８４を
通して共通基準電圧へ接続されることである。結果とし
て、トランジスタ３２（図１参照）のベースは低に保持
されるので、共振回路（３４，　３６）はもはや短絡さ
れない。この状態が検出器１４により検出され、その検
出器がかくして検出された０ビットをマイクロプロセッ
サ６へ交付する。

【００３３】シフトレジスタ４２の直列出力端子へクロ
ックされた０ビットはＡＮＤ　ゲート４６へも印加され
る。それ故に、このＡＮＤ　ゲートの出力端子が低とな
り、その低値がＯＲゲート４４を通してシフトレジスタ
４２の直列入力端子へ供給される。かくして、シフトレ
ジスタ内のデータは読取サイクルの結果として失われな
い。シフトレジスタ４２の直列出力端子へクロックされ
たビットが１値を有していた場合には、ＡＮＤ　ゲート
７８の入力端子はインバータ７６によって低に維持され
るだろう。その時トランジスタ８０のゲートも低であろ
うから、このトランジスタは導通状態にはならないだろ
う。これがデータ入力端子３９が低値に維持されないの
で、トランジスタ３２のベースが高められ、且つこのト
ランジスタがかくして読取間隔の間導通状態となる（そ
の間にツェナーダイオード２６と抵抗２８との間の接合
上の電圧は高にされる、図１参照）。０ビットについて
もまたこの状態が検出器１４により検出されてマイクロ
プロセッサ６へ伝えられる。

【００３４】２５６　個のタイムスロットがこの方法で
通過した場合、カウンタ７０のオーバーフロー出力端子
が高となるので、符号解読論理回路６４がリセットされ
る。符号解読論理回路の読取出力端子が再び低にされ、
この符号解読論理回路は今や再び初期化サイクル又は命
令語を待つ。今、書込命令語が、即ちそれの８ビットの
系列のうちの最初のビットが１で、次の２個のビットが
０であり、その他の全部のビットが１である語がシフト
レジスタ６２へ印加されたと仮定する。この書込命令語
の後で符号解読論理回路６４の書込出力端子は高となる
。（その他の２個の出力端子は低のままである。）この
高値がＯＲゲート７４を通してフリップフロップ７２の
リセット入力端子へ伝えられるので、そのフリップフロ
ップの出力端子は低となり、カウンタ７０は計数状態へ
動かされる。この低出力値は同様にインバータ５８によ
り高にされて、ＡＮＤ　ゲート５４の入力端子へ供給さ
れる。符号解読論理回路６４の高の書込信号はこの時Ａ
ＮＤ　ゲート４８の入力端子とＡＮＤ　ゲート５４の入
力端子とへ印加される。

【００３５】命令語の後の最初のタイムスロット内の最
初の下降縁の結果として、マルチバイブレータ６８が３
５μｓパルスを発生する。このパルスの下降縁によって
、カウンタ７０が１だけ増加れれる。この３５μｓパル
スは２個のその他の入力端子も高であるＡＮＤ　ゲート
５４の第３入力端子へも印加される。それ故に、ＡＮＤ
　ゲート５４の出力端子が高となり、且つこの高値がＯ
Ｒゲート５０を通してシフトレジスタ４２のクロック入
力端子へ伝達される。このパルスの下降縁が同様にこの
クロック入力端子上の信号の下降縁を形成するので、そ
の瞬間にシフトレジスタがその入力端子上に存在するビ
ット値を書き込む。このビット値はＡＮＤ　ゲート４８
の出力の値により決定される。ＡＮＤ　ゲート４８の出
力端子のうちの１個は符号解読論理回路６４の書込出力
端子へ接続されているので、それは高である。ＡＮＤ　
ゲート４８のその他の入力端子はデータ入力端子３９へ
接続されている。書き込みの瞬間に１ビット値がデータ
入力端子３９上に得られた場合には、ＡＮＤ　ゲート４
８の出力端子も１の値を提示し、且つこの値はＯＲゲー
ト４４を通してシフトレジスタ４２の入力端子へ印加さ
れ、その瞬間にデータ入力端子３９上に０ビット値が存
在する場合には、ＡＮＤ　ゲート４８の入力端子のうち
の１個は低となるので、このゲートの出力端子も低とな
る。この低値がこの時シフトレジスタ４２へ印加される
。

【００３６】２５６　個の書込タイムスロットがかくし
て通過してしまった場合に、カウンタ７０のオーバーフ
ロー出力端子が高になるので、符号解読論理回路６４が
リセットされる。書込出力端子が今や再び低となり、符
号解読論理回路は再び初期化サイクル又は命令語を待つ
。図５に示したフローチャートは情報担体がホテルのキ
ーとして用いられた場合に読取・書込ユニット内の手順
の経過を図解している。このフローチャート内のブロッ
クは以下の意味を有する。 ブロック番号　　表題　　　　　　　　　　意味　　　
　９０　　　　　　　　ＳＴＡＲＴ　　　　　　　　　
アクセス手順の開始　　　　９２　　　　　　　　ＩＣ
　ＤＥＴ　　　　　　　　情報担体が書込・読取位置に
存在するかどうかが　　　　　　　　　　　　　　　　
　　　　　　　　　　　　検出される　　　　９４　　
　　　　　　ＴＲＭＴ　２６４　ＷＺＴＳ　情報担体へ
２６４　個の「書込０タイムスロット」が　　　　　　
　　　　　　　　　　　　　　　　　　　　　　伝送さ
れる　　　　９６　　　　　　　　ＣＷ（Ｒ）　　　　
　　　　　読出命令語が情報担体へ伝送される　　　　
９８　　　　　　　　ＲＥＡＤ　２５６　ＤＡＴＡ　読
出・書込ユニットが情報担体のシフトレジスタ　　　　
　　　　　　　　　　　　　　　　　　　　　　　　か
ら２６５　個のビットを読み出す　　　　１００　　　
　　　　ＦＬ＝０　　　　　　　　　　フラグが論理値
を伴うかどうかが検出される　　　　１０２　　　　　
　　ＡＷ（Ｍ）＝ＡＷ（Ｓ）　　　読取・書込ユニット
内にあるアクセスコード語が　　　　　　　　　　　　
　　　　　　　　　　　　　　　　情報担体の読み出さ
れたアクセスコード語と一致　　　　　　　　　　　　
　　　　　　　　　　　　　　　　するかどうかが検出
される　　　　１０４　　　　　　　ＡＬＡＲＭ　　　
　　　　　　読取・書込ユニットが警報信号を送り出す
　　　　１０６　　　　　　　ＡＷ’　　　　　　　　
　　　読取・書込ユニットが現在のアクセスコード語に
　　　　　　　　　　　　　　　　　　　　　　　　　
　　　基づいた新しいアクセスコード語を作り出す　　
　　１０８　　　　　　　ＳＴＯ　ＡＷ’（Ｍ）　　　
　新しく形成されたアクセスコード語が読取・書込　　
　　　　　　　　　　　　ＳＴＯ　ＡＷ’（Ｓ）　　　
　ユニット内と情報担体用に企図されたビット系列　　
　　　　　　　　　　　　　　　　　　　　　　　　　
　内との両方に記憶される　　　　１１０　　　　　　
　ＳＴＯ　ＡＷ　　　　　　　　情報担体から読み取ら
れたアクセスコード語が読　　　　　　　　　　　　　
　　　　　　　　　　　　　　　取・書込ユニット内に
記憶される　　　　１１２　　　　　　　Ｆ＝０　　　
　　　　　　　　フラグが相補形論理値を得る　　　　
１１４　　　　　　　ＴＲＭＴ　２５６　ＷＴＳ　　情
報担体用に企図されたビット系列が情報担体内　　　　
　　　　　　　　　　　　　　　　　　　　　　　　へ
書き込まれる　　　　１１６　　　　　　　ＡＣＣＥＳ
Ｓ　　　　　　　　読取・書込ユニットがアクセス信号
をドアの錠へ　　　　　　　　　　　　　　　　　　　
　　　　　　　　　印加する情報担体がホテルの部屋又
は遊園地のバンガロー用のキーとして用いられる場合に
は、この情報担体（即ちこのキー）がドア又はバンガロ
ーの外側の読取・書込ユニットへ挿入される。アクセス
サイクルが開始（９０）された後にその読取・書込位置
（９２）にあるキーが存在するかどうかが確認される。 存在する場合にはこのキーの読み取りがそのキーに対す
る２６４　個の書込０タイムスロットの伝送により（９
４）初期化される。この方法でキー内のメモリが既知の
状態へもたらされた後に、読取命令語がキーへ伝送（９
６）される。それから読出・書込ユニットが２５６　個
の読取タイムスロットをそのキーへ伝送して、キーメモ
リ内のタイムスロットから関連するビットを読み出す（
９８）。

【００３７】２５６　個のビット系列内には、アクセス
コード語を形成する幾つかのビットがある。最初にキー
が部屋の読取・書込ユニット内へ挿入されて、その読取
・書込ユニットが、例えばそこへ１だけ付加することに
より、後の段階でそこから新しいコード語を計算するよ
うに、このコード語を適用することになっている。キー
が前にまだ関連する読取・書込ユニット内へ挿入されて
いないことを指示するために、ビットＦがあり、フラグ
が１ビット値によりこの状態を表現している。かくして
プロセッサはフラグが０値を持つかどうかを確認（１０
０　）することになっている。そうでない場合には、こ
のキーは最初に読取・書込ユニット内へ挿入されていた
。２５６　個のビット系列からアクセスコード語が読取
・書込ユニットのメモリにより引き継がれ（１１０　）
、その後フラグが０へ設定される（１１２　）。それか
らかくして変更された（Ｆが１から０へ）ビット系列が
キーメモリへ再度書き込まれて部屋へのアクセスが与え
られる。

【００３８】このフラグの試験に際して、フラグが０値
を有する場合には、このキーから読み取られたアクセス
コード語はその読取・書込ユニットのメモリ内に存在す
るアクセスコード語と比較される（１０２　）。それら
の語が一致しない場合には、警報信号が与えられ得る（
１０４　）。それらの語が一致する場合には、新しいア
クセスコード語が現在のアクセスコード語に基づいて計
算される（１０６　）。この目的のために、例えばその
コード語のビット組み合わせにより表現される数へ１を
付加する単純なアルゴリズムが用いられ得る。その代わ
りに、もっと複雑なアルゴリズムが可能である。新しく
計算されたアクセスコード語は今やキーに対して企図さ
れたビット系列内と読取・書込ユニットのメモリ内との
両方に記憶（１０８　）される。最後に、新しいアクセ
スコード語を含んでいるビット系列はキーメモリ内へ書
き込まれ（１１４　）、且つ部屋へのアクセスが与えら
れる（１１６　）。

【００３９】キーが不法に複写された場合には、その部
屋を開くために元のキーが１回又は２回使用された何回
か後にはその不法な複製は部屋へのアクセスを与えられ
得ない。その場合にはその読取・書込ユニット内のアク
セスコード語は不法な複製内のアクセスコード語と異な
っている。図６に表示したフローチャートは郵便・伝言
指示器として用いられた読取・書込ユニット内の手順の
経過を図解している。このフローチャート内のブロック
は以下の意味を有する。 ブロック番号　　表題　　　　　　　　　　意味　　　
　１２０　　　　　　　ＳＴＡＲＴ　　　　　　　　　
郵便指示手順の開始　　　　１２２　　　　　　　ＭＡ
ＩＬ　ＰＲＳＴ　　　　　郵便指示伝言が付加的データ
入力端子に存在する　　　　　　　　　　　　　　　　
　　　　　　　　　　　　かどうかを読取・書込ユニッ
トが検出する　　　　１２４　　　　　　　ＩＮＤ．　
ＣＯＤＥ　ＴＯ　　指示コードが部屋番号に相当するア
ドレスにおい　　　　　　　　　　　　　　ＭＥＭ　１
　　　　　　　　　て第１メモリ分野内へ記憶される　
　　　１２６　　　　　　　ＩＣ　ＤＥＴ　　　　　　
　　情報担体が読取・書込位置にあるかどうかが検知　
　　　　　　　　　　　　　　　　　　　　　　　　　
　　される　　　　１２８　　　　　　　ＴＲＭＴ　２
６４　ＷＺＳＴ　読取・書込ユニットが２６４　個の「
書込０タイムス　　　　　　　　　　　　　　　　　　
　　　　　　　　　　ロット」を情報担体へ伝送する　
　　　１３０　　　　　　　ＣＷ（Ｒ）　　　　　　　
　　読取命令が情報担体へ送信される　　　　１３２　
　　　　　　ＲＥＡＤ　２５６　ＤＡＴＡ　読取・書込
ユニットが情報担体のシフトレジスタ　　　　　　　　
　　　　　　　　　　　　　　　　　　　　から２５６
　ビットの系列を読み出す　　　　１３４　　　　　　
　ＡＤＤＲＥＳＳ　　　　　　　読取・書込ユニットが
２５６　ビットの系列から部屋　　　　　　　　　　　
　　　　　　　　　　　　　　　　　番号に相当するア
ドレスを選択する　　　　１３６　　　　　　　ＲＥＡ
Ｄ　ＩＮＤ．　　　　　読取・書込ユニットが選択され
たアドレスでのメ　　　　　　　　　　　　　　ＣＯＤ
Ｅ　　　　　　　　　　モリ位置の内容を読み取る　　
　　１３８　　　　　　　ＤＥＣＯＤＥ；　ＡＣＴ．　
　読取・書込ユニットが読み出された指示コードを　　
　　　　　　　　　　　　　　　　　　　　　　　　　
　解読し、その結果に応答して指示器を活性化する　　
　　１４０　　　　　　　ＥＲＡＳＥ　　　　　　　　
　指示コードが含まれたメモリ位置から消去される読取
・書込ユニットが付加的データ入力端子を有する場合に
は、このユニットは、例えばホテル又は遊園地における
郵便・伝言指示器として用いることができる。この付加
的データ入力端子を通してなんらかの郵便又は伝言が存
在するかどうかを各部屋に対する読取・書込ユニットの
メモリ内へ記憶することができる。更にこの情報担体内
のメモリは独特の識別コード、例えば部屋番号を有する
。その特定の部屋に対してなんらかの郵便がある場合に
は、これがその識別コードと一致するメモリアドレスに
おいて読取・書込ユニットの第１メモリ分野へ通告され
る（１２２　又は１２４　）。ホテルの来客がそのホテ
ルへ帰着した場合に、その来客は読取・書込位置へ彼の
情報担体を置き、そこでその情報担体が読取・書込ユニ
ットにより読み出される（１２６　）。

【００４０】キーの読取はそのキーへ２６４　個の書込
０タイムスロットを送信することにより初期化される（
１２８　）。一旦この方法でキー内のメモリが既知の状
態へ動かされると、読取に対する命令語がそのキーへ送
信される（１３０　）。その時読取・書込ユニットがそ
のキーへ２５６　個の読取タイムスロットを送信して、
各タイムスロットからキーメモリからの関連ビットを読
み出す（１３２　）。２５６　ビットのビット系列が情
報担体から読み出された後に、この読取・書込ユニット
は識別コードを選択する（１３４　）。この識別コード
が第１メモリ分野内の位置のアドレスを形成して、その
アドレスから指示コードが読み出されることになってい
る。このコードが解読される。その結果は全く伝言がな
いこともあり得る。その場合には照明が付勢されてこの
状態を表現する。例えば、ファクシミリ通信文が到達し
ている場合には、別の照明が付勢されてこの状態を表現
する。かくして、このホテルの来客がこの通信文につい
て知らされた後に、その指示コードが消去され、この過
程は出発点へ戻る。

【図面の簡単な説明】

【図１】情報担体と読取・書込ユニットとの回路図を示
している。

【図２】情報担体のメモリ内に読み取り及び書き込みを
するために用いられるビットの異なる種類の幾つかの時
間図表を示している。

【図３】情報担体内でのデータビットの読取又は書込に
先立つ命令語の構造を示している。

【図４】情報担体内のメモリ回路の回路図を示している
。

【図５】情報担体がホテルキーとして用いられる場合の
読取・書込ユニット内の手順の経過を表現しているフロ
ーチャートを示している。

【図６】郵便又は伝言指示器として用いられた場合の読
取・書込ユニット内の手順の経過のフローチャートを示
している。

【符号の説明】

２　　読取・書込ユニット ４　　情報担体 ６　　マイクロプロセッサ ７　　付加的データ入力端子 ８　　送信発振器 ９　　第１伝送手段 １０　　送信増幅器 １２　　送信コイル １３　　第２送信手段 １４　　検出器 １６　　受信発振器 １８，２０　　受信コイル ２２　　ダイオード ２４　　コンデンサ ２６　　ツェナーダイオード ２８，３０　　抵抗 ３２　　トランジスタ ３４　　送信コイル ３６　　コンデンサ ３７　　小さい電池 ３８　　メモリ回路 ３９　　入出力端子 ４２　　２５６　ビットシフトレジスタ４４，５０，７
４　　ＯＲゲート ４６，４８，５２，５４，７８　ＡＮＤゲート５６，５
８，７６　　インバータ ６０　　入力バッファ ６２　　８ビットシフトレジスタ ６４　　符号解読論理回路 ６８　　単安定マルチバイブレータ ７０　　カウンタ ７２　　フリップフロップ ８０　　電界効果トランジスタ ８２，８４　　抵抗

Claims (11)

【特許請求の範囲】
1. 【請求項１】電子的情報担体（４）　と、この情報担体
   （４）　に読み込み及び書き込みするための読取・書込
   ユニット（２）　とを具えた情報交換用システムであっ
   て、該読取・書込ユニット（２）　は、 ａ．前記読取・書込ユニット（２）　上の読取・書込位
   置において情報担体（４）　の存在を検出するための検
   出手段と、 ｂ．読取・書込ユニット（２）　内に送信部分（８，１
   ０，　１２）と情報担体（４）　内に受信部分　（２０
   〜２８）　とを具えた、前記読取・書込ユニット（２）
   　から情報担体（４）　までデータを伝送するための第
   １伝送手段（９）　と、ｃ．情報担体（４）　内に送信
   部分　（３０〜３６）　と読取・書込ユニット（２）　
   内に受信部分（１４，　１６，　１８）とを具えた、前
   記情報担体（４）　から読取・書込ユニット（２）　ま
   でデータを伝送するための第２伝送手段（１３）と、を
   含んでいる情報交換用システムにおいて、情報担体（４
   ）　がデータ入力端子とデータ出力端子とが同じ導体入
   出力端子（３９）により構成されているメモリ（３８）
   を含み、且つ情報担体（４）　内の受信部分　（２０〜
   ２８）　の出力端子と、メモリ（３８）の入出力端子（
   ３９）及び情報担体（４）　内の送信部分　（３０〜３
   ６）　の入力端子とが、相互接続されていることを特徴
   とする情報交換用システム。
2. 【請求項２】第１伝送手段（９）　内の送信部分（８，
   　１０，　１２）と受信部分　（２０〜２８）　とが各
   々誘導コイル（１２，　２０）を具え、情報担体（４）
   　が挿入状態の場合にそれら２個の誘導コイル（１２，
   　２０）が誘導的に相互結合されることを特徴とする請
   求項１記載の情報交換用システム。
3. 【請求項３】第２伝送手段（１３）内の送信部分　（３
   ０〜３６）　と受信部分（１４，　１６，　１８）とが
   各々誘導コイル（１８，　３４）を具え、情報担体（４
   ）　が挿入状態の場合にそれら２個の誘導コイル（１８
   ，　３４）が誘導的に相互結合されることを特徴とする
   請求項１記載の情報交換用システム。
4. 【請求項４】第２伝送手段（１３）の送信部分　（３０
   〜３６）　用の誘導コイル（３４）が短絡され得る吸収
   回路（３４，　３６）の一部を形成することを特徴とす
   る請求項３記載の情報交換用システム。
5. 【請求項５】検出手段が吸収回路（３４，　３６）を具
   えたことを特徴とする請求項４記載の情報交換用システ
   ム。
6. 【請求項６】読取・書込ユニットがマイクロプロセッサ
   （６）　と複数のゲートとを有する中央ユニットにより
   形成され、且つ各々読取・書込位置を有し各々前記ゲー
   トの１個へ接続された別の周辺ユニットにより形成され
   たことを特徴とする請求項１記載の情報交換用システム
   。
7. 【請求項７】一旦情報担体が読取・書込位置に置かれれ
   ば、読取・書込ユニット内に記憶されたコード語を情報
   担体内に記憶された類似のコード語と比較し、二つのコ
   ード語が一致した場合に一致信号を発生し、且つ現存す
   るコード語の代わりにその後情報担体と読取・書込ユニ
   ット内に記憶される読み出されたコード語に基づく新し
   いコード語を発生するための比較手段を具えることを特
   徴とする請求項１記載の情報交換用システム。
8. 【請求項８】前記情報担体（４）　内のメモリ（３８）
   が独特の識別コードを有し、且つ読取・書込ユニット（
   ２）　がａ．第１メモリ分野と、 ｂ．各識別コードに属している指示コードと同時に識別
   コードを受信するために、前記第１メモリ分野へ結合さ
   れた付加的なデータ入力端子（７）　と、ｃ．情報担体
   から読み出された識別コードを記憶するための第２メモ
   リ分野、及び、 ｄ．第１メモリ分野と第２メモリ分野との中の識別コー
   ドを比較し、二つのコードが一致した場合にその指示コ
   ードを解読し、且つそれに応答して指示器を付勢するた
   めの比較手段と、 を具えていることを特徴とする請求項１記載の情報交換
   用システム。
9. 【請求項９】前記読取・書込ユニットが音声信号の異な
   る組を自動的に発生する手段と、情報担体内で検出され
   た情報の種類に応答して音声信号の組のうちの一つを付
   勢する手段とを具えたことを特徴とする請求項１記載の
   情報交換用システム。
10. 【請求項１０】前記請求項のいずれか１項に記載した情
    報交換用システムに使用される情報担体（４）　。
11. 【請求項１１】請求項１〜９のうちいずれか１項に記載
    した情報交換用システムに使用される読取・書込ユニッ
    ト（２）　。