JPH04242859A - Arithmetic device - Google Patents
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- JPH04242859A JPH04242859A JP3000306A JP30691A JPH04242859A JP H04242859 A JPH04242859 A JP H04242859A JP 3000306 A JP3000306 A JP 3000306A JP 30691 A JP30691 A JP 30691A JP H04242859 A JPH04242859 A JP H04242859A
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Abstract
Description
【０００１】0001
【産業上の利用分野】本発明は、演算装置に係り、詳し
くは、デジタル信号処理（ＤＳＰ：ｄｉｇｉｔａｌ ｓ
ｉｇｎａｌ ｐｒｏｃｅｓｓｅｒ）の分野に用いて好適
な、加減乗算処理を高速に行なう演算装置に関する。[Industrial Application Field] The present invention relates to arithmetic devices, and more specifically, to digital signal processing (DSP).
The present invention relates to an arithmetic device that performs addition, subtraction, and multiplication processing at high speed and is suitable for use in the field of ignal processors.
【０００２】近年、デジタル・オーディオ（ＣＤ，ＤＡ
Ｔ）等の普及により、デジタルフィルタ等、これまでア
ナログ処理を行なってきた分野も徐々にデジタル化が進
んできており、例えば、デジタル信号処理専用プロセッ
サである演算装置が数多く開発されている。[0002] In recent years, digital audio (CD, DA
With the spread of technology such as T), fields that have hitherto been subjected to analog processing, such as digital filters, are gradually being digitized, and for example, many arithmetic devices that are processors dedicated to digital signal processing have been developed.
【０００３】デジタル信号処理はさまざまな特徴をもっ
ていて、大量のデータを高速に演算しなければならない
。デジタル信号処理の演算を高速に行なうためのＬＳＩ
がデジタル信号処理専用プロセッサであり、デジタル信
号処理専用プロセッサは演算の高速性を優先させたアー
キテクチャを用いている。[0003] Digital signal processing has various characteristics and requires calculation of large amounts of data at high speed. LSI for high-speed digital signal processing calculations
is a processor dedicated to digital signal processing, and the processor dedicated to digital signal processing uses an architecture that prioritizes high-speed calculation.
【０００４】すなわち、その特徴として、■デジタル信
号処理で多用される加減乗算専用のハードウェア（高速
乗算器、バレル・シフタ等）を内蔵し、これらの実行時
間が短い。That is, its characteristics include (1) built-in hardware (high-speed multiplier, barrel shifter, etc.) dedicated to addition, subtraction, and multiplication that is frequently used in digital signal processing, and the execution time thereof is short;
【０００５】■ハーバード・アーキテクチャを取り、命
令の参照とデータの参照とが同時に行なえる。などがあ
る。[0005] Adopting Harvard architecture, instructions and data can be referenced at the same time. and so on.
【０００６】特に、■の加減乗算処理は、科学計算，画
像処理，ニューラルネットワークの演算等に頻繁に現わ
れるものであり、その演算速度の高速化が特に要求され
ている。In particular, the addition, subtraction, and multiplication processing of (1) frequently appears in scientific calculations, image processing, neural network calculations, etc., and there is a particular demand for increasing the calculation speed.
【０００７】また、単に繰り返しの加減乗算が速いだけ
ではなく、種々の演算を高速に行なえることが必要とな
る。[0007] Furthermore, it is necessary not only to be able to perform repetitive addition, subtraction, and multiplication quickly, but also to be able to perform various operations at high speed.
【０００８】[0008]
【従来の技術】従来のこの種の演算装置としては、例え
ば、図４に示すような積和演算器がある。2. Description of the Related Art A conventional arithmetic device of this type includes, for example, a product-sum arithmetic unit as shown in FIG.
【０００９】この積和演算器１は、大別して、乗算器２
、加減算器３から構成されており、乗算器２は、演算す
べき情報を格納するレジスタＡＲＥＧ，ＢＲＥＧ、およ
び演算結果を格納するレジスタＰＲＥＧを有し、加減算
器３は、与えられた情報に基づいて演算結果を格納する
レジスタＣＲＥＧを有している。This product-sum calculator 1 can be roughly divided into a multiplier 2.
, an adder/subtractor 3, the multiplier 2 has registers AREG and BREG that store information to be calculated, and a register PREG that stores the result of the calculation, and the adder/subtractor 3 calculates a value based on the given information. It has a register CREG that stores the calculation results.
【００１０】すなわち、乗算器２は、レジスタＡＲＥＧ
の内容とレジスタＢＲＥＧの内容とを乗算し、その演算
結果をレジスタＰＲＥＧに格納するものであり、加減算
器３は、レジスタＰＲＥＧに格納された情報に基づいて
、加減算を行ない、その結果をレジスタＣＲＥＧに格納
するものである。[0010] That is, multiplier 2 has register AREG
The contents of the register BREG are multiplied by the contents of the register BREG, and the result of the operation is stored in the register PREG.The adder/subtractor 3 performs addition/subtraction based on the information stored in the register PREG, and the result is stored in the register CREG. It is stored in .
【００１１】具体的に、例えば、（ａ×ｂ）＋（ｃ×ｄ
）＋（ｅ×ｆ）＋・・・の繰り返しの積和演算を例に採
り、図５に基づいて演算手順を説明する。なお、図中に
おいて、（ＡＲＥＧ）とあるのはレジスタＡＲＥＧの内
容を示す。Specifically, for example, (a×b)+(c×d
) + (e×f) + . . . The calculation procedure will be explained based on FIG. Note that in the figure, (AREG) indicates the contents of the register AREG.
【００１２】まず、レジスタＡＲＥＧ，ＢＲＥＧにそれ
ぞれ数値ａ，ｂがロードされ（ｓｔｅｐ２１）、ａ×ｂ
の演算が乗算器２によって行なわれて、その演算結果が
レジスタＰＲＥＧに格納され（ｓｔｅｐ２２）、レジス
タＰＲＥＧの内容がそのままレジスタＣＲＥＧに格納さ
れる（ｓｔｅｐ２３）。First, numerical values a and b are loaded into registers AREG and BREG (step 21), and a×b
is performed by the multiplier 2, the result of the operation is stored in the register PREG (step 22), and the contents of the register PREG are stored as they are in the register CREG (step 23).
【００１３】次に、レジスタＡＲＥＧ，ＢＲＥＧにそれ
ぞれ数値ｃ，ｄがロードされ（ｓｔｅｐ２４）、ｃ×ｄ
の演算が乗算器２によって行なわれて、その演算結果が
レジスタＰＲＥＧに格納されると同時にレジスタＡＲＥ
Ｇ，ＢＲＥＧにそれぞれ数値ｅ，ｆがロードされる（ｓ
ｔｅｐ２５）。Next, the numerical values c and d are loaded into the registers AREG and BREG (step 24), and c×d
is performed by the multiplier 2, and the result of the operation is stored in the register PREG, and at the same time the result is stored in the register ARE.
Numerical values e and f are loaded into G and BREG, respectively (s
step 25).
【００１４】そして、レジスタＣＲＥＧの内容とレジス
タＰＲＥＧの内容とが加減算器３によって加算されると
ともに、レジスタＡＲＥＧの内容とレジスタＢＲＥＧの
内容とに基づいてｅ×ｆの演算が乗算器２によって行な
われ、その演算結果がレジスタＰＲＥＧに格納されると
同時に、レジスタＡＲＥＧ，ＢＲＥＧにそれぞれ数値ｇ
，ｈがロードされる（ｓｔｅｐ２６）。Then, the contents of the register CREG and the contents of the register PREG are added by the adder/subtractor 3, and the multiplier 2 performs an operation of e×f based on the contents of the register AREG and the contents of the register BREG. , the result of the operation is stored in register PREG, and at the same time, the numerical value g is stored in registers AREG and BREG, respectively.
, h are loaded (step 26).
【００１５】以下、上記ｓｔｅｐ２６の処理が繰り返さ
れる。
したがって、ｓｔｅｐ２６の処理以降にて繰り返しの演
算が高速に行なわれる。Thereafter, the process of step 26 is repeated. Therefore, repeated calculations are performed at high speed after the process of step 26.
【００１６】[0016]
【発明が解決しようとする課題】しかしながら、このよ
うな従来の演算装置にあっては、乗算器２は、レジスタ
ＡＲＥＧの内容とレジスタＢＲＥＧの内容とを乗算し、
その演算結果をレジスタＰＲＥＧに格納するものであり
、加減算器３は、レジスタＰＲＥＧに格納された情報に
基づいて、加減算を行ない、その結果をレジスタＣＲＥ
Ｇに格納するという構成となっていたため、演算内容に
よっては、直接演算に関係のない、例えば、転送処理を
実行しなければならず、無駄な操作のために演算時間が
長くなってしまうという問題点があった。However, in such a conventional arithmetic device, the multiplier 2 multiplies the contents of the register AREG and the contents of the register BREG,
The result of the operation is stored in the register PREG, and the adder/subtractor 3 performs addition/subtraction based on the information stored in the register PREG, and stores the result in the register CRE.
Since the configuration was such that data is stored in G, depending on the content of the calculation, it may be necessary to perform a transfer process that is not directly related to the calculation, resulting in a long calculation time due to unnecessary operations. There was a point.
【００１７】すなわち、従来例において、連続した積和
演算ではない、例えば、（ａ×ｂ）＋（ｃ×ｄ）のみの
積和演算を行なう場合、上記ｓｔｅｐ２１〜２６の処理
（但し、ｅ×ｆの演算部分を省略）を行なえばよいが、
ｓｔｅｐ２３に示されるように、レジスタＰＲＥＧの内
容をレジスタＣＲＥＧに転送する処理が必要なため、無
駄が生じる。That is, in the conventional example, when performing a product-sum operation of only (a x b) + (c x d) rather than a continuous product-sum operation, for example, the processing of steps 21 to 26 above (however, e x You can omit the calculation part of f), but
As shown in step 23, it is necessary to transfer the contents of the register PREG to the register CREG, resulting in waste.
【００１８】また、例えば、ａ×ｂ×ｃ・・・の連続し
た乗算を行なう場合を例に採り、図６に基づいて演算手
順を説明すると、まず、レジスタＡＲＥＧ，ＢＲＥＧに
それぞれ数値ａ，ｂがロードされ（ｓｔｅｐ３１）、ａ
×ｂの演算が乗算器２によって行なわれて、その演算結
果がレジスタＰＲＥＧに格納される（ｓｔｅｐ３２）。
そして、レジスタＰＲＥＧの内容がレジスタＡＲＥＧに
転送され、レジスタＢＲＥＧにｃがロードされて（ｓｔ
ｅｐ３３）、（ａ×ｂ）×ｃの演算が乗算器２によって
行なわれて、その演算結果がレジスタＰＲＥＧに格納さ
れる（ｓｔｅｐ３４）。Furthermore, taking as an example the case where continuous multiplication of a×b×c, etc. is performed, the calculation procedure will be explained based on FIG. is loaded (step 31), a
The multiplier 2 calculates xb, and the result of the calculation is stored in the register PREG (step 32). Then, the contents of register PREG are transferred to register AREG, c is loaded into register BREG, and (st
ep33), (a×b)×c is performed by the multiplier 2, and the result of the operation is stored in the register PREG (step 34).
【００１９】以下、上記ｓｔｅｐ３３，３４の処理が繰
り返される。したがって、ｓｔｅｐ３３に示されるよう
に、レジスタＰＲＥＧの内容をレジスタＡＲＥＧに転送
する処理が必要なため、無駄が生じる。Thereafter, the processes of steps 33 and 34 described above are repeated. Therefore, as shown in step 33, it is necessary to transfer the contents of the register PREG to the register AREG, resulting in waste.
【００２０】［目的］そこで本発明は、演算処理に直接
関係のない処理を省き、演算時間を短縮する演算装置を
提供することを目的としている。[Objective] Therefore, it is an object of the present invention to provide an arithmetic device that eliminates processing not directly related to arithmetic processing and shortens arithmetic time.
【００２１】[0021]
【課題を解決するための手段】本発明による演算装置は
上記目的達成のため、演算すべき情報を格納する演算情
報格納手段ＡＲＥＧ，ＢＲＥＧと、該演算情報格納手段
ＡＲＥＧ，ＢＲＥＧに格納された情報に基づいて所定の
演算を行なう演算手段２と、該演算手段２による演算結
果を格納する複数の演算結果格納手段ＰＲＥＧ，ＱＲＥ
Ｇとを備えた演算装置１であって、前記演算手段２は前
記複数の演算結果格納手段ＰＲＥＧ，ＱＲＥＧの中の任
意の演算結果格納手段ＰＲＥＧ，ＱＲＥＧに演算結果を
格納するとともに、前記演算情報格納手段ＡＲＥＧ，Ｂ
ＲＥＧに演算結果を格納し、該演算結果格納手段ＰＲＥ
Ｇ，ＱＲＥＧは次段の演算手段３に演算すべき情報を与
えるように構成している。[Means for Solving the Problems] In order to achieve the above object, an arithmetic device according to the present invention includes arithmetic information storage means AREG, BREG for storing information to be calculated, and information stored in the arithmetic information storage means AREG, BREG. a calculation means 2 that performs a predetermined calculation based on the calculation means 2; and a plurality of calculation result storage means PREG, QRE that stores the calculation results of the calculation means 2.
G, the arithmetic unit 2 stores the arithmetic results in arbitrary arithmetic result storage means PREG, QREG among the plurality of arithmetic result storage means PREG, QREG, and stores the arithmetic result information. Storage means AREG, B
The calculation result is stored in REG, and the calculation result storage means PRE
G and QREG are configured to give information to be calculated to the calculation means 3 at the next stage.
【００２２】また、前記演算手段を乗算器とし、前記次
段の演算手段を加減算器とすることは有効である。It is also effective to use a multiplier as the arithmetic means and an adder/subtractor as the arithmetic means at the next stage.
【００２３】[0023]
【作用】本発明では、演算手段の演算結果が格納される
演算結果格納手段が複数備えられ、演算手段は複数の演
算結果格納手段の中の任意の演算結果格納手段に演算結
果が格納されるとともに、演算情報格納手段に演算結果
が格納され、また、演算結果格納手段により次段の演算
手段に演算すべき情報が与えられる。[Operation] The present invention includes a plurality of calculation result storage means in which the calculation results of the calculation means are stored, and the calculation means stores the calculation results in any one of the plurality of calculation result storage means. At the same time, the calculation result is stored in the calculation information storage means, and the information to be calculated is given to the next stage calculation means by the calculation result storage means.
【００２４】すなわち、演算処理に直接関係のない、例
えば、演算情報の転送等の処理が省かれ、結果として、
演算時間が短縮される。That is, processes not directly related to calculation processing, such as transfer of calculation information, are omitted, and as a result,
Computation time is reduced.
【００２５】[0025]
【実施例】以下、本発明を図面に基づいて説明する。図
１は本発明に係る演算装置の一実施例を示す図であり、
図１はその要部構成を示すブロック図である。DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be explained below based on the drawings. FIG. 1 is a diagram showing an embodiment of an arithmetic device according to the present invention,
FIG. 1 is a block diagram showing the configuration of its main parts.
【００２６】まず、構成を説明する。First, the configuration will be explained.
【００２７】本実施例の積和演算器１は、大別して、演
算手段である乗算器２、次段の演算手段である加減算器
３から構成されており、乗算器２は、演算すべき情報を
格納する演算情報格納手段であるレジスタＡＲＥＧ，Ｂ
ＲＥＧ、および演算結果を格納する演算結果格納手段で
あるレジスタＰＲＥＧ，ＱＲＥＧを有し、加減算器３は
、与えられた情報に基づいて演算算結果を格納するレジ
スタＣＲＥＧを有している。The product-sum calculator 1 of this embodiment is roughly divided into a multiplier 2 which is a calculation means, and an adder/subtractor 3 which is a next stage calculation means. Register AREG,B is a calculation information storage means for storing
REG, and registers PREG and QREG which are operation result storage means for storing operation results, and the adder/subtractor 3 has a register CREG that stores operation results based on given information.
【００２８】すなわち、乗算器２は、レジスタＡＲＥＧ
の内容とレジスタＢＲＥＧの内容とを乗算し、その演算
結果をレジスタＰＲＥＧ、またはレジスタＱＲＥＧに格
納するとともに、レジスタＡＲＥＧに転送するものであ
り、加減算器３は、レジスタＰＲＥＧ、またはレジスタ
ＱＲＥＧに格納された情報に基づいて、加減算を行ない
、その結果をレジスタＣＲＥＧに格納するものである。That is, multiplier 2 has register AREG
The contents of register BREG are multiplied by the contents of register BREG, and the result of the operation is stored in register PREG or register QREG and transferred to register AREG. Based on the information obtained, addition and subtraction are performed and the results are stored in register CREG.
【００２９】次に作用を説明する。従来例の問題点であ
った（ａ×ｂ）＋（ｃ×ｄ）のみの積和演算を行なう場
合を例に採り、図２に基づいて演算手順を説明する。な
お、図中において、（ＡＲＥＧ）とあるのは従来例と同
様にレジスタＡＲＥＧの内容を示す。Next, the operation will be explained. The calculation procedure will be explained based on FIG. 2, taking as an example the case where the sum-of-products calculation is performed only for (a×b)+(c×d), which was a problem in the conventional example. In the figure, (AREG) indicates the contents of the register AREG as in the conventional example.
【００３０】まず、レジスタＡＲＥＧ，ＢＲＥＧにそれ
ぞれ数値ａ，ｂがロードされ（ｓｔｅｐ １）、ａ×ｂ
の演算が乗算器２によって行なわれて、その演算結果が
レジスタＰＲＥＧに格納され、レジスタＡＲＥＧ，ＢＲ
ＥＧにそれぞれ数値ｃ，ｄがロードされる（ｓｔｅｐ
２）。First, numerical values a and b are loaded into registers AREG and BREG, respectively (step 1), and a×b
is performed by multiplier 2, the result of the operation is stored in register PREG, and registers AREG, BR
Numerical values c and d are loaded into EG (step
2).
【００３１】次に、ｃ×ｄの演算が乗算器２によって行
なわれて、その演算結果がレジスタＱＲＥＧに格納され
る（ｓｔｅｐ ３）。そして、レジスタＰＲＥＧの内容
とレジスタＱＲＥＧの内容とが加減算器３によって加算
され、レジスタＣＲＥＧに格納される（ｓｔｅｐ ４）
。Next, the multiplier 2 performs an operation of c×d, and the result of the operation is stored in the register QREG (step 3). Then, the contents of the register PREG and the contents of the register QREG are added by the adder/subtractor 3 and stored in the register CREG (step 4).
.
【００３２】したがって、従来例のように、レジスタＰ
ＲＥＧの内容をレジスタＣＲＥＧに転送する処理がなく
なり、無駄が防止される。Therefore, as in the conventional example, the register P
There is no need to transfer the contents of REG to register CREG, thereby preventing waste.
【００３３】また、もう１つの従来例の問題点であった
ａ×ｂ×ｃ・・・の連続した乗算を行なう場合を例に採
り、図３に基づいて演算手順を説明する。まず、レジス
タＡＲＥＧ，ＢＲＥＧにそれぞれ数値ａ，ｂがロードさ
れ（ｓｔｅｐ１１）、ａ×ｂの演算が乗算器２によって
行なわれて、その演算結果がレジスタＡＲＥＧに転送さ
れるとともに、レジスタＢＲＥＧにｃがロードされる（
ｓｔｅｐ１２）。The calculation procedure will be explained based on FIG. 3, taking as an example the case where continuous multiplication of a×b×c, etc., which is another problem with the conventional example, is performed. First, numerical values a and b are loaded into registers AREG and BREG, respectively (step 11), the multiplier 2 performs an axb operation, the result of the operation is transferred to register AREG, and c is stored in register BREG. loaded (
step 12).
【００３４】以下、上記ｓｔｅｐ１２の処理が繰り返さ
れる。
したがって、従来例のように、レジスタＰＲＥＧの内容
をレジスタＡＲＥＧに転送する処理がなくなり、無駄が
防止される。Thereafter, the process of step 12 is repeated. Therefore, unlike the conventional example, there is no need to transfer the contents of the register PREG to the register AREG, and waste is prevented.
【００３５】このように本実施例では、乗算器２の演算
結果を格納するレジスタＰＲＥＧ，ＱＲＥＧを複数備え
、乗算器２は複数のレジスタＰＲＥＧ，ＱＲＥＧの中の
任意のレジスタＰＲＥＧ，ＱＲＥＧに演算結果を格納で
きるとともに、レジスタＡＲＥＧに演算結果を格納でき
、レジスタＰＲＥＧ，ＱＲＥＧにより加減算器に演算す
べき情報を与えることができる。As described above, this embodiment includes a plurality of registers PREG and QREG that store the operation results of the multiplier 2, and the multiplier 2 stores the operation results in any register PREG or QREG among the plurality of registers PREG or QREG. can be stored in the register AREG, and the registers PREG and QREG can provide the information to be calculated to the adder/subtractor.
【００３６】したがって、演算処理に直接関係のない、
例えば、演算情報の転送等の処理を省くことができ、演
算時間を短縮することができる。なお、上記実施例は演
算結果格納手段であるレジスタを２個設けた構成となっ
ているが、この場合のレジスタ数は任意である。[0036] Therefore,
For example, processing such as transfer of calculation information can be omitted, and calculation time can be shortened. Note that although the above embodiment has a configuration in which two registers are provided as calculation result storage means, the number of registers in this case is arbitrary.
【００３７】また、上記実施例は演算手段である乗算器
に複数の演算結果格納手段を設けた場合を例に採り説明
しているが、これに限らず、加減算器に複数の演算結果
格納手段を設けた構成としてもよいことはいうまでもな
く、演算内容に応じて変更しても構わない。Furthermore, although the above embodiment has been explained by taking as an example a case in which a multiplier, which is a calculation means, is provided with a plurality of calculation result storage means, the present invention is not limited to this. Needless to say, it is possible to have a configuration in which .
【００３８】[0038]
【発明の効果】本発明では、演算手段の演算結果を格納
する演算結果格納手段を複数備え、演算手段は複数の演
算結果格納手段の中の任意の演算結果格納手段に演算結
果を格納できるとともに、演算情報格納手段に演算結果
を格納でき、演算結果格納手段により次段の演算手段に
演算すべき情報を与えることができる。Effects of the Invention The present invention includes a plurality of calculation result storage means for storing the calculation results of the calculation means, and the calculation means can store the calculation results in any one of the plurality of calculation result storage means. , the calculation results can be stored in the calculation information storage means, and the calculation result storage means can provide the information to be calculated to the next stage calculation means.
【００３９】したがって、演算処理に直接関係のない、
例えば、演算情報の転送等の処理を省くことができ、演
算時間を短縮することができる。[0039] Therefore,
For example, processing such as transfer of calculation information can be omitted, and calculation time can be shortened.
【図１】本発明一実施例の要部構成を示すブロック図で
ある。FIG. 1 is a block diagram showing the main configuration of an embodiment of the present invention.
【図２】本発明一実施例の演算処理を説明するためのフ
ローチャートである。FIG. 2 is a flowchart for explaining arithmetic processing according to an embodiment of the present invention.
【図３】本発明一実施例の演算処理を説明するためのフ
ローチャートである。FIG. 3 is a flowchart for explaining arithmetic processing according to an embodiment of the present invention.
【図４】従来例の要部構成を示すブロック図である。FIG. 4 is a block diagram showing the main part configuration of a conventional example.
【図５】従来例の演算処理を説明するためのフローチャ
ートである。FIG. 5 is a flowchart for explaining arithmetic processing in a conventional example.
【図６】従来例の演算処理を説明するためのフローチャ
ートである。FIG. 6 is a flowchart for explaining arithmetic processing in a conventional example.
１ 積和演算器 ２ 乗算器（演算手段） 1 Product-sum calculator 2 Multiplier (calculation means)
Claims (2)
納手段と、該演算情報格納手段に格納された情報に基づ
いて所定の演算を行なう演算手段と、該演算手段による
演算結果を格納する複数の演算結果格納手段と、を備え
た演算装置であって、前記演算手段は前記複数の演算結
果格納手段の中の任意の演算結果格納手段に演算結果を
格納するとともに、前記演算情報格納手段に演算結果を
格納し、該演算結果格納手段は次段の演算手段に演算す
べき情報を与えることを特徴とする演算装置。1. A calculation information storage means for storing information to be calculated, a calculation means for performing a predetermined calculation based on the information stored in the calculation information storage means, and a plurality of storage units for storing calculation results by the calculation means. a calculation result storage means, the calculation means stores the calculation result in any calculation result storage means among the plurality of calculation result storage means, and stores the calculation result in the calculation information storage means. 1. An arithmetic device that stores an arithmetic result, and the arithmetic result storage means provides information to be computed to a next-stage arithmetic means.
段の演算手段は加減算器であることを特徴とする請求項
１の演算装置。2. The arithmetic device according to claim 1, wherein the arithmetic means is a multiplier, and the next stage arithmetic means is an adder/subtractor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3000306A JPH04242859A (en) | 1991-01-08 | 1991-01-08 | Arithmetic device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3000306A JPH04242859A (en) | 1991-01-08 | 1991-01-08 | Arithmetic device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04242859A true JPH04242859A (en) | 1992-08-31 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3000306A Withdrawn JPH04242859A (en) | 1991-01-08 | 1991-01-08 | Arithmetic device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04242859A (en) |
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1991
- 1991-01-08 JP JP3000306A patent/JPH04242859A/en not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |