JPH04242339A - Slave set unit for 1:n serial communication system - Google Patents
Slave set unit for 1:n serial communication systemInfo
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- JPH04242339A JPH04242339A JP3003446A JP344691A JPH04242339A JP H04242339 A JPH04242339 A JP H04242339A JP 3003446 A JP3003446 A JP 3003446A JP 344691 A JP344691 A JP 344691A JP H04242339 A JPH04242339 A JP H04242339A
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Abstract
Description
【０００１】0001
【産業上の利用分野】本発明は、１対Ｎ直列通信システ
ム用子機ユニットに関し、特に一つの親機と複数個の子
機が双方向の伝送路により互いに直列に接続される１対
Ｎ直列通信システムに用いられる子機ユニッ＊＊＊この
部分は復旧できませんでした。＊＊＊売機等に於て、利
用者により操作される商品選択用、乗車券購入金額設定
用等の複数個の押しボタンスイッチ部を子機とし、一つ
の演算制御部を親機とし、複数個の押しボタンスイッチ
部と一つの演算制御部との間の通信に用いることが考え
られている。[Field of Industrial Application] The present invention relates to a handset unit for a 1-to-N serial communication system, and more particularly, the present invention relates to a slave unit for a 1-to-N serial communication system, and in particular, a 1-to-N slave unit in which one base unit and a plurality of slave units are connected in series to each other via a bidirectional transmission path. A slave unit used in a serial communication system***This part could not be restored. ***In vending machines, etc., multiple push-button switch units operated by the user for selecting products, setting ticket purchase prices, etc. are used as slave units, and one calculation control unit is used as a master unit, It has been considered to use this method for communication between a plurality of push button switch sections and one arithmetic control section.
【０００２】１対Ｎ直列通信システムによる自動販売機
、自動券売機等に於ては、複数個の押しボタンスイッチ
部の各々を個別の信号線により一つの演算制御部に接続
する必要がなくなり、配線本数の削減が行われ、また押
しボタンスイッチ部の個数の増加に容易に対応すること
が可能である。[0002] In automatic vending machines, automatic ticket vending machines, etc. using a 1-to-N serial communication system, it is no longer necessary to connect each of the plurality of push button switch sections to one arithmetic control section through individual signal lines. The number of wires can be reduced, and it is also possible to easily accommodate an increase in the number of push button switch sections.
【０００３】0003
【発明が解決しようとする課題】しかし、１対Ｎ直列通
信システムに於いては、押しボタンスイッチ部の如き複
数個の子機に、親機との通信のために、使用に先だって
各々個別のアドレスを設定する必要がある。[Problems to be Solved by the Invention] However, in a 1-to-N serial communication system, each slave unit, such as a push button switch unit, is required to have an individual Address needs to be set.
【０００４】このアドレス設定は、各子機毎に設けられ
たディップスイッチ等によるハードウェア構成により行
うことが一般的であるが、しかし、この場合は、各子機
毎にディップスイッチ等を設ける必要があり、これは、
装置価額を高くし、また機械的な故障の発生の原因にな
る。[0004] This address setting is generally performed by a hardware configuration using a dip switch, etc. provided for each slave device, but in this case, it is necessary to provide a dip switch, etc. for each slave device. There is, which is
This increases the cost of the equipment and also causes mechanical failure.
【０００５】本発明は、上述の如き問題点に着目してな
されたものであり、各子機毎にアドレス設定用のディッ
プスイッチ等を設ける必要がなく、しかも伝送路抵抗を
増大することがない１対Ｎ直列通信システム用子機ユニ
ットを提供することを目的としている。The present invention has been made in view of the above-mentioned problems, and eliminates the need to provide a dip switch for setting an address for each child unit, and does not increase transmission line resistance. The purpose of this invention is to provide a slave unit for a 1-to-N serial communication system.
【０００６】[0006]
【課題を解決するための手段】上述の如き目的は、本発
明によれば、一つの親機と複数個の子機が双方向の伝送
路により互いに直列に接続され、前記親機と前記各子機
との間で通信が行われる１対Ｎ直列通信システム用子機
ユニットに於て、親機側の第一の入出力端子と後段側の
第二の入出力端子とを有し、前記第一の入出力端子と前
記第二の入出力端子に各々スリーステート回路が接続さ
れ、前記第一の入出力端子と前記第二の入出力端子とが
前記第一の入出力端子のスリーステート回路を含む接続
路と前記第二の入出力端子のスリーステート回路を含む
接続路とにより相互に接続され、親機よりの下りデータ
の送信時には前記第二の入出力端子のスリーステート回
路を動作状態にして前記第一の入出力端子のスリーステ
ート回路をハイインピーダンス状態とし、子機よりの上
りデータの送信時には前記第二の入出力端子のスリース
テート回路をハイインピーダンス状態にして前記第一の
入出力端子のスリーステート回路を動作状態にするよう
構成されていることを特徴とする１対Ｎ直列通信システ
ム用子機ユニットによって達成される。[Means for Solving the Problems] According to the present invention, one base unit and a plurality of slave units are connected in series to each other by a bidirectional transmission path, and the base unit and each of the slave units are connected in series to each other by a bidirectional transmission path. A slave unit for a 1-to-N series communication system that communicates with a slave unit has a first input/output terminal on the base unit side and a second input/output terminal on the rear side, and A three-state circuit is connected to each of the first input/output terminal and the second input/output terminal, and the first input/output terminal and the second input/output terminal are connected to the three-state circuit of the first input/output terminal. A connection path including a circuit and a connection path including a three-state circuit of the second input/output terminal are connected to each other, and the three-state circuit of the second input/output terminal is operated when transmitting downlink data from the base unit. state to bring the three-state circuit of the first input/output terminal into a high impedance state, and bring the three-state circuit of the second input/output terminal to a high impedance state when transmitting uplink data from the slave unit. This is achieved by a slave unit for a 1-to-N serial communication system, which is configured to put a three-state circuit of an input/output terminal into an active state.
【０００７】[0007]
【作用】上述の如き構成によれば、電源投入時には全て
の子機のスリーステート回路がハイインピーダンス状態
とされ、子機が親機より下りデータとしてアドレスデー
タを受信することによりアドレス設定を完了すると、そ
の子機の第二の入出力端子のスリーステート回路が動作
状態になり、これにより親機よりの次のアドレス設定信
号が次の子機にまで到達するようになり、親機が下りデ
ータとしてアドレスデータを順次出力することにより親
機に近い子機より順次に子機のアドレス設定が自動的に
行われ、アドレス設定後はスリーステート回路制御によ
り中間に子機を介して親機と子機との間の通信が双方向
に行われる。[Operation] According to the above-mentioned configuration, when the power is turned on, the three-state circuits of all slave units are placed in a high impedance state, and when the slave unit completes address setting by receiving address data as downstream data from the base unit. , the three-state circuit of the second input/output terminal of the slave unit becomes operational, and as a result, the next address setting signal from the master unit reaches the next slave unit, and the master unit receives it as downstream data. By sequentially outputting address data, the address setting of the slave units is automatically performed sequentially, starting with the slave units closest to the base unit. After the address is set, the three-state circuit control connects the base unit and slave units via the slave unit in between. Communication between the two is carried out in both directions.
【０００８】[0008]
【実施例】以下に添付の図を参照して本発明を実施例に
ついて詳細に説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described in detail below with reference to the accompanying drawings.
【０００９】図１は本発明による子機ユニットが用いら
れる１対Ｎ直列通信システムの一実施例を示している。
１対Ｎ直列通信システムは、一つの親機１０と、複数個
（Ｎ個）の互いに等価の子機３０とを有し、親機１０と
複数個の子機３０とは双方向の伝送路５０により互いに
直列に接続され、伝送路５０により親機１０と各子機２
０との間に双方向の通信が行われるようになっている。FIG. 1 shows an embodiment of a 1-to-N serial communication system using slave units according to the present invention. A 1-to-N serial communication system includes one base unit 10 and a plurality of (N) slave units 30 that are equivalent to each other, and the base unit 10 and the plurality of slave units 30 are connected to a bidirectional transmission path. 50 are connected in series to each other, and the transmission line 50 connects the base unit 10 and each slave unit 2.
Two-way communication is performed with 0.
【００１０】親機１０は、図２に示されている如く、Ｃ
ＰＵ１１と、システムプログラムメモリ１２と、受信デ
ータレジスタ１３と、送信データレジスタ１４と、受信
データ用の直並変換器１５と、送信データ用の並直変換
器１６と、制御回路１７と、入力（受信）データ用のバ
ッファ１８と、出力（送信）データ用のスリーステート
バッファ１９と、バッファ１８とスリーステートバッフ
ァ１９とに接続された一つ入出力端子２０とを有し、入
出力端子２０には伝送路５０が接続されている。As shown in FIG. 2, the base unit 10 has a C
PU 11, system program memory 12, reception data register 13, transmission data register 14, serial to parallel converter 15 for reception data, parallel to serial converter 16 for transmission data, control circuit 17, input ( It has a buffer 18 for reception) data, a three-state buffer 19 for output (transmission) data, and one input/output terminal 20 connected to the buffer 18 and three-state buffer 19. is connected to the transmission line 50.
【００１１】システムプログラムメモリ１２は、全体制
御のためのシステムプログラムとアドレス設定用プログ
ラムとを格納しており、アドレス設定用プログラムは、
電源投入時、リセット時等にＣＰＵ１１より呼び出され
てＣＰＵ１１により実行され、伝送路５０により各子機
３０に対し各子機固有のアドレス設定信号を送信するよ
うになっている。尚、この実施例に於いては、ＣＰＵ１
１にパワーオン信号が与えられることによりアドレス設
定用プログラムが実行されるようになっている。The system program memory 12 stores a system program for overall control and an address setting program.
It is called and executed by the CPU 11 when the power is turned on, reset, etc., and an address setting signal unique to each slave unit 30 is transmitted to each slave unit 30 via the transmission line 50. In addition, in this embodiment, CPU1
When a power-on signal is applied to 1, an address setting program is executed.
【００１２】子機３０は、図３に示されている如く、受
信データ用の直並変換器３１と、自身のアドレスを設定
するアドレスレジスタ３２と、制御回路３３と、受信デ
ータ用のラッチ回路３４と、送信データ用のラッチ回路
３５と、送信データ用の並直変換器３６と、セレクタ３
７と、出力（送信）データ用の二つスリーステートバッ
ファ３８、３９と、入力（受信）データ用の二つのバッ
ファ４０、４１と、スリーステートバッファ３８とバッ
ファ４０とに接続された第一の入出力端子４２と、スリ
ーステートバッファ３９とバッファ４１とに接続された
第二の入出力端子４３とを有し、第一の入出力端子４２
は、伝送路５０により、親機１０の入出力端子２０、或
はこれより親機側の子機３０の第二の入出力端子４３と
接続され、第二の入出力端子４３は伝送路５０によりこ
れより後段の子機３０の第一の入出力端子４２と接続さ
れている。As shown in FIG. 3, the handset 30 includes a serial-to-parallel converter 31 for received data, an address register 32 for setting its own address, a control circuit 33, and a latch circuit for received data. 34, a latch circuit 35 for transmission data, a parallel-to-serial converter 36 for transmission data, and a selector 3
7, two three-state buffers 38, 39 for output (transmission) data, two buffers 40, 41 for input (reception) data, and a first buffer connected to three-state buffer 38 and buffer 40. The first input/output terminal 42 has an input/output terminal 42 and a second input/output terminal 43 connected to the three-state buffer 39 and the buffer 41.
is connected to the input/output terminal 20 of the base unit 10 or the second input/output terminal 43 of the slave unit 30 on the base unit side via the transmission line 50, and the second input/output terminal 43 is connected to the transmission line 50. Therefore, it is connected to the first input/output terminal 42 of the slave device 30 at the subsequent stage.
【００１３】アドレスレジスタ３２は、揮発性アドレス
メモリであり、パワーオン信号を与えられたのち、親機
１０よりのアドレス設定信号を一度のみ取り込んで、こ
れを保持するようになっている。[0013] The address register 32 is a volatile address memory, and after receiving the power-on signal, takes in the address setting signal from the base unit 10 only once and holds it.
【００１４】第一の入出力端子４２は、受信データ用の
直並変換器３１と接続されていると共に、途中にバッフ
ァ４０とスリーステートバッファ３９とを含む接続路４
４により第二の入出力端子４３と接続されている。第二
の入出力端子４３は途中にバッファ４１とセレクタ３７
とスリーステートバッファ３８とを含む接続路４５によ
り第一の入出力端子４２と接続されている。The first input/output terminal 42 is connected to the serial-to-parallel converter 31 for received data, and also has a connection path 4 including a buffer 40 and a three-state buffer 39 on the way.
4 is connected to a second input/output terminal 43. The second input/output terminal 43 has a buffer 41 and a selector 37 on the way.
It is connected to the first input/output terminal 42 by a connection path 45 including a three-state buffer 38 and a three-state buffer 38 .
【００１５】セレクタ３７は、接続路４５により第二の
入出力端子４３と接続された端子ａと、送信データ用の
並直変換器３６と接続された端子ｂとを有し、制御回路
３３より制御信号を与えられてスリーステートバッファ
３８の入力側を並直変換器３６と第二の入出力端子４３
の何れか一方に選択的に切替接続するようになっいる。The selector 37 has a terminal a connected to the second input/output terminal 43 via a connection path 45 and a terminal b connected to the parallel-to-serial converter 36 for transmission data. A control signal is applied to the input side of the three-state buffer 38 to the parallel to serial converter 36 and the second input/output terminal 43.
The connection can be selectively switched to either one of the two.
【００１６】スリーステートバッファ３８、３９は共に
制御回路３３よりゲート制御信号を与えられ、親機１０
よりの下りデータの送信時には第二の入出力端子４３の
スリーステートバッファ３９が動作状態となって第一の
入出力端子４２のスリーステートバッファ３８がハイイ
ンピーダンス状態となり、子機３０よりの上りデータの
送信時には第二の入出力端子４３のスリーステートバッ
ファ３９がハイインピーダンス状態となって第一の入出
力端子４２のスリーステートバッファ３８が動作状態と
なるようになっている。The three-state buffers 38 and 39 are both given gate control signals from the control circuit 33, and are connected to the base unit 10.
When transmitting downstream data, the three-state buffer 39 of the second input/output terminal 43 becomes operational, and the three-state buffer 38 of the first input/output terminal 42 enters a high-impedance state, and upstream data from the slave unit 30 is transmitted. At the time of transmission, the three-state buffer 39 of the second input/output terminal 43 is in a high impedance state, and the three-state buffer 38 of the first input/output terminal 42 is in an operating state.
【００１７】ラッチ回路３４は、親機１０によりの送信
データを直並変換器３１より与えられ、これを「発売中
」の如き表示を行う発光素子４６（図１参照）と、「売
り切れ」、「発売中止」等の表示を行う発光素子４７（
図１参照）へ出力するようになっており、もう一つのラ
ッチ回路３５は、押しボタンスイッチ等による複数個の
マニュアルスイッチ４８（図１参照）より送信データを
与えられ、これを並直変換器３６へ出力するようになっ
ている。The latch circuit 34 receives the data transmitted by the base unit 10 from the serial-to-parallel converter 31, and connects it to a light emitting element 46 (see FIG. 1) that displays the data such as "on sale" and "sold out". A light emitting element 47 (
The other latch circuit 35 receives transmission data from a plurality of manual switches 48 (see FIG. 1) such as push button switches, and sends the data to a parallel-to-serial converter. It is designed to output to 36.
【００１８】次に上述の如き構成よりなる通信システム
の動作について説明する。Next, the operation of the communication system constructed as described above will be explained.
【００１９】電源投入時は、各子機３０のセレクタ３７
が端子ｂ側に切り替わり、スリーステートバッファ３８
、３９が共にハイインピーダンス状態となって一つ目の
子機（子機１ ）３０のみが下りデータ入力待ちとなり
、この状態にて親機１が、先ず「アドレス１」のアドレ
ス設定信号を入出力端子２０より伝送路５０へ出力する
。When the power is turned on, the selector 37 of each slave unit 30
is switched to the terminal b side, and the three-state buffer 38
, 39 are both in a high-impedance state, and only the first slave unit (child unit 1) 30 is waiting for input of downlink data. In this state, base unit 1 first sends the address setting signal of "address 1" to the input/output terminal. 20 to the transmission line 50.
【００２０】すると、これが下りデータとして、一つ目
の子機３０の第一の入出力端子４２に与えられ、一つ目
の子機３０は、第一の入出力端子４２に与えられた「ア
ドレス１」のアドレス設定信号をアドレスレジスタ３２
に取り込み、これをアドレスとする。Then, this is given to the first input/output terminal 42 of the first handset 30 as downstream data, and the first handset 30 receives the "address 1" given to the first input/output terminal 42. Address setting signal to address register 32
, and use this as the address.
【００２１】アドレスを設定された一つ目の子機３０は
、スリーステートバッファ３８を動作状態とし、並直変
換器３６、セレクタ３７、スリーステートバッファ３８
を介して上りデータを第一の入出力端子４２より親機１
０へ送信し、そして送信完了後にスリーステートバッフ
ァ３８をハイインピーダンス状態に戻し、スリーステー
トバッファ３９を動作状態にする。The first slave device 30 to which the address has been set puts the three-state buffer 38 into operation, and switches the parallel-to-serial converter 36, the selector 37, and the three-state buffer 38.
The upstream data is sent to the base unit 1 from the first input/output terminal 42 via
0, and after the transmission is completed, the three-state buffer 38 is returned to the high impedance state, and the three-state buffer 39 is activated.
【００２２】この時には一つ目の子機３０と二つ目の子
機（子機２ ）３０とが下りデータ入力待ちとなり、こ
の状態にて親機１が、「アドレス２」のアドレス設定信
号を入出力端子２０より伝送路５０へ出力する。At this time, the first handset 30 and the second handset (handset 2) 30 are waiting for input of downlink data, and in this state, the base unit 1 sends the address setting signal of "address 2" to the input/output terminal. 20 to the transmission line 50.
【００２３】すると、これが下りデータとして先ず一つ
目の子機３０の第一の入出力端子４２に与えられが、一
つ目の子機３０は既に「アドレス１」を設定されている
ことから、この下りデータは、一つ目の子機３０には取
り込まれずに一つ目の子機３０のスリーステートバッフ
ァ３９を経て第二の入出力端子４３に至り、これより伝
送路５０を介して二つ目の子機３０の第一の入出力端子
４２に与えられ、二つ目の子機３０は、第一の入出力端
子４２に与えられた「アドレス２」のアドレス設定信号
をアドレスレジスタ３２に取り込み、これをアドレスと
する。[0023] Then, this is first applied as downlink data to the first input/output terminal 42 of the first handset 30, but since the first handset 30 has already been set to "address 1", this downlink data is is not taken into the first slave unit 30, but passes through the three-state buffer 39 of the first slave unit 30, reaches the second input/output terminal 43, and from there, via the transmission line 50, is transferred to the first slave unit 30 of the second slave unit 30. The second handset 30 takes into the address register 32 the address setting signal of "Address 2" given to the first input/output terminal 42, and uses this as an address.
【００２４】以降これが繰り返されることにより、子機
３０のアドレスが親機１０に近いものより順に自動設定
される。[0024] By repeating this process, the addresses of the slave units 30 are automatically set in the order of those closest to the base unit 10.
【００２５】全ての子機３０のアドレス設定が完了した
後の通常の通信に於て、子機３０が親機１０より下りデ
ータを受信する時は、図４に示されている如く、各子機
３０は、スリーステートバッファ３８をハイインピーダ
ンス状態、スリーステートバッファ３９を動作状態とし
、下りデータ入力待ちになる。[0025] When the slave unit 30 receives downstream data from the base unit 10 during normal communication after the address setting of all slave units 30 is completed, each slave unit 30 receives downlink data from the base unit 10 as shown in FIG. The machine 30 puts the three-state buffer 38 in a high impedance state, the three-state buffer 39 in an active state, and waits for input of downlink data.
【００２６】下りデータのアドレスと一致したアドレス
を有する子機３０、例えば二つの子機３０は、この下り
データを取り込み、図５に示されている如く、自身のス
リーステートバッファ３９をハイインピーダンス状態と
してこれより後段の子機３０に対する伝送路５０を遮断
し、またスリーステートバッファ３８を動作状態として
並直変換器３６、セレクタ３７、スリーステートバッフ
ァ３８を介して上りデータを第一の入出力端子４２より
親機１０へ向けて送信する。一方、下りデータのアドレ
スとアドレスが一致しない子機３０は、スリーステート
バッファ３９をハイインピーダンス状態、スリーステー
トバッファ３８を動作状態とし、またセレクタ３７を端
子ａ側に切り替え、後段の子機３０よりの上りデータを
、セレクタ３７、スリーステートバッファ３８を介して
親機１０の側へ通過させるようになる。The slave units 30, for example two slave units 30, having an address that matches the address of the downstream data, take in this downstream data and place their own three-state buffers 39 in a high impedance state, as shown in FIG. As a result, the transmission line 50 to the subsequent slave device 30 is cut off, and the three-state buffer 38 is activated, and the upstream data is transferred to the first input/output terminal via the parallel-to-serial converter 36, selector 37, and three-state buffer 38. 42 to the base unit 10. On the other hand, the slave unit 30 whose address does not match the address of the downstream data sets the three-state buffer 39 to the high impedance state, the three-state buffer 38 to the operating state, and switches the selector 37 to the terminal a side, so that the slave unit 30 in the subsequent stage The upstream data is passed through the selector 37 and the three-state buffer 38 to the base unit 10.
【００２７】[0027]
【発明の効果】以上の説明から理解される如く、本発明
による子機ユニットを有する１対Ｎ直列通信システムに
よれば、電源投入時には全ての子機のスリーステートバ
ッファがハイインピーダンス状態とされ、子機が親機よ
り下りデータとしてアドレスデータを受信することによ
りアドレス設定を完了すると、その子機の第二の入出力
端子のスリーステートバッファが動作状態になり、これ
により親機よりの次のアドレス設定信号が次の子機にま
で到達するようになり、親機が下りデータとしてアドレ
スデータを順次出力することにより親機に近い子機より
順次に子機のアドレス設定が自動的に行われるから、各
子機毎にアドレス設定用のディップスイッチ等を設ける
必要がなく、しかも設定ミスが生じることがなく、コス
ト低下と共にメンテナンス性が格段に向上する。As can be understood from the above explanation, according to the 1-to-N series communication system having slave units according to the present invention, when the power is turned on, the three-state buffers of all slave units are brought into a high impedance state. When the slave unit completes address setting by receiving address data as downstream data from the base unit, the three-state buffer of the second input/output terminal of the slave unit becomes operational, and this allows the next address from the base unit to be set. The setting signal now reaches the next slave unit, and the base unit sequentially outputs address data as downstream data, so that the address settings of the slave units are automatically performed sequentially starting from the slave unit closest to the base unit. There is no need to provide a dip switch or the like for address setting for each child device, and there is no possibility of setting errors, which reduces costs and significantly improves maintainability.
【００２８】また本発明による子機ユニットを有する１
対Ｎ直列通信システムに於いては、アドレス設定後はス
リーステート制御により中間に子機を介して親機と子機
との間の通信が双方向に行われ、この時、中継機として
子機はアナログスイッチを含むものとは異なって大きい
抵抗にならず、子機が伝送路抵抗を実質的に増大するこ
とがなく、また各子機毎に信号の波形整形が可能になり
、子機の個数、伝送路長の限界が拡大されるようになる
。[0028] Furthermore, a device 1 having a slave unit according to the present invention
In the N-to-N series communication system, after the address is set, communication between the base unit and the slave unit is performed in both directions via the slave unit in the middle using three-state control. Unlike those that include analog switches, the slave unit does not have a large resistance, does not substantially increase the transmission line resistance, and also allows signal waveform shaping for each slave unit, making it possible for the slave unit to The limits of the number and transmission path length will be expanded.
【図１】本発明による子機ユニットを有する１対Ｎ直列
通信システムの一実施例を示すブロック線図。FIG. 1 is a block diagram showing an embodiment of a 1-to-N serial communication system having slave units according to the present invention.
【図２】本発明による子機ユニットを有する１対Ｎ直列
通信システムに用いられる親機の構成例を示すブロツク
線図。FIG. 2 is a block diagram showing a configuration example of a base unit used in a 1-to-N serial communication system having a slave unit according to the present invention.
【図３】本発明による対Ｎ直列通信システム用子機ユニ
ットの一実施例を示すブロツク線図。FIG. 3 is a block diagram showing an embodiment of a slave unit for an N-to-N serial communication system according to the present invention.
【図４】本発明による子機ユニットを有するアドレス設
定システムに於ける下りデータ送信時の状態を示すブロ
ック線図。FIG. 4 is a block diagram showing a state during downlink data transmission in an address setting system having a slave unit according to the present invention.
【図５】本発明による子機ユニットを有するアドレス設
定システムに於ける上りデータ送信時の状態を示すブロ
ック線図。FIG. 5 is a block diagram showing a state during uplink data transmission in an address setting system having a slave unit according to the present invention.
１０ 親機 ３０ 子機 ３８ スリーステートバッファ ３９ スリーステートバッファ ５０ 通信線 10 Base unit 30 Child machine 38 Three-state buffer 39 Three-state buffer 50 Communication line
Claims (1)
路により互いに直列に接続され、前記親機と前記各子機
との間で通信が行われる１対Ｎ直列通信システム用子機
ユニットに於て、親機側の第一の入出力端子と後段側の
第二の入出力端子とを有し、前記第一の入出力端子と前
記第二の入出力端子に各々スリーステート回路が接続さ
れ、前記第一の入出力端子と前記第二の入出力端子とが
前記第一の入出力端子のスリーステート回路を含む接続
路と前記第二の入出力端子のスリーステート回路を含む
接続路とにより相互に接続され、親機よりの下りデータ
の送信時には前記第二の入出力端子のスリーステート回
路を動作状態にして前記第一の入出力端子のスリーステ
ート回路をハイインピーダンス状態とし、子機よりの上
りデータの送信時には前記第二の入出力端子のスリース
テート回路をハイインピーダンス状態にして前記第一の
入出力端子のスリーステート回路を動作状態にするよう
構成されていることを特徴とする１対Ｎ直列通信システ
ム用子機ユニット。Claim 1: A 1-to-N series communication system in which one base unit and a plurality of slave units are connected in series to each other via a bidirectional transmission path, and communication is performed between the base unit and each slave unit. The slave device unit has a first input/output terminal on the parent device side and a second input/output terminal on the rear side, and the first input/output terminal and the second input/output terminal are connected to each other. A three-state circuit is connected, and the first input/output terminal and the second input/output terminal are connected to a connection path including the three-state circuit of the first input/output terminal and the three-state circuit of the second input/output terminal. The three-state circuit of the second input/output terminal is activated and the three-state circuit of the first input/output terminal is set to high when transmitting data from the base unit. and is configured to put the three-state circuit of the second input/output terminal in an impedance state and put the three-state circuit of the first input/output terminal in an operating state when transmitting uplink data from the slave device. A cordless unit for a 1-to-N serial communication system, characterized in that:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3003446A JPH04242339A (en) | 1991-01-16 | 1991-01-16 | Slave set unit for 1:n serial communication system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3003446A JPH04242339A (en) | 1991-01-16 | 1991-01-16 | Slave set unit for 1:n serial communication system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04242339A true JPH04242339A (en) | 1992-08-31 |
Family
ID=11557568
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3003446A Withdrawn JPH04242339A (en) | 1991-01-16 | 1991-01-16 | Slave set unit for 1:n serial communication system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04242339A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013034144A (en) * | 2011-08-03 | 2013-02-14 | O2 Micro Inc | Intelligent bus address self-configuration in multi-module system |
| JP2013168938A (en) * | 2012-02-08 | 2013-08-29 | Regents Of The Univ Of Michigan | Apparatus and method for transferring data signal propagated along bidirectional communication path within data processing apparatus |
| US8700814B2 (en) | 2010-05-18 | 2014-04-15 | O2Micro, Inc. | Intelligent bus address self-configuration in a multi-module system |
-
1991
- 1991-01-16 JP JP3003446A patent/JPH04242339A/en not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8700814B2 (en) | 2010-05-18 | 2014-04-15 | O2Micro, Inc. | Intelligent bus address self-configuration in a multi-module system |
| JP2013034144A (en) * | 2011-08-03 | 2013-02-14 | O2 Micro Inc | Intelligent bus address self-configuration in multi-module system |
| JP2013168938A (en) * | 2012-02-08 | 2013-08-29 | Regents Of The Univ Of Michigan | Apparatus and method for transferring data signal propagated along bidirectional communication path within data processing apparatus |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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