JPH04239351A - Cache coincidence processing system - Google Patents
Cache coincidence processing systemInfo
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- JPH04239351A JPH04239351A JP3002458A JP245891A JPH04239351A JP H04239351 A JPH04239351 A JP H04239351A JP 3002458 A JP3002458 A JP 3002458A JP 245891 A JP245891 A JP 245891A JP H04239351 A JPH04239351 A JP H04239351A
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Abstract
Description
【０００１】0001
【産業上の利用分野】本発明は主記憶を共有しキャッシ
ュ・メモリを有する複数の演算処理装置間のキャシュ一
致処理方式に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a cache matching processing method between a plurality of arithmetic processing units that share a main memory and have a cache memory.
【０００２】0002
【従来の技術】従来のこの種のキャッシュ一致処理方式
は、ある演算処理装置もしくは入出力装置から主記憶へ
の書込み要求があった時、常にメモリリクエスト制御装
置がこのリクエストのアドレスをキャッシュ一致処理ア
ドレスとして、要求元以外の演算処理装置へ通知し、各
演算処理装置内では該当するキャッシュメモリ内容の無
効化を行うことによりキャッシュ内容の一致をはかって
いた。[Background Art] In this type of conventional cache matching processing method, whenever a write request is made to main memory from a certain arithmetic processing unit or input/output device, a memory request control device always performs cache matching processing on the address of this request. The address is sent to arithmetic processing units other than the request source, and the corresponding cache memory contents are invalidated within each arithmetic processing unit to ensure that the cache contents match.
【０００３】0003
【発明が解決しようとする課題】上述した従来のキャッ
シュ一致処理方式ではある演算処理装置から主記憶への
書込みはすべてメモリリクエスト制御装置が他の演算処
理装置へその書込みアドレスを報告し、報告を受けた演
算処理装置ではそのアドレスをキャッシュメモリ内に有
する内容に関するものかどうかを判断してキャシュメモ
リの内容の一致処理を行なっている。[Problems to be Solved by the Invention] In the above-mentioned conventional cache matching processing method, when a certain processing unit writes to main memory, the memory request control unit reports the write address to another processing unit. The arithmetic processing unit that receives the address determines whether the address relates to the contents held in the cache memory or not, and performs matching processing for the contents of the cache memory.
【０００４】このため、演算処理装置（もしくは主記憶
への書込みを行う装置）の数が多くなると頻繁にキャッ
シュ一致処理を行う必要が生じるので、キャッシュのア
クセス待ち増大で演算処理装置の処理性能の低下を招く
という問題があった。For this reason, as the number of arithmetic processing units (or devices that write to main memory) increases, it becomes necessary to perform cache matching processing frequently, and the processing performance of the arithmetic processing units decreases due to the increase in cache access wait times. There was a problem that it caused a decline.
【０００５】[0005]
【課題を解決するための手段】本発明の方式は、主記憶
装置を共有する複数の処理装置と、各処理装置からのメ
モリリクエストを受付けて主記憶装置へのリクエストを
制御するメモリリクエスト制御装置とを有する情報処理
装置におけるキャッシュ一致処理方式において、主記憶
中の共有領域を含む領域を示すアドレスレジスタと、該
アドレスレジスタに記憶されるアドレスにより示される
主記憶の領域のキャッシュメモリのブロックに対応に、
そのブロックをアクセスした処理装置番号をそのブロッ
クに関してキャッシュ一致処理をするまで記憶するテー
ブルメモリと、前記アドレスレジスタに記憶されるアド
レスにより示される主記憶の領域へ書込みを行った際に
そのブロックに対応した前記処理装置番号対応のテーブ
ルメモリの内容によりキャッシュ一致処理を必要な処理
装置へのみ選択的に通知するキャッシュ一致処理制御部
とを前記メモリリクエスト制御装置内に有することを特
徴とする。[Means for Solving the Problems] The system of the present invention includes a plurality of processing devices that share a main storage device, and a memory request control device that receives memory requests from each processing device and controls requests to the main storage device. In a cache matching processing method in an information processing device having: an address register indicating an area including a shared area in main memory; and a cache memory block corresponding to an area of the main memory indicated by the address stored in the address register; To,
A table memory that stores the processing device number that accessed that block until cache matching processing is performed for that block, and a table memory that corresponds to that block when writing to the main memory area indicated by the address stored in the address register. The present invention is characterized in that the memory request control device includes a cache matching processing control unit that selectively notifies only necessary processing devices of cache matching processing based on the contents of the table memory corresponding to the processing device number.
【０００６】[0006]
【実施例】次に、本発明について図面を参照して説明す
る。DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, the present invention will be explained with reference to the drawings.
【０００７】図１は本発明の一実施例を示し、複数の演
算処理装置１０〜９０，メモリリクエスト制御装置２お
よび図示されない主記憶装置などからなる情報処理装置
である。なお、本発明の説明上特に必要と思われる部分
以外は省略してある。FIG. 1 shows an embodiment of the present invention, which is an information processing device comprising a plurality of arithmetic processing units 10 to 90, a memory request control device 2, a main storage device (not shown), and the like. Note that parts other than those deemed particularly necessary for explaining the present invention are omitted.
【０００８】まず、演算処理装置１０内におけるキャッ
シュ制御は、演算処理部よりメモリリクエスト生成部１
１を通して通知されるリクエストと、メモリリクエスト
制御装置２より信号線２２１を介して通知されるキャッ
シュ一致処理要求とによりキャッシュ制御部１２におい
て行なわれる。First, cache control within the arithmetic processing unit 10 is performed by the memory request generation unit 1 from the arithmetic processing unit.
1 and a cache matching processing request notified from the memory request control device 2 via the signal line 221.
【０００９】キャッシュ一致処理要求の通知があった場
合には、メモリリクエスト生成部１１からのリクエスト
を一旦抑え、メモリリクエスト制御装置２からのアドレ
スによって該当するキャッシュのブロックがあるか否か
チェックし、ある場合にはそのブロックを無効化する。[0009] When a cache matching processing request is notified, the request from the memory request generation section 11 is temporarily suppressed, and it is checked whether or not there is a corresponding cache block based on the address from the memory request control device 2. If so, invalidate the block.
【００１０】メモリリクエスト制御装置２では、メモリ
リクエスト制御部２１において、各演算処理装置からの
メモリリクエストを受付け、調停を行なって、主記憶へ
リクエストを送出すると同時にキャッシュ一致処理制御
部２２へリクエスト情報を通知してキャッシュ一致処理
の制御を行なう。In the memory request control device 2, the memory request control unit 21 accepts memory requests from each arithmetic processing unit, performs arbitration, and sends the request to the main memory, while at the same time sending the request information to the cache matching process control unit 22. to control cache matching processing.
【００１１】図２はメモリリクエスト制御装置２中のキ
ャッシュ一致処理制御部２２およびキャッシュ一致処理
管理テーブルメモリ２３を示したもので２３０１〜２３
０９は１ビット幅のＲＡＭで初期状態はすべて論理“０
”が書込まれている。FIG. 2 shows the cache matching processing control section 22 and the cache matching processing management table memory 23 in the memory request control device 2.
09 is a 1-bit wide RAM whose initial state is all logic “0”.
” is written.
【００１２】メモリリクエスト制御部２１から送られて
きたリクエスト情報はキャッシュ一致処理管理テーブル
制御部２２１０で受付けられ、キャッシュ一致処理管理
テーブル制御部２２１０はその上位ビットをキャッシュ
一致処理管理アドレスレジスタ２２２０の値と比較し、
一致しなかった場合にはキャッシュ一致処理を通知しな
いようにキャッシュ一致処理要求発生部２２０１〜２２
０９を制御し、一致した場合には以下に述べる処理を行
って必要な演算処理装置へキャッシュ一致処理を通知す
るように制御する。[0012] The request information sent from the memory request control unit 21 is accepted by the cache matching process management table control unit 2210, and the cache matching process management table control unit 2210 converts the upper bits into the value of the cache matching process management address register 2220. compared to
If there is no match, the cache matching processing request generation units 2201 to 22 do not notify the cache matching processing.
09, and if there is a match, the process described below is performed and the necessary arithmetic processing unit is notified of the cache matching process.
【００１３】リクエストの情報アドレスの上位ビットと
キャッシュ一致処理管理アドレスレジスタ２２２０の値
が一致した場合、キャッシュ一致処理管理テーブル制御
部２２１０は、そのリクエストが書込みの場合、キャッ
シュ一致処理管理テーブルメモリ２３０１〜２３０９の
うちのリクエスト元以外の処理装置に対応したキャッシ
ュ一致処理管理テーブルメモリをリクエストアドレスの
下位部分により一旦読み出し、読出しデータをキャッシ
ュ一致処理要求発生部２２０１〜２２０９へ通知した後
、リクエスト元以外の処理装置に対応したキャッシュ一
致処理管理テーブルメモリには論理“０”を、リクエス
ト元の処理装置に対応したキャッシュ一致処理管理テー
ブルメモリには論理“１”を書込むように制御する。[0013] When the upper bits of the information address of the request match the value of the cache matching management address register 2220, the cache matching processing management table control unit 2210 controls the cache matching processing management table memory 2301 to The cache matching processing management table memory corresponding to the processing device other than the request source in 2309 is read out once using the lower part of the request address, and the read data is notified to the cache matching processing request generation units 2201 to 2209. Control is performed so that logic "0" is written in the cache matching processing management table memory corresponding to the processing device, and logic "1" is written in the cache matching processing management table memory corresponding to the requesting processing device.
【００１４】また、リクエストが読出しの場合には、リ
クエスト元の処理装置に対応したキャッシュ一致処理管
理テーブルにのみ論理“１”を書込むように制御する。Further, when the request is for reading, control is performed so that logic "1" is written only in the cache matching processing management table corresponding to the processing device that is the request source.
【００１５】キャッシュ一致処理要求発生部２２０１〜
２２０９はキャッシュ一致処理管理テーブル制御部２２
１０から送られる情報がキャッシュ一致処理が必要で、
対応した演算処理装置がリクエスト元でなく、かつ書込
みリクエストであり、またキャッシュ一致処理管理テー
ブルメモリ２３０１〜２３０９から読み出された値が論
理“１”であった場合のみ、対応した演算処理装置へキ
ャッシュ一致処理を要求する。[0015] Cache matching processing request generation unit 2201~
2209 is a cache matching process management table control unit 22
The information sent from 10 requires cache matching processing,
Only when the corresponding arithmetic processing unit is not the request source, the request is a write request, and the value read from the cache matching processing management table memory 2301 to 2309 is logic “1”, the request is made to the corresponding arithmetic processing unit. Request cache matching processing.
【００１６】なおキャッシュ一致処理管理テーブルメモ
リ２３０１〜２３０９はキャッシュの１ブロックに対し
１ワード対応しているため、演算処理装置ではキャッシ
ュ一致処理の通知を受けた場合には常にキャッシュメモ
リの対応したブロックの無効化を行ない、不必要な通知
を受けることがなくなる。[0016] Since the cache matching processing management table memories 2301 to 2309 correspond to one word for one block of the cache, when the arithmetic processing unit receives notification of cache matching processing, it always updates the corresponding block of the cache memory. You will no longer receive unnecessary notifications.
【００１７】[0017]
【発明の効果】以上説明したように本発明は、メモリリ
クエスト制御装置内に主記憶のアドレスに対応して各演
算処理装置内のキャッシュメモリへの登録状態を示す情
報を持つことにより、キャッシュメモリの一致処理を必
要な演算処理装置へのみ選択的に通知して処理できるよ
うになり、演算処理装置におけるキャッシュ一致処理の
負担を低減し、複数の処理装置を接続した場合のキャッ
シュ一致処理による性能低下を最小限に抑えるという効
果を有する。As explained above, the present invention has information indicating the registration state in the cache memory in each arithmetic processing unit corresponding to the address of the main memory in the memory request control device. It is now possible to selectively notify and process matching processing only to the necessary processing units, reducing the burden of cache matching processing on processing units and improving the performance of cache matching processing when multiple processing units are connected. This has the effect of minimizing the decline.
【図１】本発明の一実施例のブロック図。FIG. 1 is a block diagram of an embodiment of the present invention.
【図２】図１に示したキャッシュ一致処理制御部及びキ
ャッシュ一致処理管理テーブルメモリの詳細図。FIG. 2 is a detailed diagram of a cache matching processing control unit and a cache matching processing management table memory shown in FIG. 1;
１０〜９０ 演算処理装置
１１ メモリリクエスト生成部
１２ キャッシュ制御部
１３ キャッシュメモリ
２ メモリリクエスト制御装置
２１ メモリリクエスト制御部
２２ キャッシュ一致処理制御部２３ キ
ャッシュ一致処理管理テーブルメモリ２２０１〜２２０
９ キャッシュ一致処理要求発生部２２１０
キャッシュ一致処理管理テーブル制御部２２２０
キャッシュ一致処理管理アドレスレジスタ２３０
１〜２３０９ キャッシュ一致処理管理テーブル
メモリ10-90 Arithmetic processing unit 11 Memory request generation section 12 Cache control section 13 Cache memory 2 Memory request control device 21 Memory request control section 22 Cache matching processing control section 23 Cache matching processing management table memory 2201-220
9 Cache matching processing request generation unit 2210
Cache matching processing management table control unit 2220
Cache matching processing management address register 230
1 to 2309 Cache matching processing management table memory
Claims (1)
と、各処理装置からのメモリリクエストを受付けて主記
憶装置へのリクエストを制御するメモリリクエスト制御
装置とを有する情報処理装置におけるキャッシュ一致処
理方式において、主記憶中の共有領域を含む領域を示す
アドレスレジスタと、該アドレスレジスタに記憶される
アドレスにより示される主記憶の領域のキャッシュメモ
リのブロックに対応に、そのブロックをアクセスした処
理装置番号をそのブロックに関してキャッシュ一致処理
をするまで記憶するテーブルメモリと、前記アドレスレ
ジスタに記憶されるアドレスにより示される主記憶の領
域へ書込みを行った際にそのブロックに対応した前記処
理装置番号対応のテーブルメモリの内容によりキャッシ
ュ一致処理を必要な処理装置へのみ選択的に通知するキ
ャッシュ一致処理制御部とを前記メモリリクエスト制御
装置内に有することを特徴とするキャッシュ一致処理方
式。1. Cache matching processing in an information processing device that has a plurality of processing devices that share a main storage device and a memory request control device that accepts memory requests from each processing device and controls requests to the main storage device. In this method, an address register indicating an area in main memory that includes a shared area, and a processor number that accessed the block corresponding to a cache memory block in the main memory area indicated by the address stored in the address register. a table memory that stores the block until a cache match process is performed on the block, and a table corresponding to the processing device number corresponding to the block when writing is performed to the area of the main memory indicated by the address stored in the address register. A cache matching processing method, characterized in that the memory request control device includes a cache matching processing control unit that selectively notifies only necessary processing devices of cache matching processing depending on the contents of the memory.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3002458A JPH04239351A (en) | 1991-01-14 | 1991-01-14 | Cache coincidence processing system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3002458A JPH04239351A (en) | 1991-01-14 | 1991-01-14 | Cache coincidence processing system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04239351A true JPH04239351A (en) | 1992-08-27 |
Family
ID=11529859
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3002458A Pending JPH04239351A (en) | 1991-01-14 | 1991-01-14 | Cache coincidence processing system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04239351A (en) |
-
1991
- 1991-01-14 JP JP3002458A patent/JPH04239351A/en active Pending
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