JPH0423438A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0423438A JPH0423438A JP12660690A JP12660690A JPH0423438A JP H0423438 A JPH0423438 A JP H0423438A JP 12660690 A JP12660690 A JP 12660690A JP 12660690 A JP12660690 A JP 12660690A JP H0423438 A JPH0423438 A JP H0423438A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、半導体装置の製造方法に関し、特に寸法精度
の良いＮ型アノードショート部を有するゲートターンオ
フサイリスタ（以下、ＧＴＯと略記する。）の製造方法
に関する。
の良いＮ型アノードショート部を有するゲートターンオ
フサイリスタ（以下、ＧＴＯと略記する。）の製造方法
に関する。
［従来の技術］
Ｎ型アノードショート部を有するＧＴＯの従来の製造工
程の概略を第２図および第３図に示す。
程の概略を第２図および第３図に示す。
まず、第２図（、）において、第２導電型のＮ型基板１
の一方の主面に、不純物濃度的１×１０” ａｔｏｍｓ
／ｃｍ３、拡散深さ約１５０μｍのＮ１バッファ１舒２
を形成する。次いで、同図（ｂ）に示すように、Ｎ４バ
ツフア層２内の所定部分のみに、アノ−ドショート部と
なるＮ”Ｎ３を、その深さが約７０μｍとなるようにデ
ィポジット拡散する。次に、同図（Ｃ）に示すように、
両生面にＧａ拡散を施し、ＰＥ層４およびＰ、Ｊ５を同
時に形成する。
の一方の主面に、不純物濃度的１×１０” ａｔｏｍｓ
／ｃｍ３、拡散深さ約１５０μｍのＮ１バッファ１舒２
を形成する。次いで、同図（ｂ）に示すように、Ｎ４バ
ツフア層２内の所定部分のみに、アノ−ドショート部と
なるＮ”Ｎ３を、その深さが約７０μｍとなるようにデ
ィポジット拡散する。次に、同図（Ｃ）に示すように、
両生面にＧａ拡散を施し、ＰＥ層４およびＰ、Ｊ５を同
時に形成する。
このときＰｌ５の拡散深さは、ＧＴＯとしての通常の電
気的特性を得るために、約７０μｍは必要となる。かか
る場合、Ｐ［：Ｎ４も同一条件で拡散されるので、その
深さは約７０μｍとなる。次いで、同図（ｄ）に示すよ
うにＰｌ１５の表面に、リンをディポジットし、ドライ
ブインして約ＰＥμｍのＮ、、Ｎ６を形成した後、公知
の方法により島状に分離する。その後は、図示を省略し
たが公知の方法により、ＰＣＣｄ５アノードショート部
となるＮ１層３を短絡するアノード電極、ＮＥ層６上に
カソード電極および段差を有するＰＢＮ５Ｌにゲート電
極を形成し、パッケージに納めて所定のＧＴＯを完成す
る。
気的特性を得るために、約７０μｍは必要となる。かか
る場合、Ｐ［：Ｎ４も同一条件で拡散されるので、その
深さは約７０μｍとなる。次いで、同図（ｄ）に示すよ
うにＰｌ１５の表面に、リンをディポジットし、ドライ
ブインして約ＰＥμｍのＮ、、Ｎ６を形成した後、公知
の方法により島状に分離する。その後は、図示を省略し
たが公知の方法により、ＰＣＣｄ５アノードショート部
となるＮ１層３を短絡するアノード電極、ＮＥ層６上に
カソード電極および段差を有するＰＢＮ５Ｌにゲート電
極を形成し、パッケージに納めて所定のＧＴＯを完成す
る。
［発明が解決しようとする課題］
上記のような従来のＧＴＯを製造方法では、寸法精度の
良いアノードショート部となるＮ″１層３が形成しにく
い。すなわち、第２図のＡ部を拡大して示した第３図に
おいて、アノードショート部となるＮ４４層３の幅を所
定の寸法に設計してもＰＥＮ４の表面上の幅Ｗ２とＰ、
Ｎ４を貫通したＮ＋層層内内Ｎ４４層３の底部の幅ＷＩ
とを比較した場合、ＷＩＯ方が狭くなりｗ ＋ ＜＜
Ｗ ２となってしまう。例えば、アノードショート部と
なるＮ”Ｎ３の幅を６０μｍに設計しても、実際にはＷ
２＝１１０μｍ、Ｗ１＝４５μｍとなってしまう。この
ようにアノードショート部を形成するためのＮ”層３の
拡散は、横方向にも大きく拡ってしまい設計通りの寸法
に精度良くアノードショート部を形成することが不可能
である。その結果、ＰＥＮ４の有効面積が減少し、ＧＴ
Ｏのオン電圧（Ｖ Ｔ Ｍ ）等の重要な電気的特性に
悪影響を与えるという解決すべき課題があった。
良いアノードショート部となるＮ″１層３が形成しにく
い。すなわち、第２図のＡ部を拡大して示した第３図に
おいて、アノードショート部となるＮ４４層３の幅を所
定の寸法に設計してもＰＥＮ４の表面上の幅Ｗ２とＰ、
Ｎ４を貫通したＮ＋層層内内Ｎ４４層３の底部の幅ＷＩ
とを比較した場合、ＷＩＯ方が狭くなりｗ ＋ ＜＜
Ｗ ２となってしまう。例えば、アノードショート部と
なるＮ”Ｎ３の幅を６０μｍに設計しても、実際にはＷ
２＝１１０μｍ、Ｗ１＝４５μｍとなってしまう。この
ようにアノードショート部を形成するためのＮ”層３の
拡散は、横方向にも大きく拡ってしまい設計通りの寸法
に精度良くアノードショート部を形成することが不可能
である。その結果、ＰＥＮ４の有効面積が減少し、ＧＴ
Ｏのオン電圧（Ｖ Ｔ Ｍ ）等の重要な電気的特性に
悪影響を与えるという解決すべき課題があった。
［発明の目的コ
本発明は、上記のような課題を解決するためになされた
もので、横方向への拡りの少ない寸法精度の良いＮ＋＋
型アノアノードショート部する半導体装置をより簡略化
された製造工程によって得られるようにした半導体装置
の製造方法を提供することを目的とする。
もので、横方向への拡りの少ない寸法精度の良いＮ＋＋
型アノアノードショート部する半導体装置をより簡略化
された製造工程によって得られるようにした半導体装置
の製造方法を提供することを目的とする。
［課題を解決するための手段］
第１の本発明の半導体装置の製造方法は、第１導電型の
ＰＥ層と、第２導電型のＮ＋バッファ層と、第２導電型
のＮＢ層と、第１導電型のＰＥＭと、第２導電型のＮＥ
層とが順次積層され、前記ＰＥ層を貫通する第２導電型
のＮ＋＋型アノアノードショート部前記ＰＥＮと前記Ｎ
＋＋型アノアノードショート部短絡するアノード電極層
と、ＮＥ階層上設けたカソード電極と、ＰＢＩｉＦ上に
設けたゲート電極とをそれぞれ有する半導体装置の製造
方法において、基板の一方の主面に、不純物濃度ＮＤで
前記Ｎ＋バッファ層を拡散形成する第１の工程と、次い
で、前記基板の他方の主面に、前記不純物濃度ＮＤより
小さく設定される不純物濃度ＮＡで前記ＰＢ層を形成す
る第２の工程と、次いで、前記Ｎ＋バッファ層の表面に
、前記不純物濃度ＮＤより大きくした不純物濃度ＮＡ１
でＰＥを形成する第３の工程と、次いで、前記Ｐ＋：＃
の所定位置に、前記不純物濃度ＮＡＩより太き（した不
純物濃度ＮＤｌでディポジット拡散し、該ｐ、：＃を貫
通してＮ ＋ ＋型アノードショート部を形成する第４
の工程と、を含み、最終的に前記ＰＢ層の深さよりも前
記ＰＥ層の深さの方が浅く形成されることを特徴とする
ものである。
ＰＥ層と、第２導電型のＮ＋バッファ層と、第２導電型
のＮＢ層と、第１導電型のＰＥＭと、第２導電型のＮＥ
層とが順次積層され、前記ＰＥ層を貫通する第２導電型
のＮ＋＋型アノアノードショート部前記ＰＥＮと前記Ｎ
＋＋型アノアノードショート部短絡するアノード電極層
と、ＮＥ階層上設けたカソード電極と、ＰＢＩｉＦ上に
設けたゲート電極とをそれぞれ有する半導体装置の製造
方法において、基板の一方の主面に、不純物濃度ＮＤで
前記Ｎ＋バッファ層を拡散形成する第１の工程と、次い
で、前記基板の他方の主面に、前記不純物濃度ＮＤより
小さく設定される不純物濃度ＮＡで前記ＰＢ層を形成す
る第２の工程と、次いで、前記Ｎ＋バッファ層の表面に
、前記不純物濃度ＮＤより大きくした不純物濃度ＮＡ１
でＰＥを形成する第３の工程と、次いで、前記Ｐ＋：＃
の所定位置に、前記不純物濃度ＮＡＩより太き（した不
純物濃度ＮＤｌでディポジット拡散し、該ｐ、：＃を貫
通してＮ ＋ ＋型アノードショート部を形成する第４
の工程と、を含み、最終的に前記ＰＢ層の深さよりも前
記ＰＥ層の深さの方が浅く形成されることを特徴とする
ものである。
第２の本発明の半導体装置の製造方法は、第１導電型の
ＰＥＮと、第２導電型のＮ＋バッファ層と、第２導電型
のＮＢ層と、第１導電型のＰＢ層と、第２導電型のＮＥ
ＦＪとが順次積層され、前記２１層を貫通する第２導電
型のＮ＋＋型アノアノードショー５部前記ＰＥ層と前記
Ｎ＋＋型アノアノードショー５部短絡するアノード電極
層と、ＮＣ層上に設けたカソード電極と、ＰＢ層上に設
けたゲート電極とをそれぞれ有する半導体装置の製造方
法において、基板の一方の主面に、不純物濃度Ｎｌ）で
前記Ｎ“バッファ層を拡散形成する第１の工程と、次い
で、前記基板の他方の主面に、前記不純物濃度Ｎｌ）よ
り小さく設定される不純物濃度ＮＡで前記Ｐ８層を形成
する第２の工程と、次いで、前記Ｎ＋バッファ層の表面
に、前記不純物濃度ＮＤより大きくした不純物濃度ＮＡ
、でＰＥ層を選択的に形成する第３の工程と、を含むこ
とを特徴とするものである。
ＰＥＮと、第２導電型のＮ＋バッファ層と、第２導電型
のＮＢ層と、第１導電型のＰＢ層と、第２導電型のＮＥ
ＦＪとが順次積層され、前記２１層を貫通する第２導電
型のＮ＋＋型アノアノードショー５部前記ＰＥ層と前記
Ｎ＋＋型アノアノードショー５部短絡するアノード電極
層と、ＮＣ層上に設けたカソード電極と、ＰＢ層上に設
けたゲート電極とをそれぞれ有する半導体装置の製造方
法において、基板の一方の主面に、不純物濃度Ｎｌ）で
前記Ｎ“バッファ層を拡散形成する第１の工程と、次い
で、前記基板の他方の主面に、前記不純物濃度Ｎｌ）よ
り小さく設定される不純物濃度ＮＡで前記Ｐ８層を形成
する第２の工程と、次いで、前記Ｎ＋バッファ層の表面
に、前記不純物濃度ＮＤより大きくした不純物濃度ＮＡ
、でＰＥ層を選択的に形成する第３の工程と、を含むこ
とを特徴とするものである。
［作用コ
第１の本発明の半導体装置の製造方法においては、２１
層とＰＢ層とを従来のように同一工程で同時に形成する
ことなく、別個の工程で形成するようにしたので、Ｐｌ
層を相対的に浅く形成することができる。このため、Ｐ
Ｅ層を貫通しなければならないアノードショート部とな
るＮ＋層の深さも浅く形成することができ、横方向に拡
りの少ない寸法精度の良いＮ＋＋型アノアノードショー
５部る。その結果ＰＥ層の有効面積を従来よりも大きく
とることができ、ＧＴＯのオン電圧（ＶＴＭ）等の重要
な電気的特性を向上させることができる。
層とＰＢ層とを従来のように同一工程で同時に形成する
ことなく、別個の工程で形成するようにしたので、Ｐｌ
層を相対的に浅く形成することができる。このため、Ｐ
Ｅ層を貫通しなければならないアノードショート部とな
るＮ＋層の深さも浅く形成することができ、横方向に拡
りの少ない寸法精度の良いＮ＋＋型アノアノードショー
５部る。その結果ＰＥ層の有効面積を従来よりも大きく
とることができ、ＧＴＯのオン電圧（ＶＴＭ）等の重要
な電気的特性を向上させることができる。
さらに、Ｎ＋バッファ層を形成した後に、エツチング、
ラッピング等により低濃度化のためにその表面を除去す
る工程を不要とするため、その表面の凹凸が発生せず、
後のアロイ工程等において発生する基板の歪を極力小さ
くすることができる。
ラッピング等により低濃度化のためにその表面を除去す
る工程を不要とするため、その表面の凹凸が発生せず、
後のアロイ工程等において発生する基板の歪を極力小さ
くすることができる。
その結果、耐圧等の諸特性を改善することができる。
第２の本発明の半導体装置の製造方法においては、Ｎ＋
バッファ層の表面に当該Ｎ１バッファ層の不純物濃度Ｎ
、より大きくした不純物濃度ＮＡｌでＰＥ層を選択的に
形成するようにしたので、Ｎ４アノードショート部を形
成するための別個の拡散工程を不要し、製造工程を簡略
化することができる。
バッファ層の表面に当該Ｎ１バッファ層の不純物濃度Ｎ
、より大きくした不純物濃度ＮＡｌでＰＥ層を選択的に
形成するようにしたので、Ｎ４アノードショート部を形
成するための別個の拡散工程を不要し、製造工程を簡略
化することができる。
［実施例］
以下に、本発明の実施例を第１図に基づいて説明する。
まず１本発明の第１の発明について説明する。
この第１の発明の特徴は、Ｐ５ＮとＰＢ層とを従来のよ
うに同一工程ではなく、別個の工程により形成すること
およびＮ＋バッファ層形成後に、その表面をエツチング
等によって除去する工程を不要とすることである。
うに同一工程ではなく、別個の工程により形成すること
およびＮ＋バッファ層形成後に、その表面をエツチング
等によって除去する工程を不要とすることである。
そこで、まず、第１−図（ａ）において、Ｎ型基板１１
の一方の主面にＮ＋バッファ層１２を約１５０μｍの深
さに拡散で形成する。そのときの表面の不純物濃度ＮＤ
は約Ｉ Ｘ １０ Ｉ８ａｔｏｍｓ／ｃｍ３と比較的高
濃度とする。次いで、同図（ｂ）に示すようにＮ型基板
１１の他方の主面にＧａをディポジット拡散し、深さ約
４５μｍ ０）Ｐ ６層１３を形成する。このときの表
面不純物濃度ＮＡは約１×１０１０１７ａｔｏ／ｃｍ３
とする。この場合、不純物濃度ＮＡがＮ＋Ｎ１２の表面
の不純物濃度ＮＤよりも小さいので、Ｎ＋Ｎ１２の表面
はＰ型に反転することなくブロックされる。すなわち、
ここでは、表面不純物濃度の関係をＮ ｏ ＞ Ｄ Ａ
とすることが重要である。
の一方の主面にＮ＋バッファ層１２を約１５０μｍの深
さに拡散で形成する。そのときの表面の不純物濃度ＮＤ
は約Ｉ Ｘ １０ Ｉ８ａｔｏｍｓ／ｃｍ３と比較的高
濃度とする。次いで、同図（ｂ）に示すようにＮ型基板
１１の他方の主面にＧａをディポジット拡散し、深さ約
４５μｍ ０）Ｐ ６層１３を形成する。このときの表
面不純物濃度ＮＡは約１×１０１０１７ａｔｏ／ｃｍ３
とする。この場合、不純物濃度ＮＡがＮ＋Ｎ１２の表面
の不純物濃度ＮＤよりも小さいので、Ｎ＋Ｎ１２の表面
はＰ型に反転することなくブロックされる。すなわち、
ここでは、表面不純物濃度の関係をＮ ｏ ＞ Ｄ Ａ
とすることが重要である。
次いで、同図（ｃｌ）に示すように、Ｎ＋バッファＮ１
２の表面に高濃度ボロン（Ｂ）をディポジット拡散によ
り深さ約５μｍのＰＩ：Ｎ１４を形成する。このときの
表面不純物濃度ＮＡ１は約３×１０２０ａＬＯＩＩＩＳ
／Ｃｍ３とする。このように高濃度ボロン拡散により、
Ｎ＋バッファ層１２の表面をエツチング、ラッピング等
で除去し、低濃度化させることなくＰＪ１１２の形成が
可能となる。次いで、＝ １０ 同図（ｄ）に示すように、Ｐｏ層１２の表面に選択的に
Ｎ ＋ ＋型アノードショート部を形成すべく、リン（
Ｐ）をディポジット拡散する。このときの表面不純物濃
度ＭＤＩは約Ｉ Ｘ １０２’ａｔｏｍｓ／ｃｍ３であ
る。その後、同図（ｅ）に示すように追い込み拡散を実
施し、ＰＢ層１３の深さ約７３μｍ、Ｐ＝層１４の深さ
約３３μｍ、Ｎ”＋型アノードショート部１５の深さ約
４４μｍに形成する。
２の表面に高濃度ボロン（Ｂ）をディポジット拡散によ
り深さ約５μｍのＰＩ：Ｎ１４を形成する。このときの
表面不純物濃度ＮＡ１は約３×１０２０ａＬＯＩＩＩＳ
／Ｃｍ３とする。このように高濃度ボロン拡散により、
Ｎ＋バッファ層１２の表面をエツチング、ラッピング等
で除去し、低濃度化させることなくＰＪ１１２の形成が
可能となる。次いで、＝ １０ 同図（ｄ）に示すように、Ｐｏ層１２の表面に選択的に
Ｎ ＋ ＋型アノードショート部を形成すべく、リン（
Ｐ）をディポジット拡散する。このときの表面不純物濃
度ＭＤＩは約Ｉ Ｘ １０２’ａｔｏｍｓ／ｃｍ３であ
る。その後、同図（ｅ）に示すように追い込み拡散を実
施し、ＰＢ層１３の深さ約７３μｍ、Ｐ＝層１４の深さ
約３３μｍ、Ｎ”＋型アノードショート部１５の深さ約
４４μｍに形成する。
次に、同図（ｆｌ）に示すように、ＰＢ層１３の表面に
ＮＥ層１６を形成し、図示のように島状に分離する。そ
の後、図示を省略したがアノード電極、カソード電極お
よびゲート電極をそれぞれ公知の方法で形成し、所定の
パッケージに納めてＧＴＯを完成する。
ＮＥ層１６を形成し、図示のように島状に分離する。そ
の後、図示を省略したがアノード電極、カソード電極お
よびゲート電極をそれぞれ公知の方法で形成し、所定の
パッケージに納めてＧＴＯを完成する。
第１の発明は上記のように構成したので、ＰＩ：層の深
さを任意の深さに形成することができる。
さを任意の深さに形成することができる。
すなわち、比較的浅く形成することができるため、横方
向への拡りの少ない寸法精度良いＮ＋＋型アノアノード
ショー５部成することが可能となり、ＰＥ層の有効面積
を設計値通りにすることができる。
向への拡りの少ない寸法精度良いＮ＋＋型アノアノード
ショー５部成することが可能となり、ＰＥ層の有効面積
を設計値通りにすることができる。
その結果、ＧＴＯのオン電圧特性（ＶＴＭ）−サージ耐
量等の電気的特性の優れたＧＴＯを提供することができ
る。また、ｐａＪｉｌはＰＥ層と別個の拡散工程により
形成することができ、このため、ＰＥ層に拡散速度の大
きなＧａおよびＡＱまたはこれら二者を混合したものを
拡散することができる結果、高耐圧用素子を得易いとい
う副次的効果もある。
量等の電気的特性の優れたＧＴＯを提供することができ
る。また、ｐａＪｉｌはＰＥ層と別個の拡散工程により
形成することができ、このため、ＰＥ層に拡散速度の大
きなＧａおよびＡＱまたはこれら二者を混合したものを
拡散することができる結果、高耐圧用素子を得易いとい
う副次的効果もある。
次に、本発明の第２の発明について説明する。
まず、第１図（ａ）および（ｂ）に示す工程は、第１の
発明と同様である。次いで、同図（Ｃ２）工程に移り、
Ｎ＋バッファＮ１２の表面に高濃度ボロン（Ｂ）を選択
的に拡散し、ＰＩ：層１４１を形成する。このときのＮ
＋バッファ層１２の表面不純物濃度ＮＤは約１×１ｏ２
０ａｔｏＩｌｌｓ／ｃＩｎ３であり、ＰＥ層１４１の表
面不純物濃度ＮＡＩは約３Ｘ１０１９ａｔｏｍｓ／ｃｍ
３である。したがって、ここでは表面不純物濃度の関係
をＮ Ａ ｌ ＞ Ｎ ｏとすることが重要である。次
いで、ＰＢ層１３およびＰＥ層１４１を同時に追い込み
拡散を行なう。
発明と同様である。次いで、同図（Ｃ２）工程に移り、
Ｎ＋バッファＮ１２の表面に高濃度ボロン（Ｂ）を選択
的に拡散し、ＰＩ：層１４１を形成する。このときのＮ
＋バッファ層１２の表面不純物濃度ＮＤは約１×１ｏ２
０ａｔｏＩｌｌｓ／ｃＩｎ３であり、ＰＥ層１４１の表
面不純物濃度ＮＡＩは約３Ｘ１０１９ａｔｏｍｓ／ｃｍ
３である。したがって、ここでは表面不純物濃度の関係
をＮ Ａ ｌ ＞ Ｎ ｏとすることが重要である。次
いで、ＰＢ層１３およびＰＥ層１４１を同時に追い込み
拡散を行なう。
次いで、同図（ｆ２）に示すように、ＰＢ層１３の表面
に、表面不純物濃度を約２ Ｘ １０ ”ａｔｏｍｓ／
ｃｎ３とするＮＦ：層１６を形成し、図示のように島状
に分離する。このようにして製作された各層の深さは次
のようになる。すなわち、Ｐ、層の深さ約３５μｍ、Ｐ
ｅ層の深さ約７０ μｍ、 ＮＥ層の深さ約ＰＥμｍと
なる。その後、第１の発明と同様に図示を省略したアノ
ード電極、カソード電極およびゲート電極をそれぞれ公
知の方法で形成し、所定のパッケージに納めてＧＴＯを
完成する。
に、表面不純物濃度を約２ Ｘ １０ ”ａｔｏｍｓ／
ｃｎ３とするＮＦ：層１６を形成し、図示のように島状
に分離する。このようにして製作された各層の深さは次
のようになる。すなわち、Ｐ、層の深さ約３５μｍ、Ｐ
ｅ層の深さ約７０ μｍ、 ＮＥ層の深さ約ＰＥμｍと
なる。その後、第１の発明と同様に図示を省略したアノ
ード電極、カソード電極およびゲート電極をそれぞれ公
知の方法で形成し、所定のパッケージに納めてＧＴＯを
完成する。
上記第２の発明によれば、ＰＩ：層１４１を高濃度ボロ
ンにより選択拡散により形成するので、Ｎ■型アノード
ショート部を形成するための別個の拡散工程を不要とし
、製造工程の簡略化を図ることができる。
ンにより選択拡散により形成するので、Ｎ■型アノード
ショート部を形成するための別個の拡散工程を不要とし
、製造工程の簡略化を図ることができる。
［発明の効果］
本発明は、第１の発明および第２の発明とも従来のよう
にＧａ拡散による同時形成と異なり、ＰＥＮとＰＢ層と
を別個の工程により形成するようにしたので、他方の条
件に拘束されることなくＰＥ層を浅く形成することがで
きる。その結果ＰＥ層を貫通しなければならないＮ型ア
ノードショート部の深さも浅く形成することができ、横
方向への拡りの少ない寸法精度の良いＮ＋＋型アノアノ
ードショー５部られる。したがってＰＥ層の有効面積が
従来よりも増加し、ＧＴＯのオン電圧特性等の電気的特
性を向上させることができる。また、第１の発明ではＮ
＋８２７７層の形成後に、その表面の低濃度化のために
、エツチング等による表面除去工程を不要とし、製造工
程の簡略化を図ることができる。さらに、第２の発明で
は２１層をボロンの選択拡散により形成するようにした
ので、別個のＮ＋＋型アノアノードショー５部成するた
めの別個の拡散工程を不要とし、同じく製造工程を簡略
化することができるなどの優れ効果がある。
にＧａ拡散による同時形成と異なり、ＰＥＮとＰＢ層と
を別個の工程により形成するようにしたので、他方の条
件に拘束されることなくＰＥ層を浅く形成することがで
きる。その結果ＰＥ層を貫通しなければならないＮ型ア
ノードショート部の深さも浅く形成することができ、横
方向への拡りの少ない寸法精度の良いＮ＋＋型アノアノ
ードショー５部られる。したがってＰＥ層の有効面積が
従来よりも増加し、ＧＴＯのオン電圧特性等の電気的特
性を向上させることができる。また、第１の発明ではＮ
＋８２７７層の形成後に、その表面の低濃度化のために
、エツチング等による表面除去工程を不要とし、製造工
程の簡略化を図ることができる。さらに、第２の発明で
は２１層をボロンの選択拡散により形成するようにした
ので、別個のＮ＋＋型アノアノードショー５部成するた
めの別個の拡散工程を不要とし、同じく製造工程を簡略
化することができるなどの優れ効果がある。
第１図（ａ）、（ｂ）、（ｃｌ）、（ｄ）。
（ｅ）、（ｆｌ）は、本発明の第１の発明である半導体
装置の製造方法を示す工程図、第１図（Ｃ２）、（ｆ２
）は、本発明の第２の発明である半導体装置の製造方法
を示す工程図、第２図（ａ）ないしくｄ）は、従来の半
導体装置の製造方法を示す工程図、第３図は、第２図に
おけるＡ部拡大図である。 １１・・・Ｎ型基板、１２・・・Ｎ＋バッファ層、１３
・・・ＰＢ層、 １４．１４１・・・ＰＥＮ、１５・・・Ｎ＋＋型アノア
ノードショート 部６・・・ＮＥ＃ 特許出願人 日本インター株式会社
装置の製造方法を示す工程図、第１図（Ｃ２）、（ｆ２
）は、本発明の第２の発明である半導体装置の製造方法
を示す工程図、第２図（ａ）ないしくｄ）は、従来の半
導体装置の製造方法を示す工程図、第３図は、第２図に
おけるＡ部拡大図である。 １１・・・Ｎ型基板、１２・・・Ｎ＋バッファ層、１３
・・・ＰＢ層、 １４．１４１・・・ＰＥＮ、１５・・・Ｎ＋＋型アノア
ノードショート 部６・・・ＮＥ＃ 特許出願人 日本インター株式会社
Claims (1)
- 【特許請求の範囲】 １、第１導電型のＰ＿Ｅ層と、第２導電型のＮ＾＋バッ
ファ層と、第２導電型のＮ＿Ｂ層と、第１導電型のＰ＿
Ｂ層と、第２導電型のＮ＿Ｅ層とが順次積層され、前記
Ｐ＿Ｅ層を貫通する第２導電型のＮ＾＋＾＋型アノード
ショート部と、前記Ｐ＿Ｅ層と前記Ｎ＾＋＾＋型アノー
ドショート部とを短絡するアノード電極層と、Ｎ＿Ｅ層
上に設けたカソード電極と、Ｐ＿Ｂ層上に設けたゲート
電極とをそれぞれ有する半導体装置の製造方法において
、 基板の一方の主面に、不純物濃度Ｎ＿Ｄで前記Ｎ＾＋バ
ッファ層を拡散形成する第１の工程と、 次いで、前記基板の他方の主面に、前記不純物濃度Ｎ＿
Ｄより小さく設定される不純物濃度Ｎ＿Ａで前記Ｐ＿Ｂ
層を形成する第２の工程と、 次いで、前記Ｎ＾＋バッファ層の表面に、前記不純物濃
度Ｎ＿Ｄより大きくした不純物濃度Ｎ＿Ａ＿１でＰ＿Ｅ
を形成する第３の工程と、 次いで、前記Ｐ＿Ｅ層の所定位置に、前記不純物濃度Ｎ
＿Ａ＿１より大きくした不純物濃度Ｎ＿Ｄ＿１でディポ
ジット拡散し、該Ｐ＿Ｅ層を貫通してＮ＾＋＾＋型アノ
ードショート部を形成する第４の工程と、 を含み、最終的に前記Ｐ＿Ｂ層の深さよりも前記Ｐ＿Ｅ
層の深さの方が浅く形成されることを特徴とする半導体
装置の製造方法。 ２、第１導電型のＰ＿Ｅ層と、第２導電型のＮ＾＋バッ
ファ層と、第２導電型のＮ＿Ｂ層と、第１導電型のＰ＿
Ｂ層と、第２導電型のＮ＿Ｅ層とが順次積層され、前記
Ｐ＿Ｅ層を貫通する第２導電型のＮ＾＋＾＋型アノード
ショート部と、前記Ｐ＿Ｅ層と前記Ｎ＾＋＾＋型アノー
ドショート部とを短絡するアノード電極層と、Ｎ＿Ｅ層
上に設けたカソード電極と、Ｐ＿Ｂ層上に設けたゲート
電極とをそれぞれ有する半導体装置の製造方法において
、 基板の一方の主面に、不純物濃度Ｎ＿Ｄで前記Ｎ＾＋バ
ッファ層を拡散形成する第１の工程と、 次いで、前記基板の他方の主面に、前記不純物濃度Ｎ＿
Ｄより小さく設定される不純物濃度Ｎ＿Ａで前記Ｐ＿Ｂ
層を形成する第２の工程と、 次いで、前記Ｎ＾＋バッファ層の表面に、前記不純物濃
度Ｎ＿Ｄより大きくした不純物濃度Ｎ＿Ａ＿１でＰ＿Ｅ
層を選択的に形成する第３の工程と、 を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12660690A JPH0423438A (ja) | 1990-05-18 | 1990-05-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12660690A JPH0423438A (ja) | 1990-05-18 | 1990-05-18 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0423438A true JPH0423438A (ja) | 1992-01-27 |
Family
ID=14939361
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12660690A Pending JPH0423438A (ja) | 1990-05-18 | 1990-05-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0423438A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0700095A2 (de) * | 1994-09-02 | 1996-03-06 | ABB Management AG | Abschaltbarer Thyristor für hohe Blockierspannungen und kleiner Bauelementdicke |
-
1990
- 1990-05-18 JP JP12660690A patent/JPH0423438A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0700095A2 (de) * | 1994-09-02 | 1996-03-06 | ABB Management AG | Abschaltbarer Thyristor für hohe Blockierspannungen und kleiner Bauelementdicke |
| EP0700095A3 (de) * | 1994-09-02 | 1999-06-30 | Asea Brown Boveri Ag | Abschaltbarer Thyristor für hohe Blockierspannungen und kleiner Bauelementdicke |
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