JPH0423438A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0423438A JPH0423438A JP12660690A JP12660690A JPH0423438A JP H0423438 A JPH0423438 A JP H0423438A JP 12660690 A JP12660690 A JP 12660690A JP 12660690 A JP12660690 A JP 12660690A JP H0423438 A JPH0423438 A JP H0423438A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明は、半導体装置の製造方法に関し、特に寸法精度
の良いN型アノードショート部を有するゲートターンオ
フサイリスタ(以下、GTOと略記する。)の製造方法
に関する。
の良いN型アノードショート部を有するゲートターンオ
フサイリスタ(以下、GTOと略記する。)の製造方法
に関する。
[従来の技術]
N型アノードショート部を有するGTOの従来の製造工
程の概略を第2図および第3図に示す。
程の概略を第2図および第3図に示す。
まず、第2図(、)において、第2導電型のN型基板1
の一方の主面に、不純物濃度的1×10” atoms
/cm3、拡散深さ約150μmのN1バッファ1舒2
を形成する。次いで、同図(b)に示すように、N4バ
ツフア層2内の所定部分のみに、アノ−ドショート部と
なるN”N3を、その深さが約70μmとなるようにデ
ィポジット拡散する。次に、同図(C)に示すように、
両生面にGa拡散を施し、PE層4およびP、J5を同
時に形成する。
の一方の主面に、不純物濃度的1×10” atoms
/cm3、拡散深さ約150μmのN1バッファ1舒2
を形成する。次いで、同図(b)に示すように、N4バ
ツフア層2内の所定部分のみに、アノ−ドショート部と
なるN”N3を、その深さが約70μmとなるようにデ
ィポジット拡散する。次に、同図(C)に示すように、
両生面にGa拡散を施し、PE層4およびP、J5を同
時に形成する。
このときPl5の拡散深さは、GTOとしての通常の電
気的特性を得るために、約70μmは必要となる。かか
る場合、P[:N4も同一条件で拡散されるので、その
深さは約70μmとなる。次いで、同図(d)に示すよ
うにPl15の表面に、リンをディポジットし、ドライ
ブインして約PEμmのN、、N6を形成した後、公知
の方法により島状に分離する。その後は、図示を省略し
たが公知の方法により、PCCd5アノードショート部
となるN1層3を短絡するアノード電極、NE層6上に
カソード電極および段差を有するPBN5Lにゲート電
極を形成し、パッケージに納めて所定のGTOを完成す
る。
気的特性を得るために、約70μmは必要となる。かか
る場合、P[:N4も同一条件で拡散されるので、その
深さは約70μmとなる。次いで、同図(d)に示すよ
うにPl15の表面に、リンをディポジットし、ドライ
ブインして約PEμmのN、、N6を形成した後、公知
の方法により島状に分離する。その後は、図示を省略し
たが公知の方法により、PCCd5アノードショート部
となるN1層3を短絡するアノード電極、NE層6上に
カソード電極および段差を有するPBN5Lにゲート電
極を形成し、パッケージに納めて所定のGTOを完成す
る。
[発明が解決しようとする課題]
上記のような従来のGTOを製造方法では、寸法精度の
良いアノードショート部となるN″1層3が形成しにく
い。すなわち、第2図のA部を拡大して示した第3図に
おいて、アノードショート部となるN44層3の幅を所
定の寸法に設計してもPEN4の表面上の幅W2とP、
N4を貫通したN+層層内内N44層3の底部の幅WI
とを比較した場合、WIO方が狭くなりw + <<
W 2となってしまう。例えば、アノードショート部と
なるN”N3の幅を60μmに設計しても、実際にはW
2=110μm、W1=45μmとなってしまう。この
ようにアノードショート部を形成するためのN”層3の
拡散は、横方向にも大きく拡ってしまい設計通りの寸法
に精度良くアノードショート部を形成することが不可能
である。その結果、PEN4の有効面積が減少し、GT
Oのオン電圧(V T M )等の重要な電気的特性に
悪影響を与えるという解決すべき課題があった。
良いアノードショート部となるN″1層3が形成しにく
い。すなわち、第2図のA部を拡大して示した第3図に
おいて、アノードショート部となるN44層3の幅を所
定の寸法に設計してもPEN4の表面上の幅W2とP、
N4を貫通したN+層層内内N44層3の底部の幅WI
とを比較した場合、WIO方が狭くなりw + <<
W 2となってしまう。例えば、アノードショート部と
なるN”N3の幅を60μmに設計しても、実際にはW
2=110μm、W1=45μmとなってしまう。この
ようにアノードショート部を形成するためのN”層3の
拡散は、横方向にも大きく拡ってしまい設計通りの寸法
に精度良くアノードショート部を形成することが不可能
である。その結果、PEN4の有効面積が減少し、GT
Oのオン電圧(V T M )等の重要な電気的特性に
悪影響を与えるという解決すべき課題があった。
[発明の目的コ
本発明は、上記のような課題を解決するためになされた
もので、横方向への拡りの少ない寸法精度の良いN++
型アノアノードショート部する半導体装置をより簡略化
された製造工程によって得られるようにした半導体装置
の製造方法を提供することを目的とする。
もので、横方向への拡りの少ない寸法精度の良いN++
型アノアノードショート部する半導体装置をより簡略化
された製造工程によって得られるようにした半導体装置
の製造方法を提供することを目的とする。
[課題を解決するための手段]
第1の本発明の半導体装置の製造方法は、第1導電型の
PE層と、第2導電型のN+バッファ層と、第2導電型
のNB層と、第1導電型のPEMと、第2導電型のNE
層とが順次積層され、前記PE層を貫通する第2導電型
のN++型アノアノードショート部前記PENと前記N
++型アノアノードショート部短絡するアノード電極層
と、NE階層上設けたカソード電極と、PBIiF上に
設けたゲート電極とをそれぞれ有する半導体装置の製造
方法において、基板の一方の主面に、不純物濃度NDで
前記N+バッファ層を拡散形成する第1の工程と、次い
で、前記基板の他方の主面に、前記不純物濃度NDより
小さく設定される不純物濃度NAで前記PB層を形成す
る第2の工程と、次いで、前記N+バッファ層の表面に
、前記不純物濃度NDより大きくした不純物濃度NA1
でPEを形成する第3の工程と、次いで、前記P+:#
の所定位置に、前記不純物濃度NAIより太き(した不
純物濃度NDlでディポジット拡散し、該p、:#を貫
通してN + +型アノードショート部を形成する第4
の工程と、を含み、最終的に前記PB層の深さよりも前
記PE層の深さの方が浅く形成されることを特徴とする
ものである。
PE層と、第2導電型のN+バッファ層と、第2導電型
のNB層と、第1導電型のPEMと、第2導電型のNE
層とが順次積層され、前記PE層を貫通する第2導電型
のN++型アノアノードショート部前記PENと前記N
++型アノアノードショート部短絡するアノード電極層
と、NE階層上設けたカソード電極と、PBIiF上に
設けたゲート電極とをそれぞれ有する半導体装置の製造
方法において、基板の一方の主面に、不純物濃度NDで
前記N+バッファ層を拡散形成する第1の工程と、次い
で、前記基板の他方の主面に、前記不純物濃度NDより
小さく設定される不純物濃度NAで前記PB層を形成す
る第2の工程と、次いで、前記N+バッファ層の表面に
、前記不純物濃度NDより大きくした不純物濃度NA1
でPEを形成する第3の工程と、次いで、前記P+:#
の所定位置に、前記不純物濃度NAIより太き(した不
純物濃度NDlでディポジット拡散し、該p、:#を貫
通してN + +型アノードショート部を形成する第4
の工程と、を含み、最終的に前記PB層の深さよりも前
記PE層の深さの方が浅く形成されることを特徴とする
ものである。
第2の本発明の半導体装置の製造方法は、第1導電型の
PENと、第2導電型のN+バッファ層と、第2導電型
のNB層と、第1導電型のPB層と、第2導電型のNE
FJとが順次積層され、前記21層を貫通する第2導電
型のN++型アノアノードショー5部前記PE層と前記
N++型アノアノードショー5部短絡するアノード電極
層と、NC層上に設けたカソード電極と、PB層上に設
けたゲート電極とをそれぞれ有する半導体装置の製造方
法において、基板の一方の主面に、不純物濃度Nl)で
前記N“バッファ層を拡散形成する第1の工程と、次い
で、前記基板の他方の主面に、前記不純物濃度Nl)よ
り小さく設定される不純物濃度NAで前記P8層を形成
する第2の工程と、次いで、前記N+バッファ層の表面
に、前記不純物濃度NDより大きくした不純物濃度NA
、でPE層を選択的に形成する第3の工程と、を含むこ
とを特徴とするものである。
PENと、第2導電型のN+バッファ層と、第2導電型
のNB層と、第1導電型のPB層と、第2導電型のNE
FJとが順次積層され、前記21層を貫通する第2導電
型のN++型アノアノードショー5部前記PE層と前記
N++型アノアノードショー5部短絡するアノード電極
層と、NC層上に設けたカソード電極と、PB層上に設
けたゲート電極とをそれぞれ有する半導体装置の製造方
法において、基板の一方の主面に、不純物濃度Nl)で
前記N“バッファ層を拡散形成する第1の工程と、次い
で、前記基板の他方の主面に、前記不純物濃度Nl)よ
り小さく設定される不純物濃度NAで前記P8層を形成
する第2の工程と、次いで、前記N+バッファ層の表面
に、前記不純物濃度NDより大きくした不純物濃度NA
、でPE層を選択的に形成する第3の工程と、を含むこ
とを特徴とするものである。
[作用コ
第1の本発明の半導体装置の製造方法においては、21
層とPB層とを従来のように同一工程で同時に形成する
ことなく、別個の工程で形成するようにしたので、Pl
層を相対的に浅く形成することができる。このため、P
E層を貫通しなければならないアノードショート部とな
るN+層の深さも浅く形成することができ、横方向に拡
りの少ない寸法精度の良いN++型アノアノードショー
5部る。その結果PE層の有効面積を従来よりも大きく
とることができ、GTOのオン電圧(VTM)等の重要
な電気的特性を向上させることができる。
層とPB層とを従来のように同一工程で同時に形成する
ことなく、別個の工程で形成するようにしたので、Pl
層を相対的に浅く形成することができる。このため、P
E層を貫通しなければならないアノードショート部とな
るN+層の深さも浅く形成することができ、横方向に拡
りの少ない寸法精度の良いN++型アノアノードショー
5部る。その結果PE層の有効面積を従来よりも大きく
とることができ、GTOのオン電圧(VTM)等の重要
な電気的特性を向上させることができる。
さらに、N+バッファ層を形成した後に、エツチング、
ラッピング等により低濃度化のためにその表面を除去す
る工程を不要とするため、その表面の凹凸が発生せず、
後のアロイ工程等において発生する基板の歪を極力小さ
くすることができる。
ラッピング等により低濃度化のためにその表面を除去す
る工程を不要とするため、その表面の凹凸が発生せず、
後のアロイ工程等において発生する基板の歪を極力小さ
くすることができる。
その結果、耐圧等の諸特性を改善することができる。
第2の本発明の半導体装置の製造方法においては、N+
バッファ層の表面に当該N1バッファ層の不純物濃度N
、より大きくした不純物濃度NAlでPE層を選択的に
形成するようにしたので、N4アノードショート部を形
成するための別個の拡散工程を不要し、製造工程を簡略
化することができる。
バッファ層の表面に当該N1バッファ層の不純物濃度N
、より大きくした不純物濃度NAlでPE層を選択的に
形成するようにしたので、N4アノードショート部を形
成するための別個の拡散工程を不要し、製造工程を簡略
化することができる。
[実施例]
以下に、本発明の実施例を第1図に基づいて説明する。
まず1本発明の第1の発明について説明する。
この第1の発明の特徴は、P5NとPB層とを従来のよ
うに同一工程ではなく、別個の工程により形成すること
およびN+バッファ層形成後に、その表面をエツチング
等によって除去する工程を不要とすることである。
うに同一工程ではなく、別個の工程により形成すること
およびN+バッファ層形成後に、その表面をエツチング
等によって除去する工程を不要とすることである。
そこで、まず、第1−図(a)において、N型基板11
の一方の主面にN+バッファ層12を約150μmの深
さに拡散で形成する。そのときの表面の不純物濃度ND
は約I X 10 I8atoms/cm3と比較的高
濃度とする。次いで、同図(b)に示すようにN型基板
11の他方の主面にGaをディポジット拡散し、深さ約
45μm 0)P 6層13を形成する。このときの表
面不純物濃度NAは約1×101017ato/cm3
とする。この場合、不純物濃度NAがN+N12の表面
の不純物濃度NDよりも小さいので、N+N12の表面
はP型に反転することなくブロックされる。すなわち、
ここでは、表面不純物濃度の関係をN o > D A
とすることが重要である。
の一方の主面にN+バッファ層12を約150μmの深
さに拡散で形成する。そのときの表面の不純物濃度ND
は約I X 10 I8atoms/cm3と比較的高
濃度とする。次いで、同図(b)に示すようにN型基板
11の他方の主面にGaをディポジット拡散し、深さ約
45μm 0)P 6層13を形成する。このときの表
面不純物濃度NAは約1×101017ato/cm3
とする。この場合、不純物濃度NAがN+N12の表面
の不純物濃度NDよりも小さいので、N+N12の表面
はP型に反転することなくブロックされる。すなわち、
ここでは、表面不純物濃度の関係をN o > D A
とすることが重要である。
次いで、同図(cl)に示すように、N+バッファN1
2の表面に高濃度ボロン(B)をディポジット拡散によ
り深さ約5μmのPI:N14を形成する。このときの
表面不純物濃度NA1は約3×1020aLOIIIS
/Cm3とする。このように高濃度ボロン拡散により、
N+バッファ層12の表面をエツチング、ラッピング等
で除去し、低濃度化させることなくPJ112の形成が
可能となる。次いで、= 10 同図(d)に示すように、Po層12の表面に選択的に
N + +型アノードショート部を形成すべく、リン(
P)をディポジット拡散する。このときの表面不純物濃
度MDIは約I X 102’atoms/cm3であ
る。その後、同図(e)に示すように追い込み拡散を実
施し、PB層13の深さ約73μm、P=層14の深さ
約33μm、N”+型アノードショート部15の深さ約
44μmに形成する。
2の表面に高濃度ボロン(B)をディポジット拡散によ
り深さ約5μmのPI:N14を形成する。このときの
表面不純物濃度NA1は約3×1020aLOIIIS
/Cm3とする。このように高濃度ボロン拡散により、
N+バッファ層12の表面をエツチング、ラッピング等
で除去し、低濃度化させることなくPJ112の形成が
可能となる。次いで、= 10 同図(d)に示すように、Po層12の表面に選択的に
N + +型アノードショート部を形成すべく、リン(
P)をディポジット拡散する。このときの表面不純物濃
度MDIは約I X 102’atoms/cm3であ
る。その後、同図(e)に示すように追い込み拡散を実
施し、PB層13の深さ約73μm、P=層14の深さ
約33μm、N”+型アノードショート部15の深さ約
44μmに形成する。
次に、同図(fl)に示すように、PB層13の表面に
NE層16を形成し、図示のように島状に分離する。そ
の後、図示を省略したがアノード電極、カソード電極お
よびゲート電極をそれぞれ公知の方法で形成し、所定の
パッケージに納めてGTOを完成する。
NE層16を形成し、図示のように島状に分離する。そ
の後、図示を省略したがアノード電極、カソード電極お
よびゲート電極をそれぞれ公知の方法で形成し、所定の
パッケージに納めてGTOを完成する。
第1の発明は上記のように構成したので、PI:層の深
さを任意の深さに形成することができる。
さを任意の深さに形成することができる。
すなわち、比較的浅く形成することができるため、横方
向への拡りの少ない寸法精度良いN++型アノアノード
ショー5部成することが可能となり、PE層の有効面積
を設計値通りにすることができる。
向への拡りの少ない寸法精度良いN++型アノアノード
ショー5部成することが可能となり、PE層の有効面積
を設計値通りにすることができる。
その結果、GTOのオン電圧特性(VTM)−サージ耐
量等の電気的特性の優れたGTOを提供することができ
る。また、paJilはPE層と別個の拡散工程により
形成することができ、このため、PE層に拡散速度の大
きなGaおよびAQまたはこれら二者を混合したものを
拡散することができる結果、高耐圧用素子を得易いとい
う副次的効果もある。
量等の電気的特性の優れたGTOを提供することができ
る。また、paJilはPE層と別個の拡散工程により
形成することができ、このため、PE層に拡散速度の大
きなGaおよびAQまたはこれら二者を混合したものを
拡散することができる結果、高耐圧用素子を得易いとい
う副次的効果もある。
次に、本発明の第2の発明について説明する。
まず、第1図(a)および(b)に示す工程は、第1の
発明と同様である。次いで、同図(C2)工程に移り、
N+バッファN12の表面に高濃度ボロン(B)を選択
的に拡散し、PI:層141を形成する。このときのN
+バッファ層12の表面不純物濃度NDは約1×1o2
0atoIlls/cIn3であり、PE層141の表
面不純物濃度NAIは約3X1019atoms/cm
3である。したがって、ここでは表面不純物濃度の関係
をN A l > N oとすることが重要である。次
いで、PB層13およびPE層141を同時に追い込み
拡散を行なう。
発明と同様である。次いで、同図(C2)工程に移り、
N+バッファN12の表面に高濃度ボロン(B)を選択
的に拡散し、PI:層141を形成する。このときのN
+バッファ層12の表面不純物濃度NDは約1×1o2
0atoIlls/cIn3であり、PE層141の表
面不純物濃度NAIは約3X1019atoms/cm
3である。したがって、ここでは表面不純物濃度の関係
をN A l > N oとすることが重要である。次
いで、PB層13およびPE層141を同時に追い込み
拡散を行なう。
次いで、同図(f2)に示すように、PB層13の表面
に、表面不純物濃度を約2 X 10 ”atoms/
cn3とするNF:層16を形成し、図示のように島状
に分離する。このようにして製作された各層の深さは次
のようになる。すなわち、P、層の深さ約35μm、P
e層の深さ約70 μm、 NE層の深さ約PEμmと
なる。その後、第1の発明と同様に図示を省略したアノ
ード電極、カソード電極およびゲート電極をそれぞれ公
知の方法で形成し、所定のパッケージに納めてGTOを
完成する。
に、表面不純物濃度を約2 X 10 ”atoms/
cn3とするNF:層16を形成し、図示のように島状
に分離する。このようにして製作された各層の深さは次
のようになる。すなわち、P、層の深さ約35μm、P
e層の深さ約70 μm、 NE層の深さ約PEμmと
なる。その後、第1の発明と同様に図示を省略したアノ
ード電極、カソード電極およびゲート電極をそれぞれ公
知の方法で形成し、所定のパッケージに納めてGTOを
完成する。
上記第2の発明によれば、PI:層141を高濃度ボロ
ンにより選択拡散により形成するので、N■型アノード
ショート部を形成するための別個の拡散工程を不要とし
、製造工程の簡略化を図ることができる。
ンにより選択拡散により形成するので、N■型アノード
ショート部を形成するための別個の拡散工程を不要とし
、製造工程の簡略化を図ることができる。
[発明の効果]
本発明は、第1の発明および第2の発明とも従来のよう
にGa拡散による同時形成と異なり、PENとPB層と
を別個の工程により形成するようにしたので、他方の条
件に拘束されることなくPE層を浅く形成することがで
きる。その結果PE層を貫通しなければならないN型ア
ノードショート部の深さも浅く形成することができ、横
方向への拡りの少ない寸法精度の良いN++型アノアノ
ードショー5部られる。したがってPE層の有効面積が
従来よりも増加し、GTOのオン電圧特性等の電気的特
性を向上させることができる。また、第1の発明ではN
+8277層の形成後に、その表面の低濃度化のために
、エツチング等による表面除去工程を不要とし、製造工
程の簡略化を図ることができる。さらに、第2の発明で
は21層をボロンの選択拡散により形成するようにした
ので、別個のN++型アノアノードショー5部成するた
めの別個の拡散工程を不要とし、同じく製造工程を簡略
化することができるなどの優れ効果がある。
にGa拡散による同時形成と異なり、PENとPB層と
を別個の工程により形成するようにしたので、他方の条
件に拘束されることなくPE層を浅く形成することがで
きる。その結果PE層を貫通しなければならないN型ア
ノードショート部の深さも浅く形成することができ、横
方向への拡りの少ない寸法精度の良いN++型アノアノ
ードショー5部られる。したがってPE層の有効面積が
従来よりも増加し、GTOのオン電圧特性等の電気的特
性を向上させることができる。また、第1の発明ではN
+8277層の形成後に、その表面の低濃度化のために
、エツチング等による表面除去工程を不要とし、製造工
程の簡略化を図ることができる。さらに、第2の発明で
は21層をボロンの選択拡散により形成するようにした
ので、別個のN++型アノアノードショー5部成するた
めの別個の拡散工程を不要とし、同じく製造工程を簡略
化することができるなどの優れ効果がある。
第1図(a)、(b)、(cl)、(d)。
(e)、(fl)は、本発明の第1の発明である半導体
装置の製造方法を示す工程図、第1図(C2)、(f2
)は、本発明の第2の発明である半導体装置の製造方法
を示す工程図、第2図(a)ないしくd)は、従来の半
導体装置の製造方法を示す工程図、第3図は、第2図に
おけるA部拡大図である。 11・・・N型基板、12・・・N+バッファ層、13
・・・PB層、 14.141・・・PEN、15・・・N++型アノア
ノードショート 部6・・・NE# 特許出願人 日本インター株式会社
装置の製造方法を示す工程図、第1図(C2)、(f2
)は、本発明の第2の発明である半導体装置の製造方法
を示す工程図、第2図(a)ないしくd)は、従来の半
導体装置の製造方法を示す工程図、第3図は、第2図に
おけるA部拡大図である。 11・・・N型基板、12・・・N+バッファ層、13
・・・PB層、 14.141・・・PEN、15・・・N++型アノア
ノードショート 部6・・・NE# 特許出願人 日本インター株式会社
Claims (1)
- 【特許請求の範囲】 1、第1導電型のP_E層と、第2導電型のN^+バッ
ファ層と、第2導電型のN_B層と、第1導電型のP_
B層と、第2導電型のN_E層とが順次積層され、前記
P_E層を貫通する第2導電型のN^+^+型アノード
ショート部と、前記P_E層と前記N^+^+型アノー
ドショート部とを短絡するアノード電極層と、N_E層
上に設けたカソード電極と、P_B層上に設けたゲート
電極とをそれぞれ有する半導体装置の製造方法において
、 基板の一方の主面に、不純物濃度N_Dで前記N^+バ
ッファ層を拡散形成する第1の工程と、 次いで、前記基板の他方の主面に、前記不純物濃度N_
Dより小さく設定される不純物濃度N_Aで前記P_B
層を形成する第2の工程と、 次いで、前記N^+バッファ層の表面に、前記不純物濃
度N_Dより大きくした不純物濃度N_A_1でP_E
を形成する第3の工程と、 次いで、前記P_E層の所定位置に、前記不純物濃度N
_A_1より大きくした不純物濃度N_D_1でディポ
ジット拡散し、該P_E層を貫通してN^+^+型アノ
ードショート部を形成する第4の工程と、 を含み、最終的に前記P_B層の深さよりも前記P_E
層の深さの方が浅く形成されることを特徴とする半導体
装置の製造方法。 2、第1導電型のP_E層と、第2導電型のN^+バッ
ファ層と、第2導電型のN_B層と、第1導電型のP_
B層と、第2導電型のN_E層とが順次積層され、前記
P_E層を貫通する第2導電型のN^+^+型アノード
ショート部と、前記P_E層と前記N^+^+型アノー
ドショート部とを短絡するアノード電極層と、N_E層
上に設けたカソード電極と、P_B層上に設けたゲート
電極とをそれぞれ有する半導体装置の製造方法において
、 基板の一方の主面に、不純物濃度N_Dで前記N^+バ
ッファ層を拡散形成する第1の工程と、 次いで、前記基板の他方の主面に、前記不純物濃度N_
Dより小さく設定される不純物濃度N_Aで前記P_B
層を形成する第2の工程と、 次いで、前記N^+バッファ層の表面に、前記不純物濃
度N_Dより大きくした不純物濃度N_A_1でP_E
層を選択的に形成する第3の工程と、 を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12660690A JPH0423438A (ja) | 1990-05-18 | 1990-05-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12660690A JPH0423438A (ja) | 1990-05-18 | 1990-05-18 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0423438A true JPH0423438A (ja) | 1992-01-27 |
Family
ID=14939361
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP12660690A Pending JPH0423438A (ja) | 1990-05-18 | 1990-05-18 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0423438A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0700095A2 (de) * | 1994-09-02 | 1996-03-06 | ABB Management AG | Abschaltbarer Thyristor für hohe Blockierspannungen und kleiner Bauelementdicke |
-
1990
- 1990-05-18 JP JP12660690A patent/JPH0423438A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0700095A2 (de) * | 1994-09-02 | 1996-03-06 | ABB Management AG | Abschaltbarer Thyristor für hohe Blockierspannungen und kleiner Bauelementdicke |
EP0700095A3 (de) * | 1994-09-02 | 1999-06-30 | Asea Brown Boveri Ag | Abschaltbarer Thyristor für hohe Blockierspannungen und kleiner Bauelementdicke |
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