JPH04233771A - 電界効果トランジスタ及びその製造方法 - Google Patents
電界効果トランジスタ及びその製造方法Info
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、電界効果トランジスタ
及びその製造方法に係り、特に多数の量子井戸を有する
ヘテロ接合電界効果トランジスタ及びその製造方法に関
する。 【０００２】 【従来の技術】一般に、電力増幅器のような大信号の増
幅器では、増幅される信号の高調波による歪、相互変調
による歪のような非線形歪を最小にする必要がある。電
力増幅器の出力信号に含まれる高調波が大きいほど、フ
ィルタの構成が複雑となり、電力増幅器の効率は低下す
る。このような増幅器における高調波歪及び相互変調歪
の主要な原因は、増幅器に使用される能動素子の伝達特
性の非線形性にある。 【０００３】また、特に受信機のプリアンプでも、増幅
歪が小さいことが要求される。入力信号が第一段の増幅
器により大きく歪むと、受信機の性能は非常に低下する
。この入力信号の歪は、入力信号が所望の信号周波数に
近い周波数の信号を含んでいる場合、及びこの信号の振
幅が大きい場合に生じ、所望の信号が非所望の信号によ
り相互変調または交差変調されることにより生じる。 この交差変調により、所望の信号が大きく歪み、使いも
のにならなくなる可能性がある。 【０００４】 【発明が解決しようとする課題】ところで、従来のバイ
ポーラトランジスタ、電界効果トランジスタのような能
動素子は、非線形特性を有し、入力信号の振幅が変化す
るとＡＣゲイン（伝達コンダクタンス）が変化するもの
である。従来の電界効果トランジスタ（ＦＥＴ）の伝達
特性は線形則ではなく二乗則（２乗または３／２乗）に
従う。伝達特性が線形則に従う場合、広範囲の振幅の入
力信号についての伝達コンダクタンスが一定になるが、
伝達特性が二乗則に従う場合は、入力信号が大きいと出
力信号に非線形歪が生じることになる。 【０００５】ほぼ一定の伝達コンダクタンスを有し線形
則に従う電界効果トランジスタには、二乗則に従う場合
に比べて、無線周波数において大きな直流電圧を得るこ
とができ、大電力においても高効率の電力増幅器を得る
ことができるという利点がある。 【０００６】本発明は、所望の入力電圧範囲において線
形の入力電圧ー出力電流特性を有する電界効果トランジ
スタ及びその製造方法を提供することを目的とする。 【０００７】 【課題を解決するための手段】本発明の電界効果トラン
ジスタは、基板の主表面上にソース接点及びドレイン接
点を形成し、この接点間にゲートを設け、電荷キャリア
を選択的に保持する複数の伝導チャネルを設け、この伝
導チャネルを接触貫通する伝導領域をソース接点、ドレ
イン接点にそれぞれ対応させかつ接触させて基板中に形
成し、ゲートに印可される所定の入力電圧範囲において
ゲート入力電圧ードレイン出力電流特性が実質的に線形
となるように、基板の主表面からの伝導チャネルの深さ
と伝導チャネルの厚さ及び電荷キャリア濃度とが設定さ
れた構造となっている。 【０００８】本発明の電界効果トランジスタの製造方法
は、複数のドナー層及びチャネル保持層を交互に基板上
の形成する工程と、ゲートを形成する工程と、自動的に
位置合わせされたソース領域及びドレイン領域を形成す
るために、ゲートでマスクされたドナー層及び伝導層に
注入する工程と、ソース領域及びドレイン領域に接点を
形成する工程とからなる。 【０００９】ここで、ドナー層の材料はチャネル保持層
の材料よりもバンドギャップの広い材料であり、ドナー
層はチャネル保持層に形成される伝導チャネルにキャリ
アを供給するためのドナー不純物を含んでいる。伝導チ
ャンネルは、ドナー層とチャネル保持層との間のヘテロ
接合により形成されている。 【００１０】また、基板の主表面からの伝導チャネルの
深さと伝導チャネルの厚さ及び電荷キャリア濃度とは、
ゲートに印可される所定の入力電圧範囲においてゲート
入力電圧ードレイン出力電流特性が実質的に線形となる
ように設定される。さらに、ゲートとドレイン拡散領域
またはソース拡散領域との間に比較的低濃度にドープさ
れた領域を設けることにより、この比較的低濃度にドー
プされた領域の幅に応じてスレッシホールド電圧を変化
させることができる。 【００１１】 【実施例】本発明による電界効果トランジスタ及びその
製造方法は、特開平２ー２０５３６２号公報（平成２年
８月１５日出願公開）に記載されたものと実質的に共通
する点がある。 ここで使用される化合物半導体材料
は、ガリウム砒素（ＧａＡｓ）とアルミニウムガリウム
砒素（ＡｌＧａＡｓ）に基づくものであるが、インジウ
ムアルミニウム砒素（ＩｎＡｌＡｓ）／インジウムガリ
ウム砒素（ＩｎＧａＡｓ）またはシリコン／ゲルマニウ
ムのような他の化合物半導体材料系も使用できる。 【００１２】ＡｌＧａＡｓのアルミニウム濃度（モル比
）は、通常、ＡｌＧａＡｓ中のガリウムを置換したアル
ミニウムの百分率として定義される。このモル比は０パ
ーセント（ＧａＡｓ）から１００パーセント（ＡｌＡｓ
）までの範囲をとり得る。一般に、アルミニウムが多く
なればなるほど、ＡｌＧａＡｓのバンドギャップエネル
ギーは大きく（広く）なる。従ってＡｌＧａＡｓ材料は
、ＧａＡｓ材料よりも広いバンドギャップを有する。 【００１３】以下、本発明の一実施例を図面を参照して
説明する。図１において、本実施例によるＦＥＴは、電
荷キャリアを保持する複数のチャネル（２−ＤＥＧ、す
なわち２次元電子ガス）をもつように形成される。この
チャネルは、ソース拡散領域１０、ドレイン拡散領域１
１に接触する活性領域である。チャネルは、広いバンド
ギャップの上側ドナー層１５、下側ドナー層１６及び狭
いバンドギャップの上側チャネル保持層１７、下側チャ
ネル保持層１８のヘテロ接合で形成される。各層１５乃
至１８の厚さ、またはドナー層１５、１６のドーピング
及びゲート２２、２３の下のチャネルの深さは、所望の
線形伝達特性を得るために後述するように調節される。 【００１４】ソース接点２０、ドレイン接点２１は、上
側チャネル保持層１７の上面すなわちＦＥＴの主面に取
り付けられる。このソース接点２０及びドレイン接点２
１は、金とゲルマニウム／ニッケル／金の合金等の金属
でできており、ソース拡散領域１０及びドレイン拡散領
域１１とオーム性接触している。同様に、珪素化合物ゲ
ート２２及び金属ゲート接点２３は、上側チャネル保持
層１７すなわちＦＥＴの主面に整流（ショットキー障壁
）接触により取り付けられる。 【００１５】絶縁領域２４は、ウエハ４０に形成された
隣接するＦＥＴまたは図示しない他の素子を電気的に絶
縁する。比較的低濃度にドープされた領域２５は、ドレ
イン拡散領域１１よりも大きな固有抵抗を有するもので
あり、ドレイン拡散領域１１に接触並置されて、ドレイ
ン拡散領域１１をソース拡散領域１０のようにゲート２
２、２３と一致させた場合に比べてドレイン・ソース間
の破壊電圧を高くする。この領域２５の幅すなわちゲー
ト２２、２３とドレイン拡散領域１１の端部間の距離は
、ＦＥＴの伝達コンダクタンス及びスレッショルド電圧
を調節するために変化させることができる。 【００１６】さらに破壊電圧、伝達コンダクタンス、ス
レッショルド電圧を変更するために、領域２５に対応す
る図示しない比較的低濃度にドープされた領域をゲート
２２、２３とソース拡散領域１０との間に設けても良い
。なお、論理回路のように低い動作電圧（ドレイン・ソ
ース間電圧）で使用する場合には、領域２５を省略して
も良い。 【００１７】チャネル保持層１７、１８は、その中に存
在する複数の量子井戸により複数のチャネルをそれぞれ
保持する。量子井戸は、チャネル保持層１７、１８とド
ナー層１５、１６との間のヘテロ接合及びチャネル保持
層１７、１８内のバンド屈曲の結果として形成される。 【００１８】図２において、電圧Ｖｇｓは、ゲート２２
、２３への印加電圧すなわちゲート・ソース間のバイア
ス電圧である。破線で示されたレベルＥｆは、フェルミ
・エネルギーレベルである。バイアス電圧ＶｇｓがＶ３
である場合、チャンネル保持層１７では、チャネル保持
層１７とドナー層１５とのヘテロ接合が量子井戸の一方
のエッジを形成し、バンド屈曲がその量子井戸の他方の
エッジを形成して、そこに第一のチャネル（２−ＤＥＧ
Ｎｏ．１）のための電荷を拘束する。同様に、チャ
ネル保持層１８でも、二つの量子井戸がチャネル保持層
１８とドナー層１５、１６とのヘテロ接合及びチャネル
保持層１８内のバンド屈曲により形成されて、二つのチ
ャネル（２−ＤＥＧ Ｎｏ．２及び２−ＤＥＧ Ｎ
ｏ．３）が形成される。 【００１９】チャネル保持層１７、１８の伝導バンドの
底端からフェルミエネルギーレベルＥｆまでの距離は、
チャネル（２−ＤＥＧ）内の電荷密度を表している。伝
導バンドの底がフェルミエネルギーレベルＥｆに近いほ
ど、チャネルを支持する量子井戸に存在する固有状態が
少ないので、チャネル内に存在する電荷は少なくなる。 伝導バンドがフェルミエネルギーレベルＥｆを超えると
、チャネルはピンチオフし、チャネル内を電流が実質上
流れなくなる。 【００２０】バイアス電圧ＶｇｓがＶ２まで減少すると
、チャネル保持層１７内のチャネルがフェルミエネルギ
ーレベルＥｆより上になり、電荷がチャネル内に支持さ
れなくなる。従って、チャネル内を電流が流れなくなり
、ピンチオフする。バイアス電圧Ｖｇｓの減少はチャネ
ル保持層１８内のチャネルにも影響を与え、チャネル保
持層１８内のドナー層１５に近いチャネル（２−ＤＥＧ
Ｎｏ．２）の電荷運搬能力を減少させる。チャネル
保持層１８内の電荷密度の減少の結果、ＦＥＴのソース
２０、ドレイン２１端子間の電流が減少する。 【００２１】バイアス電圧Ｖｇｓをさらに減少させてＶ
１とすると、チャネル（２−ＤＥＧＮｏ．２）もピンチ
オフし、電流を流すチャネルは２−ＤＥＧ Ｎｏ．３
だけになる。バイアス電圧ＶｇｓをＦＥＴのピンチオフ
電圧Ｖｐまで減少させると、電流を流すチャネルはなく
なり、ＦＥＴはオフ状態となる。バイアス電圧Ｖｇｓを
ピンチオフ電圧Ｖｐよりも小さくしても、もはや電流へ
の影響はない。 【００２２】図３のａ特性乃至ｃ特性において、バイア
ス電圧ＶｇｓをＶ３からＶｐまで減少させると、各チャ
ネル（２−ＤＥＧ Ｎｏ．１ー３）の電流も減少する
。 バイアス電圧ＶｇｓがＶｐであるとき、全てのチャネル
の電流は実質上零であり、全てのチャネルがピンチオフ
している。バイアス電圧Ｖｇｓが所定値以上では、各チ
ャネルの最大キャリア数はドナー層１５、１６のドーピ
ングレベルにより決まっているので、各チャネルの電流
は増加しない。例えば、チャネルＮｏ．３におけるチャ
ネル電流は、バイアス電圧ＶｇｓがＶ３以上になると実
質上の増加がなくなる。 【００２３】全チャネル電流の和をとりＦＥＴ１のドレ
イン電流を求めると、ｄ特性で示すように、所定のバイ
アス電圧範囲（ここでは、ＶｐからＶ３以上までの範囲
）におけるゲート・ソース間電圧ードレイン電流特性は
実質上線形となる。 【００２４】図３のｅ特性は、所定のドーピング濃度、
層厚さで製造されたＦＥＴの伝達特性すなわちゲート２
２、２３とソース２０の接点間印加電圧に対するドレイ
ン電流の測定結果を示しているが、実質的に線形特性と
なっていることがわかる。直線Ａは、各点の接線であり
、所定範囲の入力電圧における伝達特性が比較的線形で
あることを表している。特性Ｂは、高電子移動性トラン
ジスタまたはＨＥＭＴのような従来の単チャンネルＦＥ
Ｔの伝達特性を示している。この特性Ｂには、実質上直
線的な部分がなく、従来のＦＥＴの二乗則特性を示して
いる。 【００２５】上述したように、ゲート２２、２３とドレ
イン拡散領域１１との距離は、ＦＥＴの伝達特性に影響
を与える。図３中の特性Ｃは、例えば領域１１と区別で
きないように領域２５をドレイン拡散領域１１のドーパ
ントレベル（ｎ＋）にドーピングして、ドレイン拡散領
域１１を図１中の領域２５まで拡張することにより、図
１に示した構造から領域２５を省略した場合の伝達特性
を示すものである。これは、ゲート２２、２３とドレイ
ン拡散領域１１との距離をほぼ零にした結果を示してお
り、特性Ａとは異なる特性となっている。 【００２５】そのスレッショルド電圧は高くなり、特性
Ａを有するエンハンスメント形ＦＥＴが特性Ｃを有する
デプレッション形素子となることを示している。なお、
スレッショルド電圧は、ドレイン電流が所定の小さな電
流であるときのゲート・ソース間電圧であり、伝達特性
とドレイン電流零の軸との交点で示されている。さらに
、特性Ｃにおける伝達コンダクタンス（特性の勾配）は
、特性Ａの伝達コンダクタンスよりも大きくなっており
、ゲート・ドレイン間距離を変えることによりＦＥＴの
伝達コンダクタンスを調節できることがわかる。 【００２６】次に、図１に示したＦＥＴの製造方法を図
４乃至図１０を参照して説明する。特徴的な工程だけに
ついて説明するが、完全なＦＥＴの製造には、この他に
ホトレジストの回転付着、ウエハのクリーニング等の周
知の工程が必要となる。また、ここではＧａＡｓ／Ａｌ
ＧａＡｓ材料を使用する場合について説明するが、Ｉｎ
Ｐ／ＩｎＧａＡｓ、Ｓｉ／Ｇｅその他のＩＩーＶＩ属及
びＩＩＩーＶ属の組み合わせのようなバンドギャップが
狭い材料／バンドギャップが広い材料を使用することも
できる。 【００２７】図４において、４１はＧａＡｓ基板、４２
はＧａＡｓバッファ層、４３は一連の交互のＧａＡｓ／
ＡｌＧａＡｓ層で形成された超格子層である。この超格
子層４３上に、ＡｌＧａＡｓバッファ層４４を成長また
は堆積させる。このＡｌＧａＡｓバッファ層４４上に、
ＧａＡｓ障壁層４５を堆積する。このＧａＡｓ障壁層４
５は、以下の処理ステップにおいてＡｌＧａＡｓ下側ド
ナー層１６からのドーパントがバッファ層４４に拡散す
ることを防止するためのものである。 【００２８】下側ドナー層１６は、その上に堆積された
ＧａＡｓ下側チャネル保持層１８内のチャネル（２ーＤ
ＥＧ）に電荷を供給する。同様に、ＡｌＧａＡｓ上側ド
ナー層１５は、その下にある下側チャネル保持層１８に
電荷を供給する。また、ＧａＡｓ上側チャネル保持層１
７が、上側ドナー層１５の上に堆積される。最後に、以
後の処理ステップに先立つ取扱いにおける汚染及び損傷
から各層を保護するために、ＡｌＧａＡｓ保護層５０を
、上側チャネル保持層１７の上に堆積する。従って、保
護層５０は犠牲層とも呼ばれる。 【００２９】上述の各層は、カリフォルニア州サンタク
ララのバリアン・アソシエイツ社の「Ｖａｒｉａｎ
Ｇｅｎ ＩＩ」のような装置内で、分子ビーム法（Ｍ
ＢＥ）によりほぼ連続して形成することが望ましい。し
かし、金属有機物化学気相成長法（ＭＯＣＶＤ）、金属
有機物分子ビーム法、またはガス源分子ビーム法により
、層１５ー１７、層４２ー４５、層５０を形成するよう
にしても良い。 【００３０】ＦＥＴが所望の電気的特性を持つことを確
実にするためには、層１４ー１７の厚さが許容差に入る
ようにすることが重要である。また、ドナー層１５、１
６は珪素のようなＮ型ドーパントでドープされるが、ド
ナー層１５、１６の成長または堆積の工程中、このドー
パントを均一にすることが重要である。なおＮ型ドーパ
ントの代わりに、炭素またはベリリウムのようなＰ型ド
ーパントを使用しても良い。 【００３１】アニーリング工程の前におけるドナー層１
５、１６の珪素ドーピング濃度は、５×１０１７原子／
ｃｍ３乃至２×１０１８原子／ｃｍ３の範囲であり、特
に１．５×１０１８原子／ｃｍ３が望ましい。しかし、
ドナー層１５、１６のドーピングは、ＦＥＴの所望の伝
達特性に応じて変えても良い。 【００３２】バッファ層４４、ドナー層１５、１６にお
けるＡｌＧａＡｓ層のアルミニウム濃度は、１０％乃至
６０％の範囲であり、３２％の濃度が望ましい。保護層
５０におけるアルミニウム濃度は、保護層５０を取り除
くためのエッチングがＧａＡｓ上側チャンネル保持層１
７に優先して最も選択的に行われるような濃度とされる
。例えば、その濃度は５０％とすると良い。このとき、
ガリウムの濃度は５０％である。 【００３３】ＦＥＴが図３の特性をもつようにするには
、各層の厚さの概算値を、層１５は２２ｎｍ、層１６は
１０ｎｍ、層１７は７０ｎｍ、層１８は３５ｎｍ、層４
４は１２０ｎｍ、層４５は４ｎｍ、層５０は２０ｎｍと
すれば良い。ここで、層１５、１６の厚さには、図示し
ないＡｌＧａＡｓスペーサ層の４ｎｍの厚さが含まれて
おり、このスペーサ層は各層１５、１６の各側に設けら
れている。各スペーサ層は、ウエハのアニーリング工程
においてドーパントを吸収して、隣接する層へのドーパ
ントの拡散を防止する。 【００３４】超格子層４３は、例えば４ｎｍ以下の厚さ
すなわち電子またはホールの波動関数よりも小さい厚さ
のＧａＡｓ層及びＡｌＧａＡｓ層を交互に重ねて形成さ
れている。本実施例では、アルミニウム濃度が約３２％
の９個の層すなわち段階を用いることにより、上側の層
１５ー１７、４４、４５、５０内に形成される能動素子
を基板４１から絶縁し、基板４１からの不純物または欠
陥が上側の層に拡がらないようにしている。超格子層４
３を設ける場合は、ウエハ４０を製造するのに必要な時
間を短縮するために、バッファ層４２、４４を薄くして
も良い。 【００３５】次の処理の準備ができると、米国特許第４
，９４３，５４０号明細書に記載されているＨＦ／Ｈ２
Ｏ２エッチング材のような、ＧａＡｓ層の上にあるＡｌ
ＧａＡｓ層を選択的にエッチングできるエッチング材を
使用して保護層５０を除去する。これにより、図５に示
すように、上側チャネル保持層１７が露出する。 次
に、上側チャネル保持層１７の主面のうち絶縁領域が形
成されるべき部分を残すように、ホトレジスト５１をパ
ターン化して堆積する。ウエハ４０に、酸素イオン、ホ
ウ素イオン、アルゴンイオン、水素イオンのような絶縁
物５２を注入する。 【００３６】この工程は浅い注入と呼ばれ、エネルギー
が２０ＫｅＶ乃至１６０ＫｅＶの範囲で、かつ酸素イオ
ンの量が５×１０１２イオン／ｃｍ２ 乃至１．５×１
０１４イオン／ｃｍ２ の範囲で行われる。エネルギー
が高いほど、注入は深くなる。４０ＫｅＶのエネルギー
で１×１０１４イオン／ｃｍ２ の酸素イオンを注入し
、次に１２５ＫｅＶのエネルギーで１×１０１４イオン
／ｃｍ２ の酸素イオンを注入すると、ウエハ４０中の
最大酸素原子濃度は５×１０１８原子／ｃｍ３ 乃至１
×１０１９原子／ｃｍ３ となる。 【００３７】絶縁物注入の結果、図６に示すように、絶
縁領域２４が層４５乃至層１７を貫通して層４４内で止
まるように形成される。この絶縁領域２４は、ウエハ４
０に形成される隣接する素子を絶縁する。次に、ホトレ
ジスト５１を除去し、トランジスタのゲートを形成する
珪素化合物層２２及び金属層２３を堆積する。 【００３８】この珪素化合物層２２及び金属層２３は、
通常のスパッタ装置の共通の室内でスパッタリングする
ことにより堆積させることが望ましい。特に、珪素とと
もにタングステンをウエハ４０上に珪素化合物が所望の
厚さとなるまでスパッタすると良い。次に、珪素源を取
り除いて、所望の厚さの金属層となるまで金属を堆積さ
せる。珪素化合物層２２の材料としては、窒化タングス
テンまたは窒化珪素タングステンを使用すれば良い。 【００３９】次に、金属層２３及び珪素化合物層２２の
うちゲートとなる部分を残すようにホトレジスト層５７
を堆積させパターンニングする。層２２、２３の露光さ
れた部分を、三フッ化窒素、六フッ化硫黄、または四フ
ッ化炭素を使用して反応性イオンエッチング材中でエッ
チングする。エッチング材は、図７に示すように上側チ
ャネル保持層１７の主面を露出させる。層２２、２３の
うち残った部分は、ＦＥＴのゲートを形成する。層２２
、層２３は、それぞれ単独でゲートを形成するようにし
ても良いが、両方の層の組み合わせによりゲートを形成
した方が単独で形成する場合よりも優れた性能のＦＥＴ
が得られる。 【００４０】図中では層２２と層２３は実質的に同じ幅
のものとして示されているが、実際には２つの層ではエ
ッチング速度が異なり、層２３のエッチング速度は層２
２よりも遅い。そこで、エッチングの後における層２２
の幅は約０．４５ミクロン、金属層２３の幅は約０．６
ミクロンとなり、いわゆるＴゲート構造として形成され
る。ゲート金属の抵抗をさらに低減させるために、金属
層２３の上にさらに金などの高導電性金属を堆積させて
も良い。金属層２３を省略した場合は、層２２の上に堆
積させても良い。 【００４１】次に、絶縁領域２４及び上側チャネル保持
層１７の表面のうちドーパントが注入されない他の部分
を実質的に覆うように、ホトレジスト５８を堆積させパ
ターンニングする。このウエハ４０の露出している部分
にドーパントを注入する。これにより、図８に示すよう
にウエハ４０の表面近くにドープされた領域２５が形成
される。ここで、層２２、２３は、自動的に位置合わせ
された構造を提供するマスクとなる。この比較的低濃度
にドープされたドレイン構造を必要としない場合、ドー
パント５９の注入は任意の工程となる。 【００４２】注入されるドーパントは、珪素であり、ド
ープ層１５、１６に使用されるものと同じものが使用さ
れる。注入は、２０ＫｅＶ乃至１５０ＫｅＶのエネルギ
ー範囲において１×１０１２イオン／ｃｍ２ 乃至３×
１０１３イオン／ｃｍ２ の珪素イオン量の範囲で行わ
れる。３５ＫｅＶ及び９０ＫｅＶのエネルギーにおいて
２×１０１２イオン／ｃｍ２ の珪素イオン量で注入を
行ったところ、アニーリング工程前のウエハ４０の最大
珪素イオン濃度は１×１０１７原子／ｃｍ３ 乃至５×
１０１７原子／ｃｍ３ であった。 【００４３】図１に示すような実際のソース領域１０及
びドレイン領域１１を形成するために、ホトレジスト５
８を除去し、新たにホトレジスト層６２をウエハ上に堆
積させパターンニングする。ホトレジスト層６２は、ホ
トレジスト層５８の場合と同じ部分を覆い、かつ比較的
低濃度にドープされた領域が形成されるべき追加の領域
６２´を覆う。この比較的低濃度にドープされた領域を
形成しない場合には、この追加の領域６２´は使用され
ない。また、ドレイン領域と同様にソース領域の一部に
もこの比較的低濃度にドープされた領域を形成する場合
には、領域６２´はゲート層２２、２３の両側を覆うよ
うに拡張される。 【００４４】注入されるドーパント６１は、ドーパント
５９と同じものすなわち珪素イオンが使用され、図９に
示すようにｎ＋ソース領域１０及びｎ＋ドレイン領域１
１を形成する。なお、ソース領域１０では、先に注入に
より形成された領域２５と実質的に重複して注入が行わ
れる。結果として、ドーピング濃度が低い領域２５がド
レイン領域１１に隣接しかつ接触して形成される。 【００４５】ドーパント６１の注入は、２０ＫｅＶ乃至
１５０ＫｅＶのエネルギー範囲において３×１０１２イ
オン／ｃｍ２ 乃至３×１０１３イオン／ｃｍ２ の珪
素イオン量の範囲で行われる。この結果、アニーリング
工程前のウエハ４０の最大珪素イオン濃度は１×１０１
８原子／ｃｍ３ 乃至３×１０１８原子／ｃｍ３ であ
った。実際には、２×１０１８原子／ｃｍ３ の珪素イ
オン濃度が上限値である。 【００４６】 領域１０、１１、２５を設けることに
より、ｎ型領域に対する導電率を変化させることができ
る。この導電率によっては、ゲート層２２、２３の下に
あるチャネルを除くチャネル（２−ＤＥＧ）を破壊する
ことになる。また、領域１０、１１、２５は、全てのチ
ャネル（２−ＤＥＧ）と接触してチャネルからの電流を
導く。従って、領域１０、１１は、全てのチャネル（２
−ＤＥＧ）と接触するように形成される。しかし本実施
例では、領域２５は全てのチャネルとは接触しておらず
、層１８の底の部分にあるチャネルは領域１０、１１と
のみ接触している。 【００４７】 ｎ＋領域１０、１１の注入終了後、層
１５、１６及び領域１０、１１、２５中の珪素ドーパン
トを活性化するためにウエハ４０を高温でアニーリング
する。このアニーリング工程は、ウエハ４０を１００ミ
リトル以上の気圧の砒素を含む雰囲気中で１０分間約８
００゜Ｃの温度に加熱することにより行われる。なお、
アニーリングは、二酸化珪素、酸化窒素珪素、または窒
化珪素の図示しない保護層を設けて行うことが望ましい
。 急速アニーリングを行う場合は、８２５゜Ｃにおいて３
０秒間加熱する。ドナー層１５、１６中の珪素ドーパン
トが、層１５、１６の最初にドープされていなかった部
分に拡散し、この部分をドープする。 【００４８】 この高温アニーリングの後、図９に示
すように、さらに深い絶縁物の注入を行う。ここでは、
図５中の浅い注入においてホトレジスト層５１をパター
ンニングするのに使用したものと同じマスクをホトレジ
スト層６５をパターンニングするために使用する。絶縁
物５２が、ウエハ４０の露出部分すなわち絶縁領域２４
に注入される。 【００４９】 注入は１３０ＫｅＶのエネルギーにお
いて２×１０１３２価イオン／ｃｍ２ の酸素イオン量
により行われ、その結果、最大イオン濃度は５×１０１
７原子／ｃｍ３ 乃至５×１０１８原子／ｃｍ３ とな
った。上述したように注入される絶縁物として、ホウ素
、アルゴン、水素のような他の材料が使用できるが、浅
い注入と深い注入は同じ絶縁材料を使用して行うことが
望ましい。絶縁物の深い注入後、絶縁領域２４は、図１
０に示されるように超格子層４３を貫通して延びる。こ
の絶縁工程は、絶縁領域２４により分離された隣接する
素子間のチャネル（２ーＤＥＧ）を破壊して、素子間の
低導電率経路を取り除く。 【００５０】 ホトレジスト層６５を取り除いた後、
ウエハ４０をヘリウムまたは窒素の雰囲気中で５００゜
Ｃの温度において１０分間アニーリングするか、５５０
゜Ｃの温度において３０秒間急速アニーリングする。 【００５１】 次に、上側チャネル保持層１７の主表
面のうちオーム性接触を必要とするドレイン領域及びソ
ース領域部分に接点を形成する。まず、ホトレジスト６
７を層１７の主表面上に堆積し、接点が形成されるべき
部分を残すようにパターンニングしておく。金とゲルマ
ニウムの合金からなる第１の層を一つの層または薄い層
の交互層として堆積し、さらにニッケルの層及び金の層
を堆積することにより層６８を形成する。この金とゲル
マニウムの合金は、ドープされたＧａＡｓ層１７とのオ
ーム性接触を確実にする。また、金とゲルマニウム／銀
／金との合金またはニッケル／金とゲルマニウム／金と
の合金のような他の金属もこのオーム性接触のために使
用することができる。層６８のうち不要な部分は、ホト
レジスト６７の除去工程中にホトレジスト６７とともに
取り除かれて、図１に示すように接点２０、２１が形成
される。 【００５２】 アルミニウム導体を接点２０、２１に
電気的に接触させる場合には、オーム性接触の接点２０
、２１とアルミニウム導体との間に障壁を設けるように
しても良い。この障壁は、接点２０、２１の最上部に珪
酸タングステン、窒化タングステン、または窒化珪素タ
ングステンのような金属で形成される。 【００５３】 ホトレジスト６７及び層６８の不要な
部分を除去した後、再度ウエハ４０をアニーリングして
、残った金属部分を融合させ、ソース接点２０、ドレイ
ン接点２１をオーム性接触接点とする。このアニーリン
グは低温アニーリングであり、ヘリウムまたは窒素の雰
囲気中において３５０゜Ｃ乃至４５０゜Ｃの温度で１０
秒乃至６０秒間行われる。 【００５４】 前述した絶縁物の深い注入はオーム性
接触の層６８の堆積後に行っても良く、この場合、オー
ム性接触接点及び絶縁領域のアニーリングは一緒に行わ
れる。また、上述の工程に加えて、二酸化珪素誘電体及
びアルミニウムによる配線のような通常のＩＣ製造技術
を用いて、ソース、ドレイン、ゲート間の配線層を形成
しても良い。さらに、米国特許第４，９４３，５４０号
明細書に記載されているような他の技術も使用できる。 【００５５】 上述した層の厚さ、ドーピングレベル
、ゲートの大きさでＦＥＴを製造したところ、その伝達
コンダクタンスは１２０ｍＳ／ｍｍとなった。このＦＥ
Ｔを電源電圧１０ボルトにおいてＡクラスで動作させた
ところ、周波数１０ＧＨｚにおける電力増幅率は１６ｄ
Ｂであった。従って、周波数１０ＧＨｚ以上のマイクロ
波においても、大電力の増幅が可能であることがわかっ
た。 【００５６】 【発明の効果】本発明によれば、大きな入力電圧範囲に
おいても実質的に線形の入力電圧ー出力電流特性を有す
る電界効果トランジスタを得ることができる。
及びその製造方法に係り、特に多数の量子井戸を有する
ヘテロ接合電界効果トランジスタ及びその製造方法に関
する。 【０００２】 【従来の技術】一般に、電力増幅器のような大信号の増
幅器では、増幅される信号の高調波による歪、相互変調
による歪のような非線形歪を最小にする必要がある。電
力増幅器の出力信号に含まれる高調波が大きいほど、フ
ィルタの構成が複雑となり、電力増幅器の効率は低下す
る。このような増幅器における高調波歪及び相互変調歪
の主要な原因は、増幅器に使用される能動素子の伝達特
性の非線形性にある。 【０００３】また、特に受信機のプリアンプでも、増幅
歪が小さいことが要求される。入力信号が第一段の増幅
器により大きく歪むと、受信機の性能は非常に低下する
。この入力信号の歪は、入力信号が所望の信号周波数に
近い周波数の信号を含んでいる場合、及びこの信号の振
幅が大きい場合に生じ、所望の信号が非所望の信号によ
り相互変調または交差変調されることにより生じる。 この交差変調により、所望の信号が大きく歪み、使いも
のにならなくなる可能性がある。 【０００４】 【発明が解決しようとする課題】ところで、従来のバイ
ポーラトランジスタ、電界効果トランジスタのような能
動素子は、非線形特性を有し、入力信号の振幅が変化す
るとＡＣゲイン（伝達コンダクタンス）が変化するもの
である。従来の電界効果トランジスタ（ＦＥＴ）の伝達
特性は線形則ではなく二乗則（２乗または３／２乗）に
従う。伝達特性が線形則に従う場合、広範囲の振幅の入
力信号についての伝達コンダクタンスが一定になるが、
伝達特性が二乗則に従う場合は、入力信号が大きいと出
力信号に非線形歪が生じることになる。 【０００５】ほぼ一定の伝達コンダクタンスを有し線形
則に従う電界効果トランジスタには、二乗則に従う場合
に比べて、無線周波数において大きな直流電圧を得るこ
とができ、大電力においても高効率の電力増幅器を得る
ことができるという利点がある。 【０００６】本発明は、所望の入力電圧範囲において線
形の入力電圧ー出力電流特性を有する電界効果トランジ
スタ及びその製造方法を提供することを目的とする。 【０００７】 【課題を解決するための手段】本発明の電界効果トラン
ジスタは、基板の主表面上にソース接点及びドレイン接
点を形成し、この接点間にゲートを設け、電荷キャリア
を選択的に保持する複数の伝導チャネルを設け、この伝
導チャネルを接触貫通する伝導領域をソース接点、ドレ
イン接点にそれぞれ対応させかつ接触させて基板中に形
成し、ゲートに印可される所定の入力電圧範囲において
ゲート入力電圧ードレイン出力電流特性が実質的に線形
となるように、基板の主表面からの伝導チャネルの深さ
と伝導チャネルの厚さ及び電荷キャリア濃度とが設定さ
れた構造となっている。 【０００８】本発明の電界効果トランジスタの製造方法
は、複数のドナー層及びチャネル保持層を交互に基板上
の形成する工程と、ゲートを形成する工程と、自動的に
位置合わせされたソース領域及びドレイン領域を形成す
るために、ゲートでマスクされたドナー層及び伝導層に
注入する工程と、ソース領域及びドレイン領域に接点を
形成する工程とからなる。 【０００９】ここで、ドナー層の材料はチャネル保持層
の材料よりもバンドギャップの広い材料であり、ドナー
層はチャネル保持層に形成される伝導チャネルにキャリ
アを供給するためのドナー不純物を含んでいる。伝導チ
ャンネルは、ドナー層とチャネル保持層との間のヘテロ
接合により形成されている。 【００１０】また、基板の主表面からの伝導チャネルの
深さと伝導チャネルの厚さ及び電荷キャリア濃度とは、
ゲートに印可される所定の入力電圧範囲においてゲート
入力電圧ードレイン出力電流特性が実質的に線形となる
ように設定される。さらに、ゲートとドレイン拡散領域
またはソース拡散領域との間に比較的低濃度にドープさ
れた領域を設けることにより、この比較的低濃度にドー
プされた領域の幅に応じてスレッシホールド電圧を変化
させることができる。 【００１１】 【実施例】本発明による電界効果トランジスタ及びその
製造方法は、特開平２ー２０５３６２号公報（平成２年
８月１５日出願公開）に記載されたものと実質的に共通
する点がある。 ここで使用される化合物半導体材料
は、ガリウム砒素（ＧａＡｓ）とアルミニウムガリウム
砒素（ＡｌＧａＡｓ）に基づくものであるが、インジウ
ムアルミニウム砒素（ＩｎＡｌＡｓ）／インジウムガリ
ウム砒素（ＩｎＧａＡｓ）またはシリコン／ゲルマニウ
ムのような他の化合物半導体材料系も使用できる。 【００１２】ＡｌＧａＡｓのアルミニウム濃度（モル比
）は、通常、ＡｌＧａＡｓ中のガリウムを置換したアル
ミニウムの百分率として定義される。このモル比は０パ
ーセント（ＧａＡｓ）から１００パーセント（ＡｌＡｓ
）までの範囲をとり得る。一般に、アルミニウムが多く
なればなるほど、ＡｌＧａＡｓのバンドギャップエネル
ギーは大きく（広く）なる。従ってＡｌＧａＡｓ材料は
、ＧａＡｓ材料よりも広いバンドギャップを有する。 【００１３】以下、本発明の一実施例を図面を参照して
説明する。図１において、本実施例によるＦＥＴは、電
荷キャリアを保持する複数のチャネル（２−ＤＥＧ、す
なわち２次元電子ガス）をもつように形成される。この
チャネルは、ソース拡散領域１０、ドレイン拡散領域１
１に接触する活性領域である。チャネルは、広いバンド
ギャップの上側ドナー層１５、下側ドナー層１６及び狭
いバンドギャップの上側チャネル保持層１７、下側チャ
ネル保持層１８のヘテロ接合で形成される。各層１５乃
至１８の厚さ、またはドナー層１５、１６のドーピング
及びゲート２２、２３の下のチャネルの深さは、所望の
線形伝達特性を得るために後述するように調節される。 【００１４】ソース接点２０、ドレイン接点２１は、上
側チャネル保持層１７の上面すなわちＦＥＴの主面に取
り付けられる。このソース接点２０及びドレイン接点２
１は、金とゲルマニウム／ニッケル／金の合金等の金属
でできており、ソース拡散領域１０及びドレイン拡散領
域１１とオーム性接触している。同様に、珪素化合物ゲ
ート２２及び金属ゲート接点２３は、上側チャネル保持
層１７すなわちＦＥＴの主面に整流（ショットキー障壁
）接触により取り付けられる。 【００１５】絶縁領域２４は、ウエハ４０に形成された
隣接するＦＥＴまたは図示しない他の素子を電気的に絶
縁する。比較的低濃度にドープされた領域２５は、ドレ
イン拡散領域１１よりも大きな固有抵抗を有するもので
あり、ドレイン拡散領域１１に接触並置されて、ドレイ
ン拡散領域１１をソース拡散領域１０のようにゲート２
２、２３と一致させた場合に比べてドレイン・ソース間
の破壊電圧を高くする。この領域２５の幅すなわちゲー
ト２２、２３とドレイン拡散領域１１の端部間の距離は
、ＦＥＴの伝達コンダクタンス及びスレッショルド電圧
を調節するために変化させることができる。 【００１６】さらに破壊電圧、伝達コンダクタンス、ス
レッショルド電圧を変更するために、領域２５に対応す
る図示しない比較的低濃度にドープされた領域をゲート
２２、２３とソース拡散領域１０との間に設けても良い
。なお、論理回路のように低い動作電圧（ドレイン・ソ
ース間電圧）で使用する場合には、領域２５を省略して
も良い。 【００１７】チャネル保持層１７、１８は、その中に存
在する複数の量子井戸により複数のチャネルをそれぞれ
保持する。量子井戸は、チャネル保持層１７、１８とド
ナー層１５、１６との間のヘテロ接合及びチャネル保持
層１７、１８内のバンド屈曲の結果として形成される。 【００１８】図２において、電圧Ｖｇｓは、ゲート２２
、２３への印加電圧すなわちゲート・ソース間のバイア
ス電圧である。破線で示されたレベルＥｆは、フェルミ
・エネルギーレベルである。バイアス電圧ＶｇｓがＶ３
である場合、チャンネル保持層１７では、チャネル保持
層１７とドナー層１５とのヘテロ接合が量子井戸の一方
のエッジを形成し、バンド屈曲がその量子井戸の他方の
エッジを形成して、そこに第一のチャネル（２−ＤＥＧ
Ｎｏ．１）のための電荷を拘束する。同様に、チャ
ネル保持層１８でも、二つの量子井戸がチャネル保持層
１８とドナー層１５、１６とのヘテロ接合及びチャネル
保持層１８内のバンド屈曲により形成されて、二つのチ
ャネル（２−ＤＥＧ Ｎｏ．２及び２−ＤＥＧ Ｎ
ｏ．３）が形成される。 【００１９】チャネル保持層１７、１８の伝導バンドの
底端からフェルミエネルギーレベルＥｆまでの距離は、
チャネル（２−ＤＥＧ）内の電荷密度を表している。伝
導バンドの底がフェルミエネルギーレベルＥｆに近いほ
ど、チャネルを支持する量子井戸に存在する固有状態が
少ないので、チャネル内に存在する電荷は少なくなる。 伝導バンドがフェルミエネルギーレベルＥｆを超えると
、チャネルはピンチオフし、チャネル内を電流が実質上
流れなくなる。 【００２０】バイアス電圧ＶｇｓがＶ２まで減少すると
、チャネル保持層１７内のチャネルがフェルミエネルギ
ーレベルＥｆより上になり、電荷がチャネル内に支持さ
れなくなる。従って、チャネル内を電流が流れなくなり
、ピンチオフする。バイアス電圧Ｖｇｓの減少はチャネ
ル保持層１８内のチャネルにも影響を与え、チャネル保
持層１８内のドナー層１５に近いチャネル（２−ＤＥＧ
Ｎｏ．２）の電荷運搬能力を減少させる。チャネル
保持層１８内の電荷密度の減少の結果、ＦＥＴのソース
２０、ドレイン２１端子間の電流が減少する。 【００２１】バイアス電圧Ｖｇｓをさらに減少させてＶ
１とすると、チャネル（２−ＤＥＧＮｏ．２）もピンチ
オフし、電流を流すチャネルは２−ＤＥＧ Ｎｏ．３
だけになる。バイアス電圧ＶｇｓをＦＥＴのピンチオフ
電圧Ｖｐまで減少させると、電流を流すチャネルはなく
なり、ＦＥＴはオフ状態となる。バイアス電圧Ｖｇｓを
ピンチオフ電圧Ｖｐよりも小さくしても、もはや電流へ
の影響はない。 【００２２】図３のａ特性乃至ｃ特性において、バイア
ス電圧ＶｇｓをＶ３からＶｐまで減少させると、各チャ
ネル（２−ＤＥＧ Ｎｏ．１ー３）の電流も減少する
。 バイアス電圧ＶｇｓがＶｐであるとき、全てのチャネル
の電流は実質上零であり、全てのチャネルがピンチオフ
している。バイアス電圧Ｖｇｓが所定値以上では、各チ
ャネルの最大キャリア数はドナー層１５、１６のドーピ
ングレベルにより決まっているので、各チャネルの電流
は増加しない。例えば、チャネルＮｏ．３におけるチャ
ネル電流は、バイアス電圧ＶｇｓがＶ３以上になると実
質上の増加がなくなる。 【００２３】全チャネル電流の和をとりＦＥＴ１のドレ
イン電流を求めると、ｄ特性で示すように、所定のバイ
アス電圧範囲（ここでは、ＶｐからＶ３以上までの範囲
）におけるゲート・ソース間電圧ードレイン電流特性は
実質上線形となる。 【００２４】図３のｅ特性は、所定のドーピング濃度、
層厚さで製造されたＦＥＴの伝達特性すなわちゲート２
２、２３とソース２０の接点間印加電圧に対するドレイ
ン電流の測定結果を示しているが、実質的に線形特性と
なっていることがわかる。直線Ａは、各点の接線であり
、所定範囲の入力電圧における伝達特性が比較的線形で
あることを表している。特性Ｂは、高電子移動性トラン
ジスタまたはＨＥＭＴのような従来の単チャンネルＦＥ
Ｔの伝達特性を示している。この特性Ｂには、実質上直
線的な部分がなく、従来のＦＥＴの二乗則特性を示して
いる。 【００２５】上述したように、ゲート２２、２３とドレ
イン拡散領域１１との距離は、ＦＥＴの伝達特性に影響
を与える。図３中の特性Ｃは、例えば領域１１と区別で
きないように領域２５をドレイン拡散領域１１のドーパ
ントレベル（ｎ＋）にドーピングして、ドレイン拡散領
域１１を図１中の領域２５まで拡張することにより、図
１に示した構造から領域２５を省略した場合の伝達特性
を示すものである。これは、ゲート２２、２３とドレイ
ン拡散領域１１との距離をほぼ零にした結果を示してお
り、特性Ａとは異なる特性となっている。 【００２５】そのスレッショルド電圧は高くなり、特性
Ａを有するエンハンスメント形ＦＥＴが特性Ｃを有する
デプレッション形素子となることを示している。なお、
スレッショルド電圧は、ドレイン電流が所定の小さな電
流であるときのゲート・ソース間電圧であり、伝達特性
とドレイン電流零の軸との交点で示されている。さらに
、特性Ｃにおける伝達コンダクタンス（特性の勾配）は
、特性Ａの伝達コンダクタンスよりも大きくなっており
、ゲート・ドレイン間距離を変えることによりＦＥＴの
伝達コンダクタンスを調節できることがわかる。 【００２６】次に、図１に示したＦＥＴの製造方法を図
４乃至図１０を参照して説明する。特徴的な工程だけに
ついて説明するが、完全なＦＥＴの製造には、この他に
ホトレジストの回転付着、ウエハのクリーニング等の周
知の工程が必要となる。また、ここではＧａＡｓ／Ａｌ
ＧａＡｓ材料を使用する場合について説明するが、Ｉｎ
Ｐ／ＩｎＧａＡｓ、Ｓｉ／Ｇｅその他のＩＩーＶＩ属及
びＩＩＩーＶ属の組み合わせのようなバンドギャップが
狭い材料／バンドギャップが広い材料を使用することも
できる。 【００２７】図４において、４１はＧａＡｓ基板、４２
はＧａＡｓバッファ層、４３は一連の交互のＧａＡｓ／
ＡｌＧａＡｓ層で形成された超格子層である。この超格
子層４３上に、ＡｌＧａＡｓバッファ層４４を成長また
は堆積させる。このＡｌＧａＡｓバッファ層４４上に、
ＧａＡｓ障壁層４５を堆積する。このＧａＡｓ障壁層４
５は、以下の処理ステップにおいてＡｌＧａＡｓ下側ド
ナー層１６からのドーパントがバッファ層４４に拡散す
ることを防止するためのものである。 【００２８】下側ドナー層１６は、その上に堆積された
ＧａＡｓ下側チャネル保持層１８内のチャネル（２ーＤ
ＥＧ）に電荷を供給する。同様に、ＡｌＧａＡｓ上側ド
ナー層１５は、その下にある下側チャネル保持層１８に
電荷を供給する。また、ＧａＡｓ上側チャネル保持層１
７が、上側ドナー層１５の上に堆積される。最後に、以
後の処理ステップに先立つ取扱いにおける汚染及び損傷
から各層を保護するために、ＡｌＧａＡｓ保護層５０を
、上側チャネル保持層１７の上に堆積する。従って、保
護層５０は犠牲層とも呼ばれる。 【００２９】上述の各層は、カリフォルニア州サンタク
ララのバリアン・アソシエイツ社の「Ｖａｒｉａｎ
Ｇｅｎ ＩＩ」のような装置内で、分子ビーム法（Ｍ
ＢＥ）によりほぼ連続して形成することが望ましい。し
かし、金属有機物化学気相成長法（ＭＯＣＶＤ）、金属
有機物分子ビーム法、またはガス源分子ビーム法により
、層１５ー１７、層４２ー４５、層５０を形成するよう
にしても良い。 【００３０】ＦＥＴが所望の電気的特性を持つことを確
実にするためには、層１４ー１７の厚さが許容差に入る
ようにすることが重要である。また、ドナー層１５、１
６は珪素のようなＮ型ドーパントでドープされるが、ド
ナー層１５、１６の成長または堆積の工程中、このドー
パントを均一にすることが重要である。なおＮ型ドーパ
ントの代わりに、炭素またはベリリウムのようなＰ型ド
ーパントを使用しても良い。 【００３１】アニーリング工程の前におけるドナー層１
５、１６の珪素ドーピング濃度は、５×１０１７原子／
ｃｍ３乃至２×１０１８原子／ｃｍ３の範囲であり、特
に１．５×１０１８原子／ｃｍ３が望ましい。しかし、
ドナー層１５、１６のドーピングは、ＦＥＴの所望の伝
達特性に応じて変えても良い。 【００３２】バッファ層４４、ドナー層１５、１６にお
けるＡｌＧａＡｓ層のアルミニウム濃度は、１０％乃至
６０％の範囲であり、３２％の濃度が望ましい。保護層
５０におけるアルミニウム濃度は、保護層５０を取り除
くためのエッチングがＧａＡｓ上側チャンネル保持層１
７に優先して最も選択的に行われるような濃度とされる
。例えば、その濃度は５０％とすると良い。このとき、
ガリウムの濃度は５０％である。 【００３３】ＦＥＴが図３の特性をもつようにするには
、各層の厚さの概算値を、層１５は２２ｎｍ、層１６は
１０ｎｍ、層１７は７０ｎｍ、層１８は３５ｎｍ、層４
４は１２０ｎｍ、層４５は４ｎｍ、層５０は２０ｎｍと
すれば良い。ここで、層１５、１６の厚さには、図示し
ないＡｌＧａＡｓスペーサ層の４ｎｍの厚さが含まれて
おり、このスペーサ層は各層１５、１６の各側に設けら
れている。各スペーサ層は、ウエハのアニーリング工程
においてドーパントを吸収して、隣接する層へのドーパ
ントの拡散を防止する。 【００３４】超格子層４３は、例えば４ｎｍ以下の厚さ
すなわち電子またはホールの波動関数よりも小さい厚さ
のＧａＡｓ層及びＡｌＧａＡｓ層を交互に重ねて形成さ
れている。本実施例では、アルミニウム濃度が約３２％
の９個の層すなわち段階を用いることにより、上側の層
１５ー１７、４４、４５、５０内に形成される能動素子
を基板４１から絶縁し、基板４１からの不純物または欠
陥が上側の層に拡がらないようにしている。超格子層４
３を設ける場合は、ウエハ４０を製造するのに必要な時
間を短縮するために、バッファ層４２、４４を薄くして
も良い。 【００３５】次の処理の準備ができると、米国特許第４
，９４３，５４０号明細書に記載されているＨＦ／Ｈ２
Ｏ２エッチング材のような、ＧａＡｓ層の上にあるＡｌ
ＧａＡｓ層を選択的にエッチングできるエッチング材を
使用して保護層５０を除去する。これにより、図５に示
すように、上側チャネル保持層１７が露出する。 次
に、上側チャネル保持層１７の主面のうち絶縁領域が形
成されるべき部分を残すように、ホトレジスト５１をパ
ターン化して堆積する。ウエハ４０に、酸素イオン、ホ
ウ素イオン、アルゴンイオン、水素イオンのような絶縁
物５２を注入する。 【００３６】この工程は浅い注入と呼ばれ、エネルギー
が２０ＫｅＶ乃至１６０ＫｅＶの範囲で、かつ酸素イオ
ンの量が５×１０１２イオン／ｃｍ２ 乃至１．５×１
０１４イオン／ｃｍ２ の範囲で行われる。エネルギー
が高いほど、注入は深くなる。４０ＫｅＶのエネルギー
で１×１０１４イオン／ｃｍ２ の酸素イオンを注入し
、次に１２５ＫｅＶのエネルギーで１×１０１４イオン
／ｃｍ２ の酸素イオンを注入すると、ウエハ４０中の
最大酸素原子濃度は５×１０１８原子／ｃｍ３ 乃至１
×１０１９原子／ｃｍ３ となる。 【００３７】絶縁物注入の結果、図６に示すように、絶
縁領域２４が層４５乃至層１７を貫通して層４４内で止
まるように形成される。この絶縁領域２４は、ウエハ４
０に形成される隣接する素子を絶縁する。次に、ホトレ
ジスト５１を除去し、トランジスタのゲートを形成する
珪素化合物層２２及び金属層２３を堆積する。 【００３８】この珪素化合物層２２及び金属層２３は、
通常のスパッタ装置の共通の室内でスパッタリングする
ことにより堆積させることが望ましい。特に、珪素とと
もにタングステンをウエハ４０上に珪素化合物が所望の
厚さとなるまでスパッタすると良い。次に、珪素源を取
り除いて、所望の厚さの金属層となるまで金属を堆積さ
せる。珪素化合物層２２の材料としては、窒化タングス
テンまたは窒化珪素タングステンを使用すれば良い。 【００３９】次に、金属層２３及び珪素化合物層２２の
うちゲートとなる部分を残すようにホトレジスト層５７
を堆積させパターンニングする。層２２、２３の露光さ
れた部分を、三フッ化窒素、六フッ化硫黄、または四フ
ッ化炭素を使用して反応性イオンエッチング材中でエッ
チングする。エッチング材は、図７に示すように上側チ
ャネル保持層１７の主面を露出させる。層２２、２３の
うち残った部分は、ＦＥＴのゲートを形成する。層２２
、層２３は、それぞれ単独でゲートを形成するようにし
ても良いが、両方の層の組み合わせによりゲートを形成
した方が単独で形成する場合よりも優れた性能のＦＥＴ
が得られる。 【００４０】図中では層２２と層２３は実質的に同じ幅
のものとして示されているが、実際には２つの層ではエ
ッチング速度が異なり、層２３のエッチング速度は層２
２よりも遅い。そこで、エッチングの後における層２２
の幅は約０．４５ミクロン、金属層２３の幅は約０．６
ミクロンとなり、いわゆるＴゲート構造として形成され
る。ゲート金属の抵抗をさらに低減させるために、金属
層２３の上にさらに金などの高導電性金属を堆積させて
も良い。金属層２３を省略した場合は、層２２の上に堆
積させても良い。 【００４１】次に、絶縁領域２４及び上側チャネル保持
層１７の表面のうちドーパントが注入されない他の部分
を実質的に覆うように、ホトレジスト５８を堆積させパ
ターンニングする。このウエハ４０の露出している部分
にドーパントを注入する。これにより、図８に示すよう
にウエハ４０の表面近くにドープされた領域２５が形成
される。ここで、層２２、２３は、自動的に位置合わせ
された構造を提供するマスクとなる。この比較的低濃度
にドープされたドレイン構造を必要としない場合、ドー
パント５９の注入は任意の工程となる。 【００４２】注入されるドーパントは、珪素であり、ド
ープ層１５、１６に使用されるものと同じものが使用さ
れる。注入は、２０ＫｅＶ乃至１５０ＫｅＶのエネルギ
ー範囲において１×１０１２イオン／ｃｍ２ 乃至３×
１０１３イオン／ｃｍ２ の珪素イオン量の範囲で行わ
れる。３５ＫｅＶ及び９０ＫｅＶのエネルギーにおいて
２×１０１２イオン／ｃｍ２ の珪素イオン量で注入を
行ったところ、アニーリング工程前のウエハ４０の最大
珪素イオン濃度は１×１０１７原子／ｃｍ３ 乃至５×
１０１７原子／ｃｍ３ であった。 【００４３】図１に示すような実際のソース領域１０及
びドレイン領域１１を形成するために、ホトレジスト５
８を除去し、新たにホトレジスト層６２をウエハ上に堆
積させパターンニングする。ホトレジスト層６２は、ホ
トレジスト層５８の場合と同じ部分を覆い、かつ比較的
低濃度にドープされた領域が形成されるべき追加の領域
６２´を覆う。この比較的低濃度にドープされた領域を
形成しない場合には、この追加の領域６２´は使用され
ない。また、ドレイン領域と同様にソース領域の一部に
もこの比較的低濃度にドープされた領域を形成する場合
には、領域６２´はゲート層２２、２３の両側を覆うよ
うに拡張される。 【００４４】注入されるドーパント６１は、ドーパント
５９と同じものすなわち珪素イオンが使用され、図９に
示すようにｎ＋ソース領域１０及びｎ＋ドレイン領域１
１を形成する。なお、ソース領域１０では、先に注入に
より形成された領域２５と実質的に重複して注入が行わ
れる。結果として、ドーピング濃度が低い領域２５がド
レイン領域１１に隣接しかつ接触して形成される。 【００４５】ドーパント６１の注入は、２０ＫｅＶ乃至
１５０ＫｅＶのエネルギー範囲において３×１０１２イ
オン／ｃｍ２ 乃至３×１０１３イオン／ｃｍ２ の珪
素イオン量の範囲で行われる。この結果、アニーリング
工程前のウエハ４０の最大珪素イオン濃度は１×１０１
８原子／ｃｍ３ 乃至３×１０１８原子／ｃｍ３ であ
った。実際には、２×１０１８原子／ｃｍ３ の珪素イ
オン濃度が上限値である。 【００４６】 領域１０、１１、２５を設けることに
より、ｎ型領域に対する導電率を変化させることができ
る。この導電率によっては、ゲート層２２、２３の下に
あるチャネルを除くチャネル（２−ＤＥＧ）を破壊する
ことになる。また、領域１０、１１、２５は、全てのチ
ャネル（２−ＤＥＧ）と接触してチャネルからの電流を
導く。従って、領域１０、１１は、全てのチャネル（２
−ＤＥＧ）と接触するように形成される。しかし本実施
例では、領域２５は全てのチャネルとは接触しておらず
、層１８の底の部分にあるチャネルは領域１０、１１と
のみ接触している。 【００４７】 ｎ＋領域１０、１１の注入終了後、層
１５、１６及び領域１０、１１、２５中の珪素ドーパン
トを活性化するためにウエハ４０を高温でアニーリング
する。このアニーリング工程は、ウエハ４０を１００ミ
リトル以上の気圧の砒素を含む雰囲気中で１０分間約８
００゜Ｃの温度に加熱することにより行われる。なお、
アニーリングは、二酸化珪素、酸化窒素珪素、または窒
化珪素の図示しない保護層を設けて行うことが望ましい
。 急速アニーリングを行う場合は、８２５゜Ｃにおいて３
０秒間加熱する。ドナー層１５、１６中の珪素ドーパン
トが、層１５、１６の最初にドープされていなかった部
分に拡散し、この部分をドープする。 【００４８】 この高温アニーリングの後、図９に示
すように、さらに深い絶縁物の注入を行う。ここでは、
図５中の浅い注入においてホトレジスト層５１をパター
ンニングするのに使用したものと同じマスクをホトレジ
スト層６５をパターンニングするために使用する。絶縁
物５２が、ウエハ４０の露出部分すなわち絶縁領域２４
に注入される。 【００４９】 注入は１３０ＫｅＶのエネルギーにお
いて２×１０１３２価イオン／ｃｍ２ の酸素イオン量
により行われ、その結果、最大イオン濃度は５×１０１
７原子／ｃｍ３ 乃至５×１０１８原子／ｃｍ３ とな
った。上述したように注入される絶縁物として、ホウ素
、アルゴン、水素のような他の材料が使用できるが、浅
い注入と深い注入は同じ絶縁材料を使用して行うことが
望ましい。絶縁物の深い注入後、絶縁領域２４は、図１
０に示されるように超格子層４３を貫通して延びる。こ
の絶縁工程は、絶縁領域２４により分離された隣接する
素子間のチャネル（２ーＤＥＧ）を破壊して、素子間の
低導電率経路を取り除く。 【００５０】 ホトレジスト層６５を取り除いた後、
ウエハ４０をヘリウムまたは窒素の雰囲気中で５００゜
Ｃの温度において１０分間アニーリングするか、５５０
゜Ｃの温度において３０秒間急速アニーリングする。 【００５１】 次に、上側チャネル保持層１７の主表
面のうちオーム性接触を必要とするドレイン領域及びソ
ース領域部分に接点を形成する。まず、ホトレジスト６
７を層１７の主表面上に堆積し、接点が形成されるべき
部分を残すようにパターンニングしておく。金とゲルマ
ニウムの合金からなる第１の層を一つの層または薄い層
の交互層として堆積し、さらにニッケルの層及び金の層
を堆積することにより層６８を形成する。この金とゲル
マニウムの合金は、ドープされたＧａＡｓ層１７とのオ
ーム性接触を確実にする。また、金とゲルマニウム／銀
／金との合金またはニッケル／金とゲルマニウム／金と
の合金のような他の金属もこのオーム性接触のために使
用することができる。層６８のうち不要な部分は、ホト
レジスト６７の除去工程中にホトレジスト６７とともに
取り除かれて、図１に示すように接点２０、２１が形成
される。 【００５２】 アルミニウム導体を接点２０、２１に
電気的に接触させる場合には、オーム性接触の接点２０
、２１とアルミニウム導体との間に障壁を設けるように
しても良い。この障壁は、接点２０、２１の最上部に珪
酸タングステン、窒化タングステン、または窒化珪素タ
ングステンのような金属で形成される。 【００５３】 ホトレジスト６７及び層６８の不要な
部分を除去した後、再度ウエハ４０をアニーリングして
、残った金属部分を融合させ、ソース接点２０、ドレイ
ン接点２１をオーム性接触接点とする。このアニーリン
グは低温アニーリングであり、ヘリウムまたは窒素の雰
囲気中において３５０゜Ｃ乃至４５０゜Ｃの温度で１０
秒乃至６０秒間行われる。 【００５４】 前述した絶縁物の深い注入はオーム性
接触の層６８の堆積後に行っても良く、この場合、オー
ム性接触接点及び絶縁領域のアニーリングは一緒に行わ
れる。また、上述の工程に加えて、二酸化珪素誘電体及
びアルミニウムによる配線のような通常のＩＣ製造技術
を用いて、ソース、ドレイン、ゲート間の配線層を形成
しても良い。さらに、米国特許第４，９４３，５４０号
明細書に記載されているような他の技術も使用できる。 【００５５】 上述した層の厚さ、ドーピングレベル
、ゲートの大きさでＦＥＴを製造したところ、その伝達
コンダクタンスは１２０ｍＳ／ｍｍとなった。このＦＥ
Ｔを電源電圧１０ボルトにおいてＡクラスで動作させた
ところ、周波数１０ＧＨｚにおける電力増幅率は１６ｄ
Ｂであった。従って、周波数１０ＧＨｚ以上のマイクロ
波においても、大電力の増幅が可能であることがわかっ
た。 【００５６】 【発明の効果】本発明によれば、大きな入力電圧範囲に
おいても実質的に線形の入力電圧ー出力電流特性を有す
る電界効果トランジスタを得ることができる。
【図１】本発明の一実施例による電界効果トランジスタ
の構造を示す図である。
の構造を示す図である。
【図２】図１に示す電界効果トランジスタのゲートに垂
直な断面図及びこれに対応するエネルギーバンドを示す
図である。
直な断面図及びこれに対応するエネルギーバンドを示す
図である。
【図３】図１に示す電界効果トランジスタの特性を示す
図である。
図である。
【図４】ウエハに各層が形成された最初の状態を示す図
である。
である。
【図５】不純物の浅い注入工程を示す図である。
【図６】ゲートを形成する工程を示す図である。
【図７】ドーパントの浅い注入により比較的低濃度にド
ープされた領域を形成する工程を示す図である。
ープされた領域を形成する工程を示す図である。
【図８】ドーパントの深い注入によりソース拡散領域及
びドレイン拡散領域を形成する工程を示す図である。
びドレイン拡散領域を形成する工程を示す図である。
【図９】不純物の深い注入により絶縁領域を形成する工
程を示す図である。
程を示す図である。
【図１０】ソース接点及びドレイン接点を形成する工程
を示す図である。
を示す図である。
１０ ソース拡散領域
１１ ドレイン拡散領域
１５ 上側ドープ層
１６ 下側ドープ層
１７ 上側チャネル保持層
１８ 下側チャネル保持層
２０ ソース接点
２１ ドレイン接点
２２ 珪素化合物ゲート
２３ 金属ゲート接点
２４ 絶縁領域
２５ 比較的低濃度にドープされた領域４０
ウエハ ４１ 基板 ４２ バッファ層 ４３ 超格子層 ４４ バッファ層 ４５ 障壁層
ウエハ ４１ 基板 ４２ バッファ層 ４３ 超格子層 ４４ バッファ層 ４５ 障壁層
Claims (10)
- 【請求項１】 基板の主表面に形成されたソース接点
、ドレイン接点及びこのソース接点とドレイン接点との
間に設けられたゲートからなる電界効果トランジスタに
おいて、電荷キャリアを選択的に保持する複数の伝導チ
ャネルと、前記ソース接点及びドレイン接点にそれぞれ
対応してかつ接触するように基板中に形成された伝導領
域とからなり、前記伝導領域は前記複数の伝導チャネル
を接触貫通するように形成され、基板の主表面からの伝
導チャネルの深さと伝導チャネルの厚さ及び電荷キャリ
ア濃度とが、ゲートに印可される所定の入力電圧範囲に
おいてゲート入力電圧ードレイン出力電流特性が実質的
に線形となるように設定されていることを特徴とする電
界効果トランジスタ。 - 【請求項２】 伝導チャネルが、バンドギャップの狭
い材料からなり電荷キャリアを保持する伝導層と、バン
ドギャップの広い材料からなり前記伝導層中の電荷キャ
リアとなるドナー不純物を含むドナー層とからなること
を特徴とする請求項１記載の電界効果トランジスタ。 - 【請求項３】 ゲートが基板の主表面上に形成されて
いることを特徴とする請求項２記載の電界効果トランジ
スタ。 - 【請求項４】 複数のドナー層からなり、各ドナー層
中のドナー不純物の量がほぼ等しいことを特徴とする請
求項３記載の電界効果トランジスタ。 - 【請求項５】 導電領域よりも大きな抵抗率を有する
比較的低濃度にドープされた領域がゲートと一つの伝導
領域との間に設けられ、ゲートと前記伝導領域との距離
を変化させることによりゲート入力電圧ードレイン出力
電流特性がさらに調節されることを特徴とする請求項２
記載の電界効果トランジスタ。 - 【請求項６】 基板上にドナー層及び伝導層を交互に
形成する工程と、ゲートを形成する工程と、自動的に位
置合わせされたソース領域及びドレイン領域を形成する
ために、ゲートでマスクされたドナー層及び伝導層に注
入する工程と、ソース領域及びドレイン領域に接点を形
成する工程とからなり、前記ドナー層の材料として、伝
導層の材料よりもバンドギャップが広いものでありかつ
伝導層中の電荷キャリアとなるドナー不純物を含むもの
を使用し、基板の主表面からの伝導チャネルの深さと伝
導チャネルの厚さ及び電荷キャリア濃度とを、ゲートに
印可される所定の入力電圧範囲においてゲート入力電圧
ードレイン出力電流特性が実質的に線形となるように設
定することを特徴とする電界効果トランジスタの製造方
法。 - 【請求項７】 ゲートは、複数のチャネル層の一つの
上に堆積された金属からなり、前記チャネル層と整流接
触することを特徴とする請求項６記載の方法。 - 【請求項８】 基板と複数のドナー層及び伝導層との
間に、バンドギャップの広い材料及び狭い材料を交互に
重ねた超格子を形成する工程と、前記超格子と複数のド
ナー層及び伝導層との間に、バンドギャップの広い材料
からなるバッファ層を形成する工程とを有することを特
徴とする請求項７記載の方法。 - 【請求項９】 併設されるトランジスタ間を絶縁する
ために絶縁物を注入する工程を有することを特徴とする
請求項８記載の方法。 - 【請求項１０】 バンドギャップの広い材料からなり
、ゲートの形成に先だって除去される、伝導層を保護す
るための保護層を設ける工程を有することを特徴とする
請求項９記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US560683 | 1983-12-12 | ||
| US56068390A | 1990-07-31 | 1990-07-31 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04233771A true JPH04233771A (ja) | 1992-08-21 |
Family
ID=24238881
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21133091A Pending JPH04233771A (ja) | 1990-07-31 | 1991-07-30 | 電界効果トランジスタ及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0469768A1 (ja) |
| JP (1) | JPH04233771A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019212891A (ja) * | 2017-10-18 | 2019-12-12 | 漢陽大学校産学協力団Ｉｎｄｕｓｔｒｙ−Ｕｎｉｖｅｒｓ | 膜、マルチレベル素子、マルチレベル素子の製造方法、マルチレベル素子の駆動方法 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06224225A (ja) * | 1993-01-27 | 1994-08-12 | Fujitsu Ltd | 電界効果半導体装置 |
| JPH0730095A (ja) * | 1993-06-25 | 1995-01-31 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| US5461244A (en) * | 1994-01-03 | 1995-10-24 | Honeywell Inc. | FET having minimized parasitic gate capacitance |
| JPH09298295A (ja) * | 1996-05-02 | 1997-11-18 | Honda Motor Co Ltd | 高電子移動度トランジスタ及びその製造方法 |
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| JPS58130572A (ja) * | 1982-01-29 | 1983-08-04 | Hitachi Ltd | 半導体装置 |
| JPS6052060A (ja) * | 1983-08-31 | 1985-03-23 | Masataka Inoue | 電界効果トランジスタ |
| JPS61145821A (ja) * | 1984-12-20 | 1986-07-03 | Toshiba Corp | 半導体超格子デバイス |
| JPS61160978A (ja) * | 1985-01-08 | 1986-07-21 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置 |
| JPS61237473A (ja) * | 1985-04-15 | 1986-10-22 | Sumitomo Electric Ind Ltd | 電界効果トランジスタ |
| JPS61237474A (ja) * | 1985-04-15 | 1986-10-22 | Sumitomo Electric Ind Ltd | 電界効果トランジスタ |
| JPS6215861A (ja) * | 1985-07-12 | 1987-01-24 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPH02205362A (ja) * | 1988-12-28 | 1990-08-15 | American Teleph & Telegr Co <Att> | ＧａＡｓ集積回路およびその製造方法 |
-
1991
- 1991-07-22 EP EP91306654A patent/EP0469768A1/en not_active Withdrawn
- 1991-07-30 JP JP21133091A patent/JPH04233771A/ja active Pending
Patent Citations (8)
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Also Published As
| Publication number | Publication date |
|---|---|
| EP0469768A1 (en) | 1992-02-05 |
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