JPH0423048A - Error detection/correction integrated circuit, error detection/correction circuit, and data processor - Google Patents
Error detection/correction integrated circuit, error detection/correction circuit, and data processorInfo
- Publication number
- JPH0423048A JPH0423048A JP2127535A JP12753590A JPH0423048A JP H0423048 A JPH0423048 A JP H0423048A JP 2127535 A JP2127535 A JP 2127535A JP 12753590 A JP12753590 A JP 12753590A JP H0423048 A JPH0423048 A JP H0423048A
- Authority
- JP
- Japan
- Prior art keywords
- syndrome
- partial
- correction
- code word
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 title claims abstract description 29
- 208000011580 syndromic disease Diseases 0.000 claims abstract description 63
- 230000004044 response Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 230000001934 delay Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 238000009940 knitting Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Landscapes
- Detection And Correction Of Errors (AREA)
- Error Detection And Correction (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、電子計算機等のデータ処理装置に用いられる
データの誤り検出・訂正（本明細書中ｒＥＣＣＪという
）回路に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a data error detection/correction (herein referred to as rECCJ) circuit used in a data processing device such as an electronic computer.
従来の、線形符号を用いたＥＣＣ回路の復元器部分は、
たとえば５日経エレクトロニクス１９７９年１１月２６
日号ページ１０６に記載されているように、一般には、
読出しデータからのシンドロラム生成部・誤り検出およ
び誤り位置を指摘するシンドロラムデコード部・誤りビ
ット訂正部等から構成される。The restorer part of the conventional ECC circuit using linear codes is as follows:
For example, 5 Nikkei Electronics November 26, 1979
As stated on page 106 of the issue, generally,
It consists of a syndrome generating section from read data, a syndrome decoding section for error detection and pointing out the error position, an error bit correction section, etc.
これらの線形符号を用いたＦＣＣとしては、Ｂ ＣＦ（
等のＣＲＣや、拡大１１ａｎ＋ｍｉｎｇ符号を用いた１
ビツト訂正・２ビツト検出（ＳＥＣ／ＤＥＣ符号）等の
Ｈａｍｍｉｎｇ符号が通信、情報処理の分野等で広く用
いられている。As an FCC using these linear codes, B CF (
1 using CRC such as CRC and expanded 11an+ming code
Hamming codes such as bit correction and 2-bit detection (SEC/DEC codes) are widely used in the fields of communications and information processing.
一般に、線形符号を用いたＦＣＣにおいては、検査行列
を１１とし、符号語をＶその転置行列をＶとしたときに
。Generally, in FCC using linear codes, when the parity check matrix is 11 and the code word is V and its transposed matrix is V.
Ｓ ＝ Ｔ４− Ｖ
で定義されるシンドロームＳを用いて誤り検出、訂正を
行う。Error detection and correction are performed using syndrome S defined by S = T4-V.
従って、これらのＥＣＣ回路をＬＳＩ等により集積化す
る場合、１つのＬＳＴで実現しようとすれば、全ての符
号語を１つのＬＳＩに入力しなければならない。Therefore, when these ECC circuits are integrated using an LSI or the like, all code words must be input into one LSI if one LST is to be used.
しかし、特にＦＣＣを行なう処理データ幅が大きい場合
、ＬＳＩのピン数／同時切替えピン数等の制約により、
符号語の全てを入力することは困難である。また、ＬＳ
Ｉの同時切替えビン数等の制約もある。However, especially when the processing data width for performing FCC is large, due to constraints such as the number of LSI pins/simultaneous switching pins, etc.
It is difficult to input all code words. Also, L.S.
There are also restrictions such as the number of bins that can be switched simultaneously.
そこで、従来は、符号語の１部分を入力し、シンドロー
ム算出計算の中間結果である部分シンドロームを生成す
る複数のＬＳＩ（ｒデータＬＳ ｒ」という）と、この
。複数のＬＳＩよりの部分シンドロームよりシンドロー
ムを算出する１つのＬＳＩ （ｒＥＣＣ−ＬＳＩＪ
という）とによりＥＣＣ回路を構成するのが一般的であ
った。Therefore, conventionally, a plurality of LSIs (referred to as "r data LS r") are used to input a part of a code word and generate a partial syndrome as an intermediate result of syndrome calculation calculation. One LSI that calculates syndromes from partial syndromes from multiple LSIs (rECC-LSIJ
), it was common to configure an ECC circuit.
また、この場合、誤りをＦＣＣ−ＬＳ Ｉがシンドロー
ムをデコードして検出し、誤り訂正信号を各データＬＳ
Ｉに供給し、これに応じて各データＬＳＩが自身に入力
しているデータの誤り訂正を行っていた。In this case, the FCC-LSI decodes the syndrome to detect errors, and sends the error correction signal to each data LS.
In response to this, each data LSI corrects errors in the data input to itself.
以上のように、従来のＥＣＣ回路によれば、各データＬ
ＳＩからＦＣＣ−ＬＳＩへ部分シンドロラム信号等のデ
ータ情報を供給し、ＦＣＣ−ＬＳ Ｉでシンドロラムを
生成し、かつシンドロラムをデコードし、ＦＣＣ−ＬＳ
ＩからデータＬＳＩへ誤り訂正信号を供給することによ
り誤り訂正を実現するため、訂正可能エラー発生時には
。As described above, according to the conventional ECC circuit, each data L
The SI supplies data information such as a partial syndrorum signal to the FCC-LSI, generates a syndrorum in the FCC-LSI, decodes the syndrorum, and outputs the syndrorum to the FCC-LSI.
Since error correction is realized by supplying an error correction signal from I to the data LSI, when a correctable error occurs.
訂正を行なうまでに信号を２回、ＬＳＩ間でやり取りせ
ねばならず、この後まで、訂正後データが得られなかっ
た。Signals had to be exchanged between the LSIs twice before correction was made, and corrected data could not be obtained until after this.
また、一般にエラーが発生しない場合でも、その判定に
はＬ記と同様の時間を要してデータが確定することにな
る。Further, even if no error generally occurs, the determination will take the same amount of time as in Section L to determine the data.
しかし、一般に信号のＬＳＩ間でのやり取りは。However, in general, signals are exchanged between LSIs.
ＬＳＩ内部ゲートよりゲート遅れが大きい入出力ゲート
（特に出力ゲートは大）およびＬＳＩ間配間髪線過する
ため、その遅延量が大きい。The amount of delay is large because there is a hairline between the input/output gates (particularly large output gates) and the LSI, which have a larger gate delay than the internal gates of the LSI.
したがい、ＬＳＩ間で信号を２回やり取りすることは、
ＬＳＩ内部ゲートによるＥＣＣ回路自身の遅れに対して
、信号のＬＳＩ間でのやり取りによる遅れが顕著化し、
これによりデータの確定が遅れるため、たとえば、電子
計算機における記憶装置への読み出しアクセス速度の増
大等、データ処理の高速化の妨げになるという問題があ
った。Therefore, exchanging signals twice between LSIs means
In contrast to the delay of the ECC circuit itself due to the internal gates of the LSI, the delay due to the exchange of signals between LSIs becomes noticeable.
This delays the finalization of data, which poses a problem in that it impedes speeding up of data processing, such as an increase in read access speed to a storage device in an electronic computer.
そこで、本発明は、データ確定迄の時間を短縮すること
のできるＥＣＣ回路を提供することを目的とする。SUMMARY OF THE INVENTION Therefore, an object of the present invention is to provide an ECC circuit that can shorten the time required to finalize data.
前記目的達成のために本発明は、外部より入力する。符
号語の一部分より、符号語のシンドローム算出計算の中
間結果である部分シンドロームを生成する部分シンドロ
ーム生成手段と、生成した部分シンドロームを外部に出
力する手段と５生成した部分シンドロームと、外部より
入力する、前記符号語の一部分以外の符号語部分に対応
する部分シンドロームとより、符号語のシンドロームを
生成するシンドローム生成手段と、生成したシンドロー
ムをデコードし、前記入力する符号語の一部の誤り訂正
登行う手段とを有することを特徴とするＬＳＩ等の誤り
検出・訂正用集積回路を提供する。To achieve the above object, the present invention receives input from the outside. 5. A partial syndrome generating means for generating a partial syndrome which is an intermediate result of the syndrome calculation calculation of the code word from a part of the code word; a means for outputting the generated partial syndrome to the outside; 5. The generated partial syndrome; , a syndrome generating means for generating a syndrome of a code word from a partial syndrome corresponding to a code word part other than the part of the code word; and a syndrome generating means for decoding the generated syndrome and error correction registration of the part of the input code word. An integrated circuit for detecting and correcting errors such as an LSI is provided.
なお、本誤り検出・訂正用集積回路において。In addition, in this integrated circuit for error detection and correction.
前記部分シンドローム生成手段は、外部より入力される
符号語の担当部分の指示に応じた部分シンドロームを生
成し、前記誤り訂正を行う手段は。The partial syndrome generating means generates a partial syndrome according to an instruction of a responsible portion of a code word inputted from the outside, and the error correction means performs the error correction.
前記指示に応じて、生成したシンドロームをデコードし
、入力する、符号語の指示された担当部分の、前記誤り
訂正を行うようにしても良い。In response to the instruction, the generated syndrome may be decoded and the error correction of the specified portion of the input code word may be performed.
また、本発明は、前記目的達成のために、相互に、生成
した部分シンドロームを交換する１分割した符号語の各
部分を担当する複数の前記誤り検出・訂正用集積回路よ
りなることを特徴とする誤り検出・訂正回路を提供する
。Furthermore, in order to achieve the above object, the present invention is characterized by comprising a plurality of the error detection/correction integrated circuits each responsible for each part of a divided code word that exchanges generated partial syndromes with each other. The present invention provides an error detection/correction circuit for detecting and correcting errors.
また、併せて、本発明は、情報を該情報の検査情報と共
に符号語として記憶するメモリと、メモリに記憶された
情報を利用する処理装置と、メモリより読みだした符号
語の誤り検出および訂正を行う前記誤り検出・訂正回路
とを備えたことを特徴とするデータ処理装置をも提供す
る。In addition, the present invention also provides a memory for storing information as a code word together with inspection information of the information, a processing device that utilizes the information stored in the memory, and error detection and correction of the code word read from the memory. The present invention also provides a data processing device characterized by comprising the error detection/correction circuit described above.
本発明に係る、誤り検出・°訂正用集積回路は、ピン数
の制限に応じて符号語の一部分のみを外部より入力し、
自身が生成した部分シンドロームと、外部より入力する
部分シンドロームとより、前記入力する符号語の一部の
誤り訂正を行う。The error detection/° correction integrated circuit according to the present invention inputs only a part of the code word from the outside according to the limitation of the number of pins, and
Partial error correction of the input code word is performed using the partial syndrome generated by itself and the partial syndrome input from the outside.
したがい１本発明に係る誤り検出・訂正回路によれば、
分割した符号語の各部分を担当する複数の前記誤り検出
・訂正用集積回路間で、相互に、生成した部分シンドロ
ームを１回交換するのみで、誤り検出および訂正を実現
することができる６また１本誤り検出・訂正用集積回路
において、前記部分シンドローム生成手段は、外部より
入力される符号語の担当部分の指示に応じた部分シンド
ロームを生成し、前記誤り訂正を行う手・段は。Therefore, according to the error detection/correction circuit according to the present invention,
Error detection and correction can be realized by mutually exchanging generated partial syndromes only once between the plurality of error detection/correction integrated circuits responsible for each part of a divided code word. In one integrated circuit for error detection and correction, the partial syndrome generation means generates a partial syndrome according to an instruction of a responsible portion of a code word inputted from the outside, and the means/means for performing error correction is provided.
前記指示に応じて、生成したシンドロームをデコードし
、入力する、符号語の指示された担当部分の、前記誤り
訂正を行うようにすれば、１種類の集積回路で誤り検出
・訂正回路を実現することができる。If the generated syndrome is decoded and inputted in accordance with the instruction, and the error correction is performed for the designated portion of the code word, an error detection/correction circuit can be realized with one type of integrated circuit. be able to.
以下、本発明に係るＥＣＣ回路の一実施例について説明
する。An embodiment of the ECC circuit according to the present invention will be described below.
本実施例においては、説明の便宜上、１ビツト訂正・２
ビツト検出をサポートする８Ｂｙｔｅ−ＥＣＣを例に取
り説明する。また、ＥＣＣ回路に用いる集積回路として
ＬＳＩを用いた場合を例にとる。In this example, for convenience of explanation, 1-bit correction and 2-bit correction are used.
This will be explained by taking 8-byte-ECC that supports bit detection as an example. Further, a case will be taken as an example in which an LSI is used as an integrated circuit used in an ECC circuit.
第１図に本実施例に係るＥＣＣ回路を用いたデータ処理
装置の構成を示す。FIG. 1 shows the configuration of a data processing device using an ECC circuit according to this embodiment.
図示したＥＣＣ回路は、ＥＣＣ用のチエツクピットを生
成する符号器部分は省略し、誤り検出・訂正を行なう復
元器部分のみを示している。In the illustrated ECC circuit, the encoder section that generates ECC check pits is omitted, and only the restorer section that performs error detection and correction is shown.
図中、１はメモリ部、３−１および３−２はメモリ部１
よりのデータの誤り検出および訂正を行うはデータＬＳ
１．２は誤り訂正後のデータを利用する処理装置である
。In the figure, 1 is a memory section, 3-1 and 3-2 are memory sections 1
The data LS performs data error detection and correction.
1.2 is a processing device that uses data after error correction.
データＬＳＩ３−１および３−２はＥＣＣ回路を構成す
るものであり、シンドロラム編集口ｉｊ＆４−１または
４−２、パリティ生成回路５−１または５−２、全体シ
ンドロラム編集回路６−１または６−２．シンドロラム
デコーダ７−１または７−２、誤りビット訂正回路８−
１または８−２を、それぞれ備えている。The data LSIs 3-1 and 3-2 constitute an ECC circuit, including a syndroram editing port ij&4-1 or 4-2, a parity generation circuit 5-1 or 5-2, and an overall syndroram editing circuit 6-1 or 6-. 2. Syndrome decoder 7-1 or 7-2, error bit correction circuit 8-
1 or 8-2, respectively.
以下、その動作を説明する。The operation will be explained below.
データＬＳＩ３−１および３−２よりなるＥＣＣ回路は
、メモリ部１より読出したＥＣＣチエツクピット（８ビ
ツト）を含む８バイトデータ（符号語）をデータＬＳＩ
３に入力し、誤り検出・訂正を行ないバイト毎にパリテ
ィチエツクビットを付加し、処理装置２へ送出するもの
とする。The ECC circuit consisting of data LSIs 3-1 and 3-2 transfers 8-byte data (code word) including ECC check pits (8 bits) read from memory section 1 to data LSIs 3-1 and 3-2.
3, performs error detection and correction, adds a parity check bit to each byte, and sends it to the processing device 2.
データＬＳＩ３−１はバイトＯ−３およびＥＣＣチェッ
クビッートＯ−３を担当し、データＬＳＩ３−２はバイ
ト４−７およびＥＣＣチエツクピット４−７を担当する
。Data LSI 3-1 is in charge of byte O-3 and ECC check bit O-3, and data LSI 3-2 is in charge of byte 4-7 and ECC check pit 4-7.
データＬＳＩ３−１は、入力されたデータおよびＥＣＣ
チエツクピットから１部分シンドロラム編集回路４−１
より部分シンドロラムを生成し、当該部分シンドロラム
を自ＬＳＩ内の全体シンドロラム編隻回路６−１と他Ｌ
ＳＩの全体シンドロラム編集回路６−２に出力する。Data LSI 3-1 input data and ECC
Partial Syndrome Edit Circuit 4-1 from Check Pit
A partial syndroram is generated, and the partial syndroram is connected to the entire syndroram knitting circuit 6-1 in the own LSI and other LSIs.
It is output to the SI overall syndrome editing circuit 6-2.
また、データＬ Ｓ Ｉ ３−２においても、同様動作
をおこなう。Further, the same operation is performed for the data LSI 3-2.
これを受け、両者のデータＬＳＩでは集めら七た部分シ
ンドロラムから、全体シンドロラム編１回路６−１およ
び６−２は、同一のシンドロウｌを生成する。In response to this, the entire syndrome circuit 1 circuits 6-1 and 6-2 generate the same syndrome I from the seven partial syndromes collected in both data LSIs.
シンドロラムデコーダ７−１および７−２はμ該シンド
ロウムをデコードし、自ＬＳＩが担当するデータビット
に訂正可能なエラーがあった場ぞは、Ｄａｔａを誤りビ
ット訂正回ｔ１８−１またＩＪ８−２で訂正する。The syndrome decoders 7-1 and 7-2 decode the syndrome μ, and if there is a correctable error in the data bits handled by their own LSI, the data is sent to the error bit correction circuit t18-1 or IJ8-2. Correct it with.
また本実施例では、誤り検出・訂正と並列にヵ正前のデ
ータから、その後の処理のために、パリティ生成回路５
−１または５−２によりバイトパリティを生成する。そ
こで、データ誤りに対する訂正が行なわれた場合には、
誤りビット訂正回路８−１または８−２で、バイトパリ
ティの補正も行なう。In addition, in this embodiment, in parallel with error detection and correction, the parity generation circuit 5
-1 or 5-2 to generate byte parity. Therefore, if data errors are corrected,
The error bit correction circuit 8-1 or 8-2 also corrects byte parity.
なお、シンドロラムデコーダ７−１または７−２は、必
要に応じて、処理装置２等へ誤り検出を報告する。Note that the syndroram decoder 7-1 or 7-2 reports error detection to the processing device 2, etc., as necessary.
以上のように、本実施例によれば、データＬＳＩが担当
する読出しデータの部分シンドロラムを各データＬＳＩ
間で交換することにより、全体シンドロラム編集回路６
−１．６−２およびシンドロラムデコーダ７−１．７〜
２を各データＬＳＩ毎に設置可能とし、かつ、各データ
ＬＳＩが担当データビットを訂正することによりＬＳＩ
間のやり取りを、１回で済ませることができ。As described above, according to this embodiment, the partial syndrome of read data handled by the data LSI is transferred to each data LSI.
The entire syndroram editing circuit by exchanging between 6
-1.6-2 and Syndroram decoder 7-1.7~
2 can be installed for each data LSI, and each data LSI corrects the data bit in charge of the LSI.
You can complete the exchanges in between in one go.
ＥＣＣ回路の高速化が実現できる。It is possible to increase the speed of the ECC circuit.
ところで、データを２分割したＢｙｔｅＯ−３側とＢｙ
ｔｅ４−７側では、部分シンドロラムの生成、シントロ
ラムのデコード等の回路が異なるが、データＬＳＩとし
ては、これらの異なる回路を含んで構成し、ＬＳＩの入
力ピンまたはＬＳＩ内のレジスタから供給するデータ分
割識別情報等で用途に応じて回路を切替えて用いるとに
より。By the way, the ByteO-3 side where the data is divided into two and the ByteO-3 side
On the te4-7 side, the circuits for partial syndroram generation, syntroram decoding, etc. are different, but the data LSI is configured to include these different circuits and divides the data supplied from the input pin of the LSI or the register within the LSI. By using identification information, etc., the circuit can be switched depending on the purpose.
各Ｂｙｔｅを担当するデータＬＳＩを一種類のり、ＳＩ
で構成するようにしても良い。One type of data LSI in charge of each byte, SI
It may also be configured as follows.
なお、本実施例に係るＥＣＣ回路は１以上の実施例で示
した以外の、Ｒｅａｄ−Ｄａｔａの幅、訂正ビット数、
検出ビット数のＦＣＣに対しても同様に実現できる。ま
た、本実施例においては、データＬＳＩの数を２つとし
たが、これは、ＦＣＣ対象とするＢｙｔｅ数等に応じて
必要数を設けるようにする。Note that the ECC circuit according to this embodiment has different widths of Read-Data, number of correction bits,
The same can be achieved for the FCC of the number of detection bits. Further, in this embodiment, the number of data LSIs is two, but the necessary number should be provided depending on the number of bytes to be subject to FCC.
以−にのように１本実施例によれば、ＬＳＩ間の信号の
、やり取りを１回にでき、ＥＣＣ回路を高速にできる。As described above, according to this embodiment, signals can be exchanged only once between LSIs, and the ECC circuit can be made high-speed.
さらに前記従来のＥＣＣ回路におけるＦＣＣ−ＬＳ Ｉ
を削減できる効果もある。Furthermore, the FCC-LS I in the conventional ECC circuit
It also has the effect of reducing
以１−のように、本発明によれば、データ確定迄の時間
を短縮することのできるＥＣＣ回路を提供することがで
きる。As described in 1- above, according to the present invention, it is possible to provide an ECC circuit that can shorten the time until data is finalized.
第１図は、本発明の一実施例に係るＥＣＣ回路の構成を
示すブロック図である。
１・・メモリ部、２・・・処理装置、３・・・データＩ
、Ｓ Ｉ。
４・部分シンドロラム編集回路（ＰＳＧ） 、５パリテ
ィ生成回路（ＰＧ） 、６・・・全体シンドロラム編集
回路（ＳＧ）、７・・・シンドロラムデコーダ（ＤＥＣ
）、８・・・誤りビット訂正回路（Ｃｏ）。
出願人 株式会社 日 立 製 作 所代理人 弁理士
富 １）和 子FIG. 1 is a block diagram showing the configuration of an ECC circuit according to an embodiment of the present invention. 1...Memory unit, 2...Processing device, 3...Data I
, S.I. 4.Partial syndroram editing circuit (PSG), 5.Parity generation circuit (PG), 6..General syndroram editing circuit (SG), 7..Syndroram decoder (DEC)
), 8...Error bit correction circuit (Co). Applicant Hitachi Manufacturing Co., Ltd. Representative Patent Attorney Tomi 1) Kazuko
Claims (1)
シンドローム算出計算の中間結果である部分シンドロー
ムを生成する部分シンドローム生成手段と、生成した部
分シンドロームを外部に出力する手段と、生成した部分
シンドロームと、外部より入力する、前記符号語の一部
分以外の符号語部分に対応する部分シンドロームとより
、符号語のシンドロームを生成するシンドローム生成手
段と、生成したシンドロームをデコードし、前記入力す
る符号語の一部の誤り訂正を行う手段とを有することを
特徴とする誤り検出・訂正用集積回路。 ２、相互に、生成した部分シンドロームを交換する、分
割した符号語の各部分を担当する複数の請求項１記載の
誤り検出・訂正用集積回路よりなることを特徴とする誤
り検出・訂正回路。 ３、情報を該情報の検査情報と共に符号語として記憶す
るメモリと、メモリに記憶された情報を利用する処理装
置と、メモリより読みだした符号語の誤り検出および訂
正を行う請求項２記載の誤り検出・訂正回路とを備えた
ことを特徴とするデータ処理装置。 ４、外部より入力される符号語の担当部分の指示に応じ
た部分シンドロームを生成する前記部分シンドローム生
成手段と、前記指示に応じて、生成したシンドロームを
デコードし、入力する、符号語の指示された担当部分の
、前記誤り訂正を行う手段とを有することを特徴とする
請求項１記載の誤り検出・訂正用集積回路。[Claims] 1. Partial syndrome generation means for generating a partial syndrome that is an intermediate result of syndrome calculation of a code word from a part of the code word inputted from the outside, and outputting the generated partial syndrome to the outside. a syndrome generating means for generating a syndrome of a code word from the generated partial syndrome and a partial syndrome inputted from the outside and corresponding to a code word part other than the part of the code word; and a syndrome generating means for decoding the generated syndrome. , means for correcting errors in part of the input code word. 2. An error detection/correction circuit comprising a plurality of error detection/correction integrated circuits according to claim 1, which mutually exchange generated partial syndromes and are in charge of respective parts of divided code words. 3. A memory for storing information as a code word together with check information of the information, a processing device for utilizing the information stored in the memory, and detecting and correcting errors in the code word read from the memory. A data processing device comprising an error detection/correction circuit. 4. The partial syndrome generating means generates a partial syndrome in accordance with an instruction of the responsible part of the code word inputted from the outside, and the partial syndrome generating means decodes the generated syndrome according to the instruction and inputs the generated syndrome. 2. The error detection/correction integrated circuit according to claim 1, further comprising means for performing said error correction in a portion in charge of said error correction.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2127535A JPH0423048A (en) | 1990-05-17 | 1990-05-17 | Error detection/correction integrated circuit, error detection/correction circuit, and data processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2127535A JPH0423048A (en) | 1990-05-17 | 1990-05-17 | Error detection/correction integrated circuit, error detection/correction circuit, and data processor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0423048A true JPH0423048A (en) | 1992-01-27 |
Family
ID=14962420
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2127535A Pending JPH0423048A (en) | 1990-05-17 | 1990-05-17 | Error detection/correction integrated circuit, error detection/correction circuit, and data processor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0423048A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5748068A (en) * | 1995-12-20 | 1998-05-05 | Yazaki Corporation | Fuse box |
| US5857874A (en) * | 1995-11-28 | 1999-01-12 | Yazaki Corporation | Terminal structure for connection to electric connection box |
| EP1703396A2 (en) | 2005-03-17 | 2006-09-20 | Fujitsu Limited | Error detection & correction |
-
1990
- 1990-05-17 JP JP2127535A patent/JPH0423048A/en active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5857874A (en) * | 1995-11-28 | 1999-01-12 | Yazaki Corporation | Terminal structure for connection to electric connection box |
| US5748068A (en) * | 1995-12-20 | 1998-05-05 | Yazaki Corporation | Fuse box |
| EP1703396A2 (en) | 2005-03-17 | 2006-09-20 | Fujitsu Limited | Error detection & correction |
| JP2006260139A (en) * | 2005-03-17 | 2006-09-28 | Fujitsu Ltd | Control method for error detection/correction device, error detection/correction device, information processing system, control program for the error detection/correction device and data processor |
| US7543220B2 (en) | 2005-03-17 | 2009-06-02 | Fujitsu Limited | Control method for error detection & correction apparatus, error detection & correction apparatus, and computer-readable storage medium storing control program for error detection & correction apparatus |
| JP4723265B2 (en) * | 2005-03-17 | 2011-07-13 | 富士通株式会社 | Error detection / correction device control method, error detection / correction device, information processing system, error detection / correction device control program, data processing device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4201337A (en) | Data processing system having error detection and correction circuits | |
| US7206891B2 (en) | Multi-port memory controller having independent ECC encoders | |
| EP1619582A2 (en) | ECC circuit-containing semiconductor memory device and method of testing the same | |
| US7257762B2 (en) | Memory interface with write buffer and encoder | |
| US5331645A (en) | Expandable digital error detection and correction device | |
| JP2001249854A (en) | Shared error correction for designing memory | |
| JPS63115239A (en) | Error inspection/correction circuit | |
| EP0383899B1 (en) | Failure detection for partial write operations for memories | |
| JPS632370B2 (en) | ||
| JPH0423048A (en) | Error detection/correction integrated circuit, error detection/correction circuit, and data processor | |
| JPH06187248A (en) | Data error detection and correction control circuit | |
| JP5617776B2 (en) | MEMORY CIRCUIT, MEMORY DEVICE, AND MEMORY DATA ERROR CORRECTION METHOD | |
| JPH04303234A (en) | Data transfer system | |
| EP1151383B1 (en) | Content addressable memory addressable by redundant form input data. | |
| US6697921B1 (en) | Signal processor providing an increased memory access rate | |
| US4924423A (en) | High speed parity prediction for binary adders using irregular grouping scheme | |
| US6584594B1 (en) | Data pre-reading and error correction circuit for a memory device | |
| JPS62242258A (en) | Storage device | |
| EP0325423B1 (en) | An error detecting circuit for a decoder | |
| RU51428U1 (en) | FAULT-RESISTANT PROCESSOR OF INCREASED FUNCTIONAL RELIABILITY | |
| JPS6238953A (en) | Main storage device for compression of partial write access | |
| WO2000070459A1 (en) | Error correction circuit and method for a memory device | |
| JPS60214043A (en) | Pipeline control circuit | |
| WO2006027742A1 (en) | Fault tolerant bus | |
| JPS603046A (en) | Storage control system |