JPH04230024A - Manufacture of semiconductor device - Google Patents
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Abstract
Description
【０００１】0001
【産業上の利用分野】本発明は、半導体装置の製造方法
、特にコンタクト抵抗を一層低減した半導体装置の製造
方法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly to a method of manufacturing a semiconductor device with further reduced contact resistance.
【０００２】0002
【従来の技術】シリコン半導体基体上にアルミ配線を形
成した半導体装置が広く実用化されている。この半導体
装置では、アルミスパイクを防止するため１％程度のシ
リコン含有したアルミニウムが配線用に用いられている
。このシリコンを含有したアルミニウムを用いる半導体
装置では、コンタクトホールにシリコンが析出してしま
いコンタクト抵抗が増大する不都合が生じていた。この
課題を解決する方法として、特開昭６２−７８８７８号
公報に開示されている方法が既知である。この既知の方
法では、配線用のアルミニウム層を形成する前に半導体
基体上にポリシリコン層を形成し、基体全面に亘って均
一にシリコンを析出させ、シリコンの析出がコンタクト
ホールに集中するのを防止している。2. Description of the Related Art Semiconductor devices in which aluminum wiring is formed on a silicon semiconductor substrate have been widely put into practical use. In this semiconductor device, aluminum containing about 1% silicon is used for wiring in order to prevent aluminum spikes. In semiconductor devices using silicon-containing aluminum, silicon precipitates in contact holes, resulting in an increase in contact resistance. As a method for solving this problem, a method disclosed in Japanese Unexamined Patent Publication No. 62-78878 is known. In this known method, a polysilicon layer is formed on a semiconductor substrate before forming an aluminum layer for wiring, and silicon is deposited uniformly over the entire surface of the substrate, thereby preventing silicon precipitation from concentrating on contact holes. It is prevented.
【０００３】別の解決方法として、コンタクトホールの
底部にバリヤメタルを堆積する方法も実用化されている
。As another solution, a method of depositing a barrier metal at the bottom of the contact hole has also been put into practical use.
【０００４】0004
【発明が解決しようとする課題】アルミニウム層を形成
する前にポリシリコン層を形成する方法は、簡単な方法
ではあるが、コンタクトホールへのシリコン析出量が若
干低下するにすぎず、コンタクト抵抗を十分に低下させ
ることができない実情である。また、バリヤメタルを堆
積させる方法は、フォトマスクを用いて堆積させねばな
らず、製造工程が面倒であるばかりでなく、製造価格も
高価になる不具合があった。[Problems to be Solved by the Invention] Although the method of forming a polysilicon layer before forming an aluminum layer is a simple method, the amount of silicon deposited in the contact hole is only slightly reduced, and the contact resistance is reduced. The reality is that it cannot be lowered sufficiently. Furthermore, the method of depositing the barrier metal requires the use of a photomask, which not only makes the manufacturing process troublesome but also increases the manufacturing cost.
【０００５】従って、本発明の目的は上述した欠点を解
消し、簡単な製造工程でコンタクトホールへのシリコン
析出量を大幅に低減でき、コンタクト抵抗を一層低減で
きる半導体装置の製造方法を提供するにある。SUMMARY OF THE INVENTION Accordingly, an object of the present invention is to provide a method for manufacturing a semiconductor device which can eliminate the above-mentioned drawbacks, can significantly reduce the amount of silicon deposited in contact holes through a simple manufacturing process, and can further reduce contact resistance. be.
【０００６】[0006]
【課題を解決するための手段】本発明による半導体装置
の製造方法は、半導体基体に層間絶縁膜を形成した後、
アルミ配線を形成するに際し、半導体基体表面に粗面処
理を行ない、次に所定の領域にコンタクトホールを形成
し、次に、シリコンを含有するアルミニウム層を形成し
、このアルミニウム層を形成すべき所定の配線パターン
に従って選択的に除去してアルミ配線を形成することを
特徴とするものである。[Means for Solving the Problems] A method for manufacturing a semiconductor device according to the present invention includes forming an interlayer insulating film on a semiconductor substrate, and then
When forming aluminum wiring, the surface of the semiconductor substrate is roughened, contact holes are formed in predetermined areas, and then an aluminum layer containing silicon is formed, and the aluminum layer is formed in a predetermined area. The method is characterized in that aluminum wiring is formed by selectively removing the aluminum wiring according to the wiring pattern.
【０００７】[0007]
【作用】本発明者が種々の実験及び解析を行なった結果
、シリコンの析出位置は、平坦な部分ではなく、主とし
て角部や段差部に生ずることが判明した。すなわち、コ
ンタクトホールにおけるシリコン析出位置を確認したと
ころ、コンタクトホール底面の中央部ではなく、底面と
側壁とによって画成される角部に生じていた。この解析
結果に基けば、アルミニウム層を形成する前に半導体基
体のほぼ全面に亘って多数の角部を形成し、その後シリ
コンを含有したアルミニウム層を形成すれば、アルミニ
ウムに含有されたシリコンは半導体基体のほぼ全面に亘
って均一に分布するように析出し、コンタクトホールに
析出するシリコン量を極めて低減することができる。[Operation] As a result of various experiments and analyzes conducted by the present inventors, it has been found that silicon is deposited not on flat areas but mainly on corners and stepped areas. That is, when the silicon deposition position in the contact hole was confirmed, it was found that silicon was deposited not at the center of the bottom of the contact hole, but at the corner defined by the bottom and sidewalls. Based on this analysis result, if a large number of corners are formed over almost the entire surface of the semiconductor substrate before forming the aluminum layer, and then an aluminum layer containing silicon is formed, the silicon contained in the aluminum can be removed. The silicon is deposited so as to be uniformly distributed over almost the entire surface of the semiconductor substrate, and the amount of silicon deposited in the contact hole can be extremely reduced.
【０００８】本発明は、上述した認識に基き、層間絶縁
膜を形成した後その上にポリシリコン層を形成し、次に
ポリシリコン層表面に粗面処理を施し全表面に亘って多
数の凹凸を形成する。凹凸の形成に伴って基体の全表面
に亘って多数の角部が形成され、各角部にほぼ均一にシ
リコンが析出し、析出シリコンは基体の全面に亘って均
一に分布する。この結果コンタクトホールに析出するシ
リコン量を極めて低減することができる。Based on the above recognition, the present invention involves forming an interlayer insulating film, then forming a polysilicon layer thereon, and then roughening the surface of the polysilicon layer to form a large number of irregularities over the entire surface. form. As the irregularities are formed, many corners are formed over the entire surface of the substrate, silicon is deposited almost uniformly on each corner, and the deposited silicon is uniformly distributed over the entire surface of the substrate. As a result, the amount of silicon deposited in the contact hole can be extremely reduced.
【０００９】尚、層間絶縁膜としてＰ−ＳｉＯ のよう
な酸化シリコンを用いる場合、この酸化シリコン層表面
に粗面処理を施し、この上に直接シリコンを含有したア
ルミニウム層を形成してもほぼ同様の高価を達成できる
。従って、この場合ポリシリコン層の形成が不要になる
。[0009] When using silicon oxide such as P-SiO as an interlayer insulating film, the surface of the silicon oxide layer may be roughened and an aluminum layer containing silicon may be formed directly on it. can achieve high prices. Therefore, formation of a polysilicon layer is not necessary in this case.
【００１０】0010
【実施例】図１は本発明による半導体製造方法を説明す
るための一連の工程図である。本例では、Ｐ型基板上に
Ｎチャネル ＭＯＳトランジスタを形成する例について
説明する。図１（ａ） に示すように、Ｐ型シリコン基
板１に、例えば ＬＯＣＯＳ法により厚さ７００ｎｍの
シリコン酸化膜から成る素子分離絶縁膜２を形成する。
次に、９５０ ℃の酸素雰囲気で酸化処理を行ない、ゲ
ート絶縁膜３を形成するための厚さ２０ｎｍのシリコン
酸化膜を形成する。次に、原料ガスとしてモノシランを
用い減圧 ＣＶＤ法によりゲート電極４を形成するため
の膜厚４００ｎｍ のポリシリコン層を形成する。次に
、ホトエッチングにより多結晶シリコン層を除去すると
共にさらにシリコン酸化膜を除去してゲートパターンを
形成する。エッチングは、反応ガスとして例えば六フッ
化イオウと酸素を用いる異方性エッチングを用いること
ができる。次に、図１（ｂ） に示すように、ゲート電
極をマスクにして、イオン注入により、ヒ素を注入して
ソース及びドレイン拡散領域５及び６を形成する。次に
、窒素雰囲気下で ９５０℃３０分間加熱処理して不純
物活性化を行なう。次に、モノシランとフォスフィンジ
ボランを原料ガスとし、常圧ＣＶＤ 法により膜厚６０
０ｎｍ のＢＰＳＧ膜を層間絶縁膜７として形成する。
次に、層間絶縁膜７上に減圧ＣＶＤ 法により例えば厚
さ１００ｎｍのポリシリコン層８を形成する。次に、ポ
リシリコン層８の表面に粗面処理を施こす。この粗面処
理として、反応ガスとしてアルゴンガスを用い逆スパッ
タ法によるＲＦエッチングやＣＨＦ３、Ｃ２Ｆ６及びＨ
ｅの混合ガスによるドライエッチングを用いることがで
きる。このドライエッチングでは、入射イオンの入射エ
ネルギーに差異があるため微小な凹凸を形成することが
できる。また、エッチング深さは数１０Å程度とする。
尚、ポリシリコン層８は不純物をドープしたポリシリコ
ン又は不純物がドープされていないアンドープポリシリ
コンの両方を用いることができる。次に、図（ｃ） に
示すように、 ＲＩＥエッチングによりソース及びドレ
イン用のコンタクトホール９ａ及び９ｂを形成する。次
に、１％のシリコンを含有したアルミニウム層１０を形
成し、その後ホトエッチングにより所定の配線パターン
に従って選択的にアルミニウム層を除去してアルミ配線
パターンを形成する。このホトエッチングにおいて、ポ
リシリコン層８が不純物を含んでいる場合にはアルミニ
ウム層１０とポリシリコン層８の両方をエッチングし、
アンド−プポリシリコンの場合アルミニウム層１０だけ
をエッチングする。DESCRIPTION OF THE PREFERRED EMBODIMENTS FIG. 1 is a series of process diagrams for explaining the semiconductor manufacturing method according to the present invention. In this example, an example in which an N-channel MOS transistor is formed on a P-type substrate will be described. As shown in FIG. 1A, an element isolation insulating film 2 made of a silicon oxide film with a thickness of 700 nm is formed on a P-type silicon substrate 1 by, for example, the LOCOS method. Next, oxidation treatment is performed in an oxygen atmosphere at 950° C. to form a silicon oxide film with a thickness of 20 nm for forming the gate insulating film 3. Next, a polysilicon layer with a thickness of 400 nm for forming the gate electrode 4 is formed by low pressure CVD using monosilane as a raw material gas. Next, the polycrystalline silicon layer is removed by photoetching, and the silicon oxide film is further removed to form a gate pattern. For the etching, anisotropic etching using, for example, sulfur hexafluoride and oxygen as a reactive gas can be used. Next, as shown in FIG. 1B, using the gate electrode as a mask, arsenic is implanted by ion implantation to form source and drain diffusion regions 5 and 6. Next, impurity activation is performed by heat treatment at 950° C. for 30 minutes in a nitrogen atmosphere. Next, using monosilane and phosphine diborane as raw material gases, a film with a thickness of 60 mm was formed using the atmospheric pressure CVD method.
A 0 nm BPSG film is formed as the interlayer insulating film 7. Next, a polysilicon layer 8 having a thickness of, for example, 100 nm is formed on the interlayer insulating film 7 by low pressure CVD. Next, the surface of polysilicon layer 8 is roughened. This surface roughening treatment includes RF etching by reverse sputtering using argon gas as a reactive gas, CHF3, C2F6 and H
Dry etching using a mixed gas of e. In this dry etching, minute irregularities can be formed because there is a difference in the incident energy of incident ions. Further, the etching depth is approximately several tens of angstroms. For the polysilicon layer 8, both polysilicon doped with impurities and undoped polysilicon not doped with impurities can be used. Next, as shown in Figure (c), contact holes 9a and 9b for source and drain are formed by RIE etching. Next, an aluminum layer 10 containing 1% silicon is formed, and then the aluminum layer is selectively removed according to a predetermined wiring pattern by photoetching to form an aluminum wiring pattern. In this photoetching, if polysilicon layer 8 contains impurities, both aluminum layer 10 and polysilicon layer 8 are etched,
In the case of undoped polysilicon, only the aluminum layer 10 is etched.
【００１１】本発明は上述した実施例だけに限定されず
種々の変形が可能である。例えば、上述実施例では Ｍ
ＯＳトランジスタの製造方法を例にして説明したが、バ
イポーラトランジスタをはじめとして他の種々の半導体
装置の製造にも適用することができる。The present invention is not limited to the above-described embodiments, but can be modified in various ways. For example, in the above embodiment, M
Although the method for manufacturing an OS transistor has been described as an example, the present invention can also be applied to manufacturing various other semiconductor devices including bipolar transistors.
【００１２】また、上述した実施例では、層間絶縁膜上
にポリシリコン層を形成し、このポリシリコン層表面に
粗面処理を施す例を以て説明したが、層間絶縁膜として
Ｐ−ＳｉＯ のような酸化シリコンを用いる場合、ポリ
シリコン層を形成せず、酸化シリコン層表面を直接粗面
処理し、その上にシリコン含有アルミニウム層を形成す
ることもできる。Furthermore, in the above embodiment, a polysilicon layer is formed on an interlayer insulating film, and the surface of this polysilicon layer is subjected to surface roughening. When using silicon oxide, it is also possible to directly roughen the surface of the silicon oxide layer without forming a polysilicon layer, and then form a silicon-containing aluminum layer thereon.
【００１３】[0013]
【発明の効果】以上説明したように本発明によれば、半
導体基体表面に粗面処理を行ない基体のほぼ全面に亘っ
て微小な凹凸を形成し、その後アルミニウム層を形成し
ているから、シリコンが基体全面に亘って均一に析出す
る。この結果、コンタクトホールへのシリコン析出の集
中を防止でき、コンタクト抵抗を一層低減することがで
きる。As explained above, according to the present invention, the surface of a semiconductor substrate is roughened to form minute irregularities over almost the entire surface of the substrate, and then an aluminum layer is formed. precipitates uniformly over the entire surface of the substrate. As a result, silicon precipitation can be prevented from concentrating on the contact hole, and contact resistance can be further reduced.
【図１】図１は本発明による半導体装置の製造方法の一
連の工程を示す断面図である。FIG. 1 is a cross-sectional view showing a series of steps of a method for manufacturing a semiconductor device according to the present invention.
１ 基板 ７ 層間絶縁膜 ８ ポリシリコン層 ９ａ，９ｂ コンタクトホール １０ アルミニウム層 1 Board 7 Interlayer insulation film 8 Polysilicon layer 9a, 9b Contact hole 10 Aluminum layer
Claims (2)
、アルミ配線を形成するに際し、半導体基体表面に粗面
処理を行ない、次に所定の領域にコンタクトホールを形
成し、次に、シリコンを含有するアルミニウム層を形成
し、このアルミニウム層を形成すべき所定の配線パター
ンに従って選択的に除去してアルミ配線を形成すること
を特徴とする半導体装置の製造方法。1. After forming an interlayer insulating film on a semiconductor substrate, when forming aluminum wiring, the surface of the semiconductor substrate is roughened, contact holes are formed in predetermined areas, and then silicon is formed. 1. A method of manufacturing a semiconductor device, comprising forming an aluminum layer containing aluminum and selectively removing the aluminum layer according to a predetermined wiring pattern to form an aluminum wiring.
法において、層間絶縁膜上にポリシリコン層を形成し、
このポリシリコン層表面に粗面処理を行ない、次に所定
の領域にコンタクトホールを形成し、次にポリシリコン
層上にシリコンを含有するアルミニウム層を形成するこ
とを特徴とする半導体装置の製造方法。2. The method for manufacturing a semiconductor device according to claim 1, comprising: forming a polysilicon layer on the interlayer insulating film;
A method for manufacturing a semiconductor device, which comprises roughening the surface of the polysilicon layer, forming contact holes in predetermined areas, and then forming an aluminum layer containing silicon on the polysilicon layer. .
Priority Applications (1)
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|---|---|---|---|
| JP41776790A JPH04230024A (en) | 1990-12-27 | 1990-12-27 | Manufacture of semiconductor device |
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Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04230024A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0593031A2 (en) * | 1992-10-14 | 1994-04-20 | Sony Corporation | Semiconductor laser and method of manufacturing same |
| US5621746A (en) * | 1992-10-14 | 1997-04-15 | Sony Corporation | Semiconductor laser and method of manufacturing same |
| JP2015185793A (en) * | 2014-03-26 | 2015-10-22 | 株式会社豊田中央研究所 | semiconductor device |
-
1990
- 1990-12-27 JP JP41776790A patent/JPH04230024A/en active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0593031A2 (en) * | 1992-10-14 | 1994-04-20 | Sony Corporation | Semiconductor laser and method of manufacturing same |
| EP0593031A3 (en) * | 1992-10-14 | 1994-09-07 | Sony Corp | Semiconductor laser and method of manufacturing same |
| US5621746A (en) * | 1992-10-14 | 1997-04-15 | Sony Corporation | Semiconductor laser and method of manufacturing same |
| JP2015185793A (en) * | 2014-03-26 | 2015-10-22 | 株式会社豊田中央研究所 | semiconductor device |
| US9437700B2 (en) | 2014-03-26 | 2016-09-06 | Kabushiki Kaisha Toyota Chuo Kenkyusho | Semiconductor device |
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