JPH04229016A - 大電流用１／４ブリッジ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ゲートを介して遮断可
能な多数の半導体素子と、中心点に関して半導体素子と
対向位置する自由通過ダイオードとを含み、１／４ブリ
ッジ回路内の総合電流が多数の並列電路に分けられる大
電流用の１／４ブリッジ回路に関する。

【０００２】

【従来の技術】容量エレクトロニクスの分野での著しい
進歩により、多数の異なる型の部品が出現している。こ
こで、特に興味のあるのは、容量が少なく急速な制御を
可能にする新しい遮断器である。しかしながら、高電流
を遮断するため、費用のかかるスナバ電線を必要とする
ような部品を相変わらず、これまで利用している（例え
ば、より高い切換容量の方向への周知な利用に都合のよ
い精密構造の部品の一層の開発が多数の量ることができ
ない事柄や費用要因を持たらす。即ち、１．　　より大
きい容量は、より大きいチップ面と、それに対応した大
きい接触面を条件とする。（大きい面積の部品にとって
必要な）圧力接触における精密構造から出て来る問題は
、見通せない。 ２．　　ハウジングや張設システムは、大きい部品にと
って費用がかかる。 ３．　　圧力接触ハウジングでの必然的で低誘導制御装
置の取付けは問題である。 ４．　　回路内の電流強度の増加と共に望ましくない電
磁干渉の危険が増える。 ５．　　負荷回路の標遊インダクタンスがダイオードの
逆回復と共に、大きい過電圧ピークを起こす。 ６．　　半導体スイッチの拡大は、製造の場合、利益を
減少する。いわゆるウェーハ修理技術により、この欠点
は部分的にだけ除去できる。これらの問題を克服するた
めの試みにおいて、ずっと以前から、わずかな回路費用
で高容量を制御できるという希望が使用者側にある。

【０００３】しかし、効率的な半導体素子の全体の問題
において、最も望ましい切換素子（半導体チップ）はで
きる限り、使用に都合よく包装されるモジュールを使用
者に使用しなくてはならないことを忘れてはならない。 そのため、高電流に半導体スイッチを利用することは行
なわれていなかった。むしろ、容量半導体は、有利なモ
ジュール構造を考慮して開発されるべきであろう。その
際、対応する容量範囲において最も重要な回路配置から
目を離してはならない。例えば、そのためにインバータ
、チョッパ回路等が必要である。

【０００４】１９８８年５月４日及び５日のＥＴＧ専門
会議での　Ｆｒｉｅｄｒｉｃｈ　ＳｐｅｔｈによるＥＴ
Ｇ専門レポート２３号、３０５−３１４頁にある「容量
エレクトロニクスの遮断可能素子およびその利用」とい
うレポートによると、遮断可能な半導体素子と並び自由
通過ダイオードを含むトランジスタモジュールの使用は
周知である。インダクタンスをできる限り小さくするこ
とが、この回路の目的である。

【０００５】容量範囲を拡大するため、更に、多くの同
一のトランジスタモジュールを並列に接続することが提
案されている。その際、例えば、エミッタ、コレクタ、
ベースを低誘導電流母線により連結すると都合がよい。 ＧＴＯｓ（ゲートターンオフサイリスタ）では、この立
場は全く異なる。個々の素子の最小の切換遅れにおいて
、電流が余分に大きくなり過ぎるという危険があるので
、ＧＴＯは並列に接続されない。しかし、例えば、電子
過電流保護機構が故障していれば、従来の三相インバー
タにおいても過電流の問題が生じる。この場合に、上記
レポートにおいて、分岐でのエラー発生に際し、残りの
分岐の目標とする点弧により焼き切れるヒューズを給電
ライン設けることが提案されている。この処置の大きい
欠点は、インバータ全体が即座に作動しなくなることで
ある。

【０００６】Ｈ．　Ｓａｏｔｏｍｅ　　と　Ｓ．　Ｋｏ
ｎｉｓｈｉｃ著の「逆導通ＧＴＯサイリスタ使用の高電
圧ＧＴＯインバータ」の論文から、直列接続のＧＴＯｓ
のあるインバータ回路が周知である。ＧＴＯｓの負荷を
避けるため、リード線に十分なインダクタンスが設けて
ある。

【０００７】

【発明が解決しようとする課題】本発明の課題は、高負
荷電流の場合に、高度な動作信頼性があり、できる限り
わずかな費用で実現される最初に述べた種類の１／４ブ
リッジ回路を提供することである。

【０００８】

【課題を解決するための手段】本発明によると、この解
決策は、 ａ）各々の電路に対して、実質的に付設したクランプコ
ンデンサが、自由通過ダイオードと遮断可能な半導体素
子と並列に配置され、それぞれの自由通過ができる限り
最小のインダクタンスを有し、 ｂ）１／４ブリッジ回路の負荷ラインと電路の中心点と
の間に、電流上昇速度を制限するインダクタンスを設け
、切換遅延により生じる突入電流が、遮断可能な半導体
素子を過負荷にしない、ことにある。

【０００９】本発明の本質は、全電流が、適当な仕方で
配置され、大きくなくて、小さい多数の容量素子により
切換えられ、同時に最小のインダクタンスのある並列の
自由通過路を備えていることにある。各々の電路はその
上、特有の自由通過ダイオードや、少なくとも付設して
ある主に特有のｄｉ／ｄｔクランプを自由に使用する。 電流上昇速度を制限するインダクタンスは、切換の際の
避けられない非同期性にもかかわらず、確実な動作を保
証する。

【００１０】本発明による配置の長所は、技術水準と比
較すると、明らかに小さい過電圧を生じることにある。 チップ（半導体素子、セラミックコンデンサ）が高電流
構造の場合よりも小さく、構造グループ当りのループが
小さくなる。同時に、電流が多くの電路（構造グループ
）に分かれ、個々の（終端効果で回避できない）ループ
にわずかな電流が流れる。

【００１１】特に上記インダクタンスは短絡ヒューズの
機能も図る。この場合、インダクタンスは、検出時間お
よび切換遅延により与えられる期間内で電流が短絡の際
、最大の遮断電流を越えないように配分される。それに
より、別々の外部の短絡ヒューズを不要にできる。一体
化した短絡ヒューズは、つまり、急速に正しく反応でき
る。

【００１２】別の有利な処置は各々の電路において、中
心点と負荷ラインとの間に従来のヒューズを設けること
である。つまり、半導体素子が何かの理由で欠陥のある
ものとなり、それに応じて遮断能力を失うと、付属の溶
融ヒューズが焼け切れ、それにより欠陥のある電路を除
去する。しかし、実際に設けてある冗長のため、全体の
回路配置は相変らず、所望の機能を実行できる。

【００１３】ブリッジ回路の特別に簡単な制御は、同じ
１／４ブリッジ分岐に属する遮断可能な半導体素子が、
それぞれのゲートに関して電位分離するゲートユニット
により制御されるときに生じる。平衡した静的電流分配
を保証するため、並列電路に、例えば、電流を制限する
インダクタンスと直列に抵抗を設けることができる。全
負荷の場合、電圧降下が０．１〜１Ｖ、特に、０．２〜
０．５Ｖになるように抵抗値が配分される。

【００１４】抵抗は、とくに、少なくとも一部分、ヒュ
ーズにより形成される。それにより、電路内に欠陥があ
る場合、回路配置の全故障を避けることができる。本発
明は、特にまた、ＥＰＯ２６０４７１号公報から周知な
カスケード回路と関連して適し、このカスケード回路に
は、ゲートと大容量バイポーラ素子（ＧＴＯ、ＦＳＧＴ
Ｏ、ＦＣＴｈ等）のカソードとの間に少なくとも１つの
ＭＯＳＦＥＴ、ツエナーダイオードおよびダイオードと
並列なキャパシタンスが設けてある。その際、静的電流
分配のための抵抗は、低電圧ＭＯＳＦＥＴｓ（即ち、抵
抗と温度依存）のチャネルにより形成される。つまり、
このＭＯＳＦＥＴは、同時に２つの機能を図る。更に、
カスケード回路は、電路当りの比較的小さい容量のため
、経済的に取り付けることができ、即ち、小さいＭＯＳ
ＦＥＴｓで十分である。

【００１５】それぞれのインダクタンスに印加する電圧
を測定し、遮断可能な半導体素子の負荷を検出する手段
を設ければ、ブリッジ回路の特に簡単な監視ができる。 この監視は、遮断器の直ぐ近くで行ない、わずかな費用
で実現できる。遮断可能な半導体素子として、この発明
では、とくに、ＦＣＴｈｓ（フィールドコントロールサ
イリスタ）やＣＦＣＴｈｓ（相補フィールドコントロー
ルサイリスタ）が取付けられる。これらの電流を制限し
ない素子は、非常に速く制御できる。それで、費用のか
かるスナバ回路を不要にできる。

【００１６】並列の電路間のインダクタンスを最小にす
るため、未統一の主電極を持つ１／４ブリッジ分岐の対
応する遮断可能な半導体素子が共通の電流母線に取付け
られる。正給電ラインには、ＨＳ分岐（高位側）のＦＣ
Ｔｈｓのアノード側がハンダ付けされ、負給電ラインに
は、ＬＳ分岐（低位側）のＣＦＣＴｈｓがハンダ付けさ
れる。並列電路の素子（遮断可能な半導体素子、自由通
過ダイオード、クランプコンデンサ）は、カプセル化さ
れずに共通のハウジング内で、十分に相互に熱接触して
収容される。低誘導並列回路のため、この場合、各々の
半導体素子に別々のクランプコンデンサを設ける必要が
ない。換言すれば、コンデンサと電路との間に厳密な関
係がない。この規則の緩みは、電路間の小さいインダク
タンスに基づき可能である。それに応じて、遮断器、自
由通過ダイオードより小さいクランプコンデンサを設け
ることができる。

【００１７】上記容量範囲での中心回路配置として、例
えば、未公開のスイス特許出願ＣＨ−２１６０／９０に
開示されているブリッジ回路がある。本発明による配置
の本質的観点は、周知な半ブリッジ回路を２つの相互に
分割した１／４ブリッジ分岐に分けたことにある。各々
の１／４ブリッジは、この発明によると、多数の並列モ
ジュールから成る。各々のモジュールは、更に、遮断可
能な半導体素子、対向位置する自由通過ダイオード、ク
ランプコンデンサを含む。これらの３つの素子は、空間
的に共に配置され、低誘導に連結される。

【００１８】本発明によるモジュールで有利な直列回路
を実現できる。とりわけ、カスケード回路は、この点で
、大きい長所を有する。というのは、異なる電位にある
ゲートにとって、わずかな制御容量のため、特有の給電
ユニットを設けなくてよいからである。本発明に適する
カスケードはＥＰ２６０４７１号から周知である。同一
発明者の名称の下で同一日に出願人により提出された出
願である「過電流保護装置付きインバータ」のブリッジ
見通しにより、より適切な実施例が明らかである。

【００１９】特許請求の範囲の全体から別の有利な実施
例が明らかである。

【００２０】

【実施例】実施例に基づき、図を参照してこの発明を次
に詳細に説明する。図で使用した参照番号およびその意
味を、参照番号リストでまとめてリストアップしてある
。基本的には、図の同一部品は同一参照番号をつけてあ
る。図１の（ａ）及び（ｂ）は、本発明によるブリッジ
回路の第１実施例を示す。回路の入力側は、正および負
の給電ライン１、２により形成される。出力側には、負
荷４として例えば、三相モータに必要な三相の内の一相
に送られる負荷ライン３が使用される。

【００２１】図１の（ａ）及び（ｂ）で示す半ブリッジ
は、２つの１／４ブリッジ分岐に分けられる。以下にお
いて、図１（ｂ）で示す１／４ブリッジ分岐を、ＨＳ（
高位側）分岐と称し、図１（ａ）で示す１／４ブリッジ
分岐を、ＬＳ（低位側）分岐と称する。この表示により
、遮断可能な半導体素子が正給電ラインまたは負給電ラ
インのいずれに接続されているのかどうかが示される。

【００２２】本発明の特徴によると、消費される全電流
（即ち、ブリッジ回路を通して全部合わせて負荷４に送
られる電流）が多数の並列の電路に分けられる。各々の
電路は、少なくとも１つのゲートを介して遮断可能な半
導体素子５．１，５．２，・・・；５．ｎ，６．１，６
．２，・・・６．ｎ，と、自由通過ダイオード７．１，
７．２，・・・，７．ｎ，８．１，８．２，・・・８．
ｎと、クランプコンデンサ９．１，９．２，・・・，９
．ｎ，１０．１，１０．２，・・・１０．ｎとを含む。 １／４ブリッジ分岐は、つまり、一定数のＬＳモジュー
ル１１．１，１１．２，・・・，１１．ｎと、ＨＳモジ
ュール１２．１，１２．２，・・・，１２．ｎに分けら
れている。

【００２３】理解を容易にするために、次に一つだけ（
第１電路“・，１”）に関して説明する。残りの電路に
も大てい当て嵌まる。ＬＳモジュール１１．１では、半
導体素子５．１は、そのカソードが負給電ライン２に接
続されている。アノード側に、モジュールの中心点Ｍ１
．１（負荷ライン３への出力）がある。この中心点に関
して対向して、カソードが正給電ライン１に接続する自
由通過ダイオード７．１がある。逆回復電圧ピークをト
ラップするためにクランプコンデンサ９．１が半導体素
子５．１と自由通過ダイオード７．１に並列に配置され
る。

【００２４】３つの構成要素５．１，７．１および９．
１は空間的に接近して配置され、低誘導連結で接触し、
対応する自由通過路は、最小のインダクタンスを有する
。とくに、未公開のスイス特許出願であるＣＨ−２１０
６／９０に記載されているのと同様にしてモジュール１
１．１が構成されている。ＨＳモジュール１２．１は、
半導体素子６．１と自由通過ダイオード８．１の位置が
交換されていることでＬＳモジュール１１．１と異なる
。つまり、ここでは、遮断可能な半導体素子６．１はそ
のアノードが正給電ラインに直接接続している。残りの
モジュールにおいて、ＬＳモジュール１１．１について
述べたことが同様に当て嵌まる。

【００２５】特別に有利な実施例によると、負荷ライン
３と電流分岐（ＨＳモジュール、ＬＳモジュール）の各
々の中心点との間に、小インダクタンスＬ１１．１，・
・・，Ｌ１１．ｎ，Ｌ２１．１，・・・Ｌ２１．ｎが配
置されている。これらのインダクタンスは、この発明に
よると多くの機能を引き受けることができる。インダク
タンスＬ１１．１の第１の課題は、過渡電流分配の平衡
にある。半導体素子は互いの間で一定のパラメータのバ
ラツキを有し、制御が確実に同期したものとなり得ない
ので、例えば、遮断に際して、全ての素子が同時に遮断
状態に移行しないということが不可避である。むしろ、
モジュールの本体と後続部分との間で、無視できない時
間遅れが生じる。この時間内で、電流が個々のまだ接続
している素子に集中する。

【００２６】インダクタンスＬ１１．１は、その接続と
遮断の差が、過渡電流分配に著しい影響を与えないよう
に容量が選択される。換言すれば、この種の切換遅れに
よる電流増大は強く抑制され、遮断可能な半導体素子は
過負荷を受けない。実際値は規則どおりに難なく確認で
きるが、実際の使用において、期待される最大の時間遅
れも、発生電圧も知られている。

【００２７】特に有利な実施例によると、インダクタン
スＬ１１．１はまた、第２の機能、即ち短絡保証の機能
を満たす。短絡のため電流が急上昇すると、このエラー
をまず第１に見つけ、半導体素子が遮断される。短絡の
検出も、遮断にも一定時間が必要である。基準負荷（個
々の電路で）から出発すると、この時間内では、電流は
最大遮断可能な限界電流以上に上昇することはない。

【００２８】過電流の検出は、主に、各々のモジュール
内で別々に行なわれる。例えば、インダクタンスＬ１１
．１に印加する電圧を測定する手段を設けることができ
る。電圧が電流の時間的変化に比例することは周知であ
る。上記電圧の簡単な時間積分により、電流を計算でき
る。この過電流機能が、接続遮断遅延（即ち、不平衡な
過渡電流分配）により解除されるように、当然設計しな
くてはならない。

【００２９】並列モジュール１１．１，・・・，１１．
ｎ，１２．１，・・・，１２．ｎの中心点Ｍ１．１，・
・・Ｍ１，ｎ，Ｍ２．１，・・・，Ｍ２，ｎの間に配置
されたインダクタンスＬ１１．１等は、モジュールが２
００Ａで接続し、約２．５ＫＶで遮断すると仮定すると
、典型的には数μＨの範囲にある。個々のモジュールの
間で入力側連結部は、低誘導率でなければならない。つ
まり、正給電ライン１のインダクタンスＬ１２．１，Ｌ
１２．２，・・・，Ｌ１２．ｎ、Ｌ２２．１，Ｌ２２．
２，・・・，Ｌ２２．ｎおよび負給電ライン２のインダ
クタンスＬ１３．１，Ｌ１３．２，・・・，Ｌ１３．ｎ
、Ｌ２３．１，Ｌ２３．２，・・・Ｌ２３．ｎはできる
限り小さく保持される。

【００３０】これに関連して特に有利である実施例を図
２の（ａ）及び（ｂ）で示す。第１実施例（図１（ｂ）
）と同じ原理からＨＳ分岐（図２（ｂ））は構成されて
いるが、ＬＳ分岐（図２（ａ））は、普通の半導体素子
（図１（ａ）の５．１，５．２・・・，５．ｎ）の代わ
りに相補遮断可能な半導体素子１３．１，１３．２，・
・・，１３．ｎを使用している点で異なっている。ゲー
トをアノード側に設けることにより、相補回路ブレーカ
を特徴づける。

【００３１】この点で、例えば未公開のスイス特許出願
（ＣＨ−１９４０／９０−５）に記載されているような
ＣＦＣＴｈｓ（相補フィールド制御サイリスタ）が特に
有利である。素子対ＦＣＴｈ／ＣＦＣＴｈは、広範囲に
対応する電気的パラメータを有する。更に、両方の素子
タイプは、激しく（スナバなしに）制御できる。図２の
（ａ）及び（ｂ）で示す実施例の大きい長所は、ＨＳ分
岐（図２（ｂ））でも、ＬＳ分岐（図２（ａ））でも、
並列の半導体素子６．１，６．２，・・・，６．ｎ，１
３．１，１３．２，・・・，１３．ｎが、その未構造側
で（即ち、ＦＣＴｈでのアノードおよびＣＦＣＴｈでの
カソードで）、給電ライン（１、２）の対応する母線と
直結できることにある。その結果、素子は互いに良好な
熱的接触をする。同じく、ここでは、都合の悪いインダ
クタンスＬ１２．１，Ｌ１２．２，・・・，Ｌ１２．ｎ
−１、Ｌ２２．１，Ｌ２２．２，・・・，Ｌ２２．ｎ−
１（正給電ライン１）およびインダクタンスＬ１３．１
，Ｌ１３．２，・・・，Ｌ１３．ｎ−１、Ｌ２３．１，
Ｌ２３．２，・・・，Ｌ２３．ｎ−１（負給電ライン２
）が最適に小さい。

【００３２】主に、１／４ブリッジ分岐の素子（半導体
素子、自由通過ダイオード、クランプコンデンサ）が共
通のハウジング１４．１，１４．２に収容され、大気の
影響に対する保護を提供する。即ち、ＬＳモジュールお
よびＨＳモジュール１１．１，・・・，１１．ｎ，１２
．１，・・・，１２．ｎ（図１（ａ）及び（ｂ））の個
々のハウジングは、簡単に加工できる薄板から作れる安
価なハウジング１４．１、１４．２（図２（ａ）及び（
ｂ））のため、除去できる。

【００３３】並列の電路で平衡な静的電流分配を保証す
るため、例えば、電流を制限するインダクタンスと直列
にそれぞれ抵抗Ｒ１．１，Ｒ１．２，・・・，Ｒ１．ｎ
、Ｒ２．１，Ｒ２．２，・・・，Ｒ２．ｎを設けること
ができる（図１（ａ）及び（ｂ））。抵抗値は、全負荷
の場合、０．１〜１Ｖ、特に、０．２〜０．５Ｖの電圧
降下が生じるように配分される。

【００３４】図３は、ポテンシャル分離ゲート信号を発
生する共通ゲートユニット１５を示す。ＨＦ中継器１６
の入力には、例えば、それ自体周知な仕方で、異なるポ
テンシャルで伝送される矩形パルスが印加される。並列
出力が、１／４ブリッジ分岐の遮断可能な半導体素子を
従来の仕方または、ＥＰ−２６０４７１号から周知なカ
スケード回路に対応して制御する（例えば、素子５．１
，５．２，・・・，５．ｎ、に対して）ＭＯＳＦＥＴｓ
のゲート端子に通じる。この有利なカスケード回路は、
ツエナーダイオードとコンデンサの並列回路から成り、
一方が半導体のゲートと、他方がカソードに接続された
ＭＯＳＦＥＴｓの電極との間に配置される。

【００３５】ＨＦ中継器１６は、それ自体、完全なポテ
ンシャル分離のため利用できるか、ポテンシャル分離す
るファイバ光学連結により制御される。過渡電流分配が
インダクタンスＬ１１．１，・・・，Ｌ１１．ｎ，Ｌ２
１．１，・・・，Ｌ２１．ｎにより平衡されると、特に
、遮断可能な半導体の負荷を検出することが簡単となる
。本発明によると、各々の電路に対して、それぞれのイ
ンダクタンスに印加する電圧を測定する手段が設けてあ
る。時間に関する電圧の積分により、周知なように、流
れる電流（積分時間内で変化する部分）を得る。この測
定に基づく信号を過電流検出のために使用できる。

【００３６】遮断可能な半導体素子として、特に有利な
ＦＣＴｈ、ＣＦＣＴｈと並んで、原則的に、わずかな記
憶時間（接続時間＜２００ナノ秒）の急速なスナバのな
い全てのスイッチが適する。そのスイッチに例えば、細
構成のＧＴＯ（特許出願ＣＨ−１９４０／９０−５０参
照）または、小電圧のためＩＧＢＴ（絶縁ゲートバイポ
ーラトランジスタ）が付属する。

【００３７】それにより、並列接続したモジュールの１
つが故障して、全ブリッジ回路が動作しなくなるので、
各々のモジュールで、中心点と負荷ラインとの間に、ヒ
ューズ１７．１，１７．２，・・・，１７．ｎ、１８．
１，１８．２，・・・，１８．ｎ（図１（ａ）及び（ｂ
））を設けるとよい。このヒューズは、半導体素子の欠
陥の際に切れる。冗長（安全余裕）に基づいて、ブリッ
ジ回路は、それにもかかわらずなお、故障なく機能する
。ヒューズは少なくとも、部分的（全体的でない）に安
定した電流分配の平衡に役立つ。

【００３８】インダクタンスＬ１１．１、抵抗Ｒ１．１
、ヒューズ１７．１は、その都度、選択的に１／４ブリ
ッジモジュール内またはそれ以外に配置できる。使用者
から見ると、いずれにせよ回路内で直列に設けねばなら
ないもの（例えば、電流制限インダクタンス等）を、予
め、個々のモジュール内で一体化しているのは当然長所
である。

【００３９】図４は結局、高電圧の処理に適する直列−
並列ブリッジ回路を示す。２つの並列のＬＳモジュール
１１．１と１１．２，１１．３と１１．４，１１．５と
１１．６のある２つの段が示されている。両方の最上の
ＬＳモジュール１１．１と１１．２の中心点は、電流制
限インダクタンスＬ１１．１，Ｌ１１．２を介して、正
給電ライン１（入力）に接続する。その都度、遮断可能
な半導体素子のカソードと接続するモジュール端子が、
電流母線１９．２（第１段から出る）と低誘導率で連結
される。同じく、残りのモジュール端子（自由通過ダイ
オードのカソード）は、電流母線１９．１と並列に接続
する。

【００４０】次の段（ＬＳモジュール１１．３，１１．
４）の中心点は更に、インダクタンスＬ１１．３，Ｌ１
１．４を介して、電流母線１９．２（先行の段の出力）
に接続する。第１段と同じ意味で、２つの電流母線２０
．１，２０．２が設けられる。第３段（ＬＳモジュール
１１．５，１１．６）が類似して接続される。電流母線
２１．２は、１／４ブリッジモジュールの直列−並列回
路の出力である。

【００４１】つまり、個々の分岐が全て合わせて互いに
接続され、遮断可能な半導体素子５．１の直列回路が生
じる。インダクタンスＬ１１．１，・・・は、並列分岐
においても、全直列分岐においても、電流上昇速度を制
御するのに役立つ。自由通過ダイオード７．１，・・・
と、クランプコンデンサ９．１，・・・は、それぞれの
半導体素子５．１，・・・での電圧制限のため（コンデ
ンサは、常に少なくとも部分的に負荷されたままである
）、または、スナブする（その時、遮断可能な素子が接
続中、コンデンサが放電される）のに役立つ。

【００４２】前記実施例で使用されるＬＳモジュール１
１．１，・・・，１１．６は、図１で示したモジュール
と対応して構成できる。自由通過ダイオードおよびクラ
ンプコンデンサは、この場合、対応する素子グループの
遅延接続の場合も、早すぎる遮断の場合も電圧を制限す
る。 ダイオードとコンデンサは、その際、過電圧保護（容量
が常に帯電されている）にも、スナバ（容量が周期的に
放電される）にも利用できる。

【００４３】主に遮断可能な半導体素子は、カスケード
回路により制御される。この場合、激しく異なるポテン
シャルにあるゲートにとって、無視できる小さい制御出
力のため、特有の給電ユニットを設けていないので、前
記制御は特に簡単になる。全体的に見て次の要因が費用
の削減に通じる。 １．　　全ての市場で、例えば、２００Ａ〜３ＫＡを投
入できる標準コンポーネントの使用。 ２．　　費用のかかるセッティングが不要である。小さ
い平均的なチップに、安価なハンダ技術を使用できる。 ３．　　簡単で、必要ならばその上ポテンシャル分離冷
却ができる。 ４．　　この発明によるブリッジ回路は高電流を処理で
きる。効率のよいコンポーネントの開発と連結する費用
が避けられる。 ５．　　チップと冷却体との間の直接のハンダ接続によ
り、通常の（高電流構造では普通である）技術水準にお
ける圧接ハウジングで実現できるものより更に小さい熱
移動抵抗が生じる。 ６．　　簡単で効果のある保護着想が使用される。

【００４４】結局、本発明によると、多くの使用範囲に
とって中心的な効率のよい回路を実現するための新たな
方法が開始されることが保持できる。

【図面の簡単な説明】

【図１】（ａ）、（ｂ）はＦＣＴｈｓを備えた別々のモ
ジュールで構成したブリッジ回路の回路配置を示す。

【図２】（ａ）、（ｂ）は単−冷却用回路配置を示す。

【図３】電位分離ＨＦトランスミッタを備えた共通ゲー
トユニットを示す。

【図４】直列並列回路配置を示す。

【符号の説明】

１　　正給電ライン ２　　負給電ライン ３　　負荷ライン ４　　負荷 ５．１，・・・，５．ｎ　　遮断可能な半導体素子６．
１，・・・，６．ｎ　　遮断可能な半導体素子７．１，
・・・，７．ｎ　　自由通過ダイオード８．１，・・・
，８．ｎ　　自由通過ダイオード９．１，・・・，９．
ｎ　　クランプコンデンサ１０．１，・・・，１０．ｎ
　　クランプコンデンサ１１．１，・・・，１１．ｎ　
　ＬＳモジュール１２．１，・・・，１２．ｎ　　ＨＳ
モジュール１３．１，・・・，１３．ｎ　　相補半導体
素子１４．１，１４．２　　ハウジング １５　　ゲートユニット １６　　ＨＦトランスミッタ

Claims (10)

【特許請求の範囲】
1. 【請求項１】　　その時々にゲートを介して遮断可能な
   多数の半導体素子（５．１，・・・，５．ｎ，；６．１
   ，・・・，６．ｎ）と、中心点（Ｍ１．１，・・・，Ｍ
   １．ｎ；Ｍ２．１，・・・，Ｍ２．ｎ）に関して前記半
   導体素子の各々と対向位置する自由通過ダイオード（７
   ．１，・・・，７．ｎ；８．１，・・・，８．ｎ）とを
   含み、１／４ブリッジ回路の総合電流が多数の並列電路
   に分けられる大電流用１／４ブリッジ回路において、 ａ）各々の電路には実質的に自由通過ダイオード（７．
   １，・・・，７．ｎ；８．１，・・・，８．ｎ）と並列
   の付設クランプコンデンサ（９．１，・・・，９．ｎ；
   １０．１，・・・，１０．ｎ）と、遮断可能な半導体素
   子（５．１，・・・，５．ｎ，；６．１，・・・，６．
   ｎ）とが配置され、それぞれの自由通過路は、できる限
   り最小のインダクタンスを有し、 ｂ）１／４ブリッジ回路の負荷ライン（３）と、電路の
   各々の中心点（Ｍ１．１，・・・，Ｍ１．ｎ；Ｍ２．１
   ，・・・，Ｍ２．ｎ）との間に、電流上昇速度を制限す
   るインダクタンス（Ｌ１１．１，・・・，Ｌ１１．ｎ，
   Ｌ２１．１，・・・，Ｌ２１．ｎ）が設けており、切換
   遅延により生じる突入電流が遮断可能な半導体素子（５
   ．１，・・・，５．ｎ，；６．１，・・・，６．ｎ）を
   過負荷にしないことを特徴とする１／４ブリッジ回路。
2. 【請求項２】　　電流上昇速度を制限するインダクタン
   ス（Ｌ１１．１，・・・，Ｌ１１．ｎ，Ｌ２１．１，・
   ・・，Ｌ２１．ｎ）が、その時々に短絡保証の意味で測
   定され、電流の短絡に際して、検出時間と切換遅延によ
   り与えられる期間内で、最大遮断可能電流を越えないこ
   とを特徴とする請求項１記載の１／４ブリッジ回路。
3. 【請求項３】　　同じ１／４ブリッジ分岐に属する遮断
   可能な半導体素子（５．１，・・・，５．ｎ，；６．１
   ，・・・，６．ｎ）が、その時々のゲートに関して電位
   分離される共通のゲートユニット（１５）により制御さ
   れることを特徴とする請求項１記載の１／４ブリッジ回
   路。
4. 【請求項４】　　静的電流分配を平衡するため、並列電
   路内でインダクタンスと直列に、主に少なくとも部分的
   にヒューズにより形成される抵抗が設けてあることを特
   徴とする請求項１記載の１／４ブリッジ回路。
5. 【請求項５】　　遮断可能な半導体素子（５．１，・・
   ・，５．ｎ，；６．１，・・・，６．ｎ）はカスケード
   回路の一部分であり、その際、その都度、少なくとも１
   つのＭＯＳＦＥＴが遮断可能な半導体素子（５．１，・
   ・・，５．ｎ，；６．１，・・・，６．ｎ）と直列に設
   けてあり、ＭＯＳＦＥＴはそのチャネル抵抗と共に静的
   電流分配の平衡にも役立つことを特徴とする請求項１記
   載の１／４ブリッジ回路。
6. 【請求項６】　　遮断可能な半導体素子の負荷を検出す
   るため、その時々にインダクタンス（Ｌ１１．１，・・
   ・，Ｌ１１．ｎ，Ｌ２１．１，・・・，Ｌ２１．ｎ）に
   印加される電圧を測定する手段が設けてあることを特徴
   とする請求項１記載の１／４ブリッジ回路。
7. 【請求項７】　　遮断可能な半導体素子（５．１，・・
   ・，５．ｎ，；６．１，・・・，６．ｎ）がＦＣＴｈｓ
   またはＣＦＣＴｈｓであることを特徴とする請求項１記
   載の１／４ブリッジ回路。
8. 【請求項８】　　並列電路間でのインダクタンス（Ｌ１
   ２．１，・・・，Ｌ１２．ｎ−１，Ｌ１３．１，・・・
   ，Ｌ１３．ｎ−１，Ｌ２２．１，・・・，Ｌ２２．ｎ−
   １，Ｌ２３．１，・・・，Ｌ２３．ｎ−１）を最小にす
   るため、不統一な主電極のある１／４ブリッジ分岐の対
   応する遮断可能な半導体素子（５．１，・・・，５．ｎ
   ，；６．１，・・・，６．ｎ）が共通の電流母線上に取
   付けられていることを特徴とする請求項１記載の１／４
   ブリッジ回路。
9. 【請求項９】　　並列電路の遮断可能な半導体素子（５
   ．１，・・・，５．ｎ，；６．１，・・・，６．ｎ）、
   自由通過ダイオード（７．１，・・・，７．ｎ；８．１
   ，・・・，８．ｎ）、クランプコンデンサ（９．１，・
   ・・，９．ｎ；１０．１，・・・，１０．ｎ）は、良好
   な相互に熱接触する共通のハウジング内に分離されない
   で収容されていることを特徴とする請求項８記載の１／
   ４ブリッジ回路。
10. 【請求項１０】　　ａ）遮断可能な半導体素子（５．１
    ，・・・）の直列回路が生じ、ｂ）インダクタンス（Ｌ
    １１．１，・・・）が、並列分岐においても直列分岐に
    おいても電流上昇速度を制限するのに役立ち、ｃ）自由
    通過ダイオード（７．１，・・・）、クランプコンデン
    サ（９．１，・・・）は、それぞれの半導体素子（５．
    １，・・・）での電圧制限かまたは電流急激変化防止に
    役立つように請求項１記載の１／４ブリッジ回路が相互
    に接続されていることを特徴とする回路配置。