JPH04223679A - Solid-state image pickup device - Google Patents

Abstract

PURPOSE:To obtain a solid-state image pickup device which is made to attain canceling the dispersion of the characteristic of a reading circuit. CONSTITUTION:An MOSFET for selection 2-n is made on by a first selecting pulse phis,n,1 from a scanning circuit 6 and a signal output corresponding to the exposure quantity of a photodiode 1-n is read to an output line 3 through an MOSFET for amplification 7-n. Next, an MOSFET for reset 8-n is made on by a second selecting pulse phis,n,2 from the scanning circuit 6 and the electric potential of the photodiode 1-n is reset to reset electric potential VR, after that, an MOSFET for switch 11-n is made on by a third selecting pulse phis,n+1,1 from the scanning circuit 6 and the signal output of the reset picture element 1-n is read to an output line 3'. An output signal that the dispersion of the threshold value voltage of a reading circuit is canceled can be obtained by taking the difference of the above-mentioned read two signal outputs.

Description

【発明の詳細な説明】[Detailed description of the invention]

【０００１】0001

【産業上の利用分野】この発明は、画素レベルでの信号
増幅を行う増幅型固体撮像装置における読み出し回路の
特性ばらつきの改善に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to improvement of variations in characteristics of readout circuits in amplified solid-state imaging devices that amplify signals at the pixel level.

【０００２】0002

【従来の技術】従来、固体撮像装置としては種々の構成
のものが提案されているが、増幅型ＭＯＳラインセンサ
としては図１１に示すような構成のものが知られている
。 この構成例は、昭和５８年度電子通信学会総合全国大会
予稿集（ｐ．５−１１２　）　に示されているエリアセ
ンサの１ライン分を取り出してラインセンサとして構成
したものである。かかる構成のラインセンサは、ＩＥＥ
Ｅ　ＪＯＵＲＮＡＬ　ＯＦ　ＳＯＬＩＤ　ＳＴＡＴＥ　
ＣＩＲＣＵＩＴＳ，ＶＯＬ．　ＳＣ−４，　ＮＯ．　６
，　１９６９　（ｐｐ．３３３　〜３４２　）　にも開
示されている。この構成例においては、各フォトダイオ
ード１−１，　１−２，・・・はそれぞれ増幅用ＭＯＳ
ＦＥＴ７−１，　７−２，・・・のゲートに接続され、
該増幅用ＭＯＳＦＥＴ７−１，　７−２，・・・を介し
て選択用ＭＯＳＦＥＴ２−１，　２−２，・・・にそれ
ぞれ接続されるようになっている。そして各フォトダイ
オード１−１，　１−２，・・・には更にリセット電源
５に一端を接続したリセット用ＭＯＳＦＥＴ８−１，　
８−２，・・・が接続されており、各リセット用ＭＯＳ
ＦＥＴ８−１，　８−２，・・・の各ゲートには、それ
ぞれ次段の走査パルスφＳ２，φＳ３，・・・が印加さ
れるように構成されている。2. Description of the Related Art Conventionally, various configurations of solid-state imaging devices have been proposed, and a configuration as shown in FIG. 11 is known as an amplification type MOS line sensor. In this configuration example, one line of the area sensor shown in the Proceedings of the 1985 National Conference of the Institute of Electronics and Communication Engineers (p. 5-112) is taken out and configured as a line sensor. A line sensor with such a configuration is based on the IEE
E JOURNAL OF SOLID STATE
CIRCUITS, VOL. SC-4, NO. 6
, 1969 (pp. 333-342). In this configuration example, each photodiode 1-1, 1-2,... is an amplification MOS
Connected to the gates of FET7-1, 7-2,...
They are connected to the selection MOSFETs 2-1, 2-2, . . . via the amplification MOSFETs 7-1, 7-2, . Each photodiode 1-1, 1-2, . . . is further provided with a reset MOSFET 8-1, one end of which is connected to the reset power supply 5.
8-2,... are connected, and each reset MOS
The gates of the FETs 8-1, 8-2, . . . are configured to receive scan pulses φS2, φS3, . . . of the next stage, respectively.

【０００３】このように構成されたラインセンサにおい
ては、光量に対応してフォトダイオードに蓄積された電
荷による電位変化が増幅用ＭＯＳＦＥＴ７−１，　７−
２，・・・の各ゲートに印加され、選択用ＭＯＳＦＥＴ
２−１，　２−２，・・・が、図１２に示す走査パルス
φＳ１，φＳ２，・・・により順次駆動されることによ
り、増幅用ＭＯＳＦＥＴ７−１，　７−２，・・・のゲ
ート電位変化は、該増幅用ＭＯＳＦＥＴ７−１，　７−
２，・・・、選択用ＭＯＳＦＥＴ２−１，　２−２，・
・・、ビデオライン３に接続された負荷抵抗４よりなる
ソースフォロワによって、負荷抵抗４端に光電変換出力
ＶＯＵＴ　として検出される。[0003] In the line sensor configured as described above, potential changes due to charges accumulated in the photodiode corresponding to the amount of light are reflected in the amplifying MOSFETs 7-1, 7-.
2,... is applied to each gate of the selection MOSFET.
2-1, 2-2, . . . are sequentially driven by the scanning pulses φS1, φS2, . . . shown in FIG. The changes are the amplification MOSFETs 7-1, 7-
2,..., selection MOSFET2-1, 2-2,...
. . , is detected as a photoelectric conversion output VOUT at the end of the load resistor 4 by a source follower consisting of a load resistor 4 connected to the video line 3.

【０００４】この際、フォトダイオード１−１，　１−
２，・・・に蓄積された電荷は、選択用ＭＯＳＦＥＴ２
−１，　２−２，・・・への走査パルスφＳ１，φＳ２
，・・・の印加による読み出し動作によっても何ら変化
せず、非破壊読み出しである。 したがってフォトダイオード１−１，　１−２，・・・
をリセットするのに、リセット用ＭＯＳＦＥＴ８−１，
　８−２，・・・が設けられており、各フォトダイオー
ド１−１，　１−２，・・・は各走査パルスφＳ１，φ
Ｓ２，・・・により順次読み出されたのち、次段の走査
パルスφＳ２，φＳ３，・・・により駆動されるリセッ
ト用ＭＯＳＦＥＴ８−１，　８−２，・・・によってリ
セットされるようになっている。積分時間ｔｉｎｔ　は
、走査回路のスタートパルスφＳＴの間隔になる。At this time, photodiodes 1-1, 1-
The charges accumulated in MOSFET 2, . . .
-1, 2-2, ... scanning pulses φS1, φS2
, . . . there is no change in the read operation caused by the application of the voltages, and the read operation is non-destructive. Therefore, photodiodes 1-1, 1-2,...
To reset, reset MOSFET8-1,
8-2, . . . are provided, and each photodiode 1-1, 1-2, . . . receives each scanning pulse φS1, φ
After being sequentially read out by S2, . . . , they are reset by reset MOSFETs 8-1, 8-2, . . . driven by scan pulses φS2, φS3, . There is. The integration time tint is the interval between start pulses φST of the scanning circuit.

【０００５】また本願出願人は、平成１年特許願第２４
１７８８号において、図１３に示すように、全画素の光
積分の開始，終了を同一にすることのできる増幅型ＭＯ
Ｓラインセンサを提案した。この増幅型ＭＯＳラインセ
ンサは、各画素フォトダイオード１−１，　１−２，・
・・を増幅用ＭＯＳＦＥＴ７−１，　７−２，・・・の
ゲートに直接接続しないで、サンプルホールド用ＭＯＳ
ＦＥＴ９−１，　９−２，・・・及びホールド容量１０
−１，１０−２，・・・からなるサンプルアンドホール
ド回路を介して、増幅用ＭＯＳＦＥＴ７−１，　７−２
，・・・のゲートに接続するようにしている。そして各
画素フォトダイオード１−１，　１−２，・・・に接続
されている各サンプルホールド用ＭＯＳＦＥＴ９−１，
　９−２，・・・の各ゲートは共通に接続され、移送パ
ルスφＴ　が印加されるようになっている。また各画素
フォトダイオード１−１，　１−２，・・・に接続され
ているリセット用ＭＯＳＦＥＴ８−１，　８−２，・・
・の各ゲートは共通に接続され、リセットパルスφＲ　
が印加されるようになっている。[0005] Also, the applicant of the present application has filed patent application No. 24 of 1999.
No. 1788, as shown in FIG.
We proposed an S line sensor. This amplified MOS line sensor includes each pixel photodiode 1-1, 1-2, .
Do not connect ... directly to the gates of amplification MOSFETs 7-1, 7-2, ..., and
FET9-1, 9-2,... and hold capacitance 10
-1, 10-2, . . .
,... are connected to the gates. Each sample and hold MOSFET 9-1 is connected to each pixel photodiode 1-1, 1-2, .
Each gate of 9-2, . . . is connected in common, and a transfer pulse φT is applied thereto. In addition, reset MOSFETs 8-1, 8-2, . . . are connected to each pixel photodiode 1-1, 1-2, .
・Each gate is connected in common, and the reset pulse φR
is applied.

【０００６】次にこのように構成された増幅型ＭＯＳラ
インセンサの動作を、図１４に示す各駆動パルス及び各
部の信号波形を参照しながら説明する。まず時刻ｔ＝ｔ
１　において、リセットパルスφＲ　及び移送パルスφ
Ｔ　を“Ｈ”とし、各リセット用ＭＯＳＦＥＴ８−１，
　８−２，・・・及び各サンプルホールド用ＭＯＳＦＥ
Ｔ９−１，　９−２，・・・をオンにして、各画素フォ
トダイオード１−１，　１−２，・・・の電位ＶＰＤ及
び各ホールド容量１０−１，　１０−２，・・・の電位
ＶＣＨを、初期リセット電位ＶＲ　にリセットする。Next, the operation of the amplified MOS line sensor configured as described above will be explained with reference to each drive pulse and signal waveform of each part shown in FIG. First, time t=t
1, the reset pulse φR and the transfer pulse φ
T is set to “H”, and each reset MOSFET8-1,
8-2,... and each sample hold MOSFE
T9-1, 9-2, . . . are turned on, and the potential VPD of each pixel photodiode 1-1, 1-2, . . . and each hold capacitance 10-1, 10-2, . The potential VCH is reset to the initial reset potential VR.

【０００７】次に時刻ｔ＝ｔ２　において、リセットパ
ルスφＲ　及び移送パルスφＴ　ともに“Ｌ”となると
、各リセット用ＭＯＳＦＥＴ８−１，　８−２，・・・
及び各サンプルホールド用ＭＯＳＦＥＴ９−１，　９−
２，・・・はオフとなって、各画素フォトダイオード１
−１，　１−２，・・・は光積分を開始し、ホールド容
量１０−１，　１０−２，・・・の電位ＶＣＨはそのま
まＶＲ　に保持される。そして次に時刻ｔ＝ｔ３　にお
いて移送パルスφＴ　が“Ｈ”となるまでの時間が積分
期間Ｔｉｎｔ　（ｔ３　−ｔ２　）となる。積分期間Ｔ
ｉｎｔ　中に蓄積される電荷（電子）をΔＱｐｈとする
と、フォトダイオードの電位変化ΔＶは、次式（１）で
表される。 ΔＶ＝ΔＱｐｈ／ＣＰＤ　　　　・・・・・・（１）こ
こで、ＣＰＤはフォトダイオードに接続される全容量で
ある。Next, at time t=t2, when the reset pulse φR and the transfer pulse φT both become "L", each of the reset MOSFETs 8-1, 8-2, . . .
and each sample hold MOSFET9-1, 9-
2,... are turned off, and each pixel photodiode 1
-1, 1-2, . . . start optical integration, and the potentials VCH of the hold capacitors 10-1, 10-2, . . . are held at VR as they are. Then, the time until the transfer pulse φT becomes "H" at time t=t3 becomes an integration period Tint (t3 - t2). Integration period T
If the charge (electrons) accumulated in int is ΔQph, the potential change ΔV of the photodiode is expressed by the following equation (1). ΔV=ΔQph/CPD (1) Here, CPD is the total capacitance connected to the photodiode.

【０００８】時刻ｔ＝ｔ３　において移送パルスφＴ　
が“Ｈ”となると、各サンプルホールド用ＭＯＳＦＥＴ
９−１，　９−２，・・・がオンとなり、各フォトダイ
オード１−１，　１−２，・・・において光電変換され
た電荷は、フォトダイオードに接続される全容量ＣＰＤ
とホールド容量１０−１，　１０−２，・・・の容量値
ＣＨ　との間で分配される。次いでｔ＝ｔ４　において
移送パルスφＴ　が“Ｌ”となると、各サンプルホール
ド用ＭＯＳＦＥＴ９−１，　９−２，・・・はオフとな
り、ホールド容量１０−１，　１０−２，・・・端の電
位ＶＣＨはそのまま保持される。この状態において走査
パルスφＳ１，φＳ２，・・・が順次印加されると、ビ
デオライン３の出力端には各ホールド容量１０−１，　
１０−２，・・・端の電位ＶＣＨに対応した出力電圧Ｖ
ＯＵＴ　が現れる。この出力電圧ＶＯＵＴ　は次式（２
）で表すことができる。 　　　　　　ＶＯＵＴ　＝ＡＶ　［ＶＲ　−Ｑｐｈ／（
ＣＰＤ＋ＣＨ　）−ＶＴ　］　　　　・・・・・・（２
）ここで、ＡＶ　は増幅用ＭＯＳＦＥＴ７−１，　７−
２，・・・、選択用ＭＯＳＦＥＴ２−１，　２−２，・
・・及び負荷抵抗４で構成されるソースフォロワの電圧
利得（＜１）で、ＶＴ　は実効閾値電圧である。ここで
電荷−電圧変換ゲインＲを、Ｒ＝｜ｄＶＯＵＴ　｜／ｄ
Ｑｐｈで定義すると、（２）式より、 Ｒ＝ＡＶ　／（ＣＰＤ＋ＣＨ　）　　　　　・・・・・
・（３）となる。At time t=t3, the transfer pulse φT
When becomes “H”, each sample and hold MOSFET
9-1, 9-2,... are turned on, and the charges photoelectrically converted in each photodiode 1-1, 1-2,... are the total capacitance CPD connected to the photodiode.
and the capacitance value CH of the hold capacitors 10-1, 10-2, . Next, when the transfer pulse φT becomes "L" at t=t4, each sample and hold MOSFET 9-1, 9-2, . VCH remains unchanged. In this state, when scan pulses φS1, φS2, . . .
10-2, . . . Output voltage V corresponding to the terminal potential VCH
OUT appears. This output voltage VOUT is calculated by the following formula (2
) can be expressed as VOUT =AV [VR -Qph/(
CPD+CH)-VT] ......(2
) Here, AV is the amplification MOSFET7-1, 7-
2,..., selection MOSFET2-1, 2-2,...
... and the voltage gain (<1) of the source follower consisting of a load resistor 4, where VT is the effective threshold voltage. Here, the charge-voltage conversion gain R is expressed as R = |dVOUT |/d
When defined by Qph, from equation (2), R=AV / (CPD+CH) ...
・(3) becomes.

【０００９】ｔ＝ｔ４　において移送パルスφＴ　を“
Ｌ”とした後は、フォトダイオード１−１，　１−２，
・・・からの過剰な電荷をホールド容量１０−１，　１
０−２，・・・に溢れさせないため、リセットパルスφ
Ｒ　を“Ｈ”にして各リセット用ＭＯＳＦＥＴ８−１，
８−２，・・・をオンにし、各フォトダイオード１−１
，　１−２，・・・の電位をリセットするようにしてい
る。At t=t4, the transfer pulse φT is
After setting it to “L”, photodiodes 1-1, 1-2,
Capacitance 10-1, 1 to hold excess charge from ...
To prevent overflow to 0-2,..., reset pulse φ
R is set to “H” and each reset MOSFET8-1,
Turn on 8-2,..., and turn on each photodiode 1-1.
, 1-2, . . . are reset.

【００１０】上記構成の増幅型ＭＯＳラインセンサを以
上のように動作させることにより、各画素フォトダイオ
ード１−１，　１−２，・・・の積分開始時刻（ｔ２　
）及び終了時刻（ｔ３　）は全ての画素フォトダイオー
ドに対して一致させることができ、且つ積分開始及び終
了時刻は走査回路のスタートパルスφＳＴと関係なく設
定できるので、読み出し期間よりも短い積分時間を設定
することができる。By operating the amplified MOS line sensor having the above configuration as described above, the integration start time (t2) of each pixel photodiode 1-1, 1-2, .
) and end time (t3) can be matched for all pixel photodiodes, and the integration start and end times can be set independently of the start pulse φST of the scanning circuit, so the integration time is shorter than the readout period. Can be set.

【００１１】また本願出願人は、平成１年特許願第８４
７５６号において、ＳＩＴ（ＳｔａｔｉｃＩｎｄｕｃｔ
ｉｏｎ　Ｔｒａｎｓｉｓｔｏｒ　）イメージセンサの読
み出し回路の特性ばらつきをキャンセルすることのでき
る固体撮像装置を開示している。その回路構成を図１５
に示す。図において２０−１１，　２０−１２，・・・
２０−１４，　２０−２１，　２０−２２，・・・２０
−２４，・・・２０−４４　は、画素を構成するＳＩＴ
である、この構成例ではこれらのＳＩＴを説明の便宜上
４行４列にマトリックス状に縦横に配列した例を示して
いる。縦に配列されたＳＩＴの各ソースは垂直信号線２
１−１，　２１−２，・・・２１−４に共通に接続され
、また横に配列されたＳＩＴのゲートはキャパシタを介
して行ライン２２−１，　２２−２，・・・２２−４に
それぞれ接続されている。そして垂直信号線２１−１，
　２１−２，・・・２１−４はサンプル用ＭＯＳＦＥＴ
２６−１，　２６−２，・・・２６−４のドレイン−ソ
ース通路を経て、読み出し用ＭＯＳＦＥＴ３１−１，　
３１−２，・・・３１−４のゲートにそれぞれ接続され
、またサンプル用ＭＯＳＦＥＴ２６−１，　２６−２，
・・・２６−４の各ゲートには共通にサンプルホールド
パルスφＳＨを印加するように構成されている。また読
み出し用ＭＯＳＦＥＴ３１−１，　３１−２，・・・３
１−４のドレインは基板電源ＶＳＦＤ　に共通に接続さ
れ、それらのソースは水平選択スイッチを構成するスイ
ッチ用ＭＯＳＦＥＴ２７−１，　２７−２，・・・２７
−４に接続されている。スイッチ用ＭＯＳＦＥＴ２７−
１，　２７−２，・・・２７−４の各ゲートは水平走査
回路２３に接続され、水平選択パルスφＳ１，φＳ２，
・・・φＳ４が印加されるようになっている。[0011] Also, the applicant of the present application has filed patent application No. 84 of 1999.
No. 756, SIT (Static Induct)
ion Transistor) Discloses a solid-state imaging device that can cancel variations in characteristics of a readout circuit of an image sensor. Figure 15 shows the circuit configuration.
Shown below. In the figure, 20-11, 20-12,...
20-14, 20-21, 20-22,...20
-24,...20-44 are SITs constituting pixels
In this configuration example, for convenience of explanation, these SITs are arranged vertically and horizontally in a matrix of 4 rows and 4 columns. Each source of the vertically arranged SIT is connected to the vertical signal line 2.
1-1, 21-2, . . . 21-4, and the gates of the SITs arranged horizontally are connected to row lines 22-1, 22-2, . . . 22-4 via capacitors. are connected to each. and vertical signal line 21-1,
21-2,...21-4 are sample MOSFETs
26-1, 26-2, . . . 26-4 through the drain-source paths, readout MOSFETs 31-1,
31-2, . . . 31-4, and sample MOSFETs 26-1, 26-2,
. . . The sample and hold pulse φSH is commonly applied to each gate of 26-4. In addition, readout MOSFETs 31-1, 31-2,...3
The drains of 1-4 are commonly connected to the substrate power supply VSFD, and their sources are connected to switching MOSFETs 27-1, 27-2, . . . 27 constituting the horizontal selection switch.
-4 is connected. Switch MOSFET27-
Each gate of 1, 27-2, . . . 27-4 is connected to the horizontal scanning circuit 23, and horizontal selection pulses φS1, φS2,
...φS4 is applied.

【００１２】また前記各読み出し用ＭＯＳＦＥＴ３１−
１，　３１−２，・・・３１−４のゲートに、すなわち
ソースフォロワ回路の入力端子にソースを接続した入力
端子をリセットして所定電位にクランプするためのクラ
ンプ用ＭＯＳＦＥＴ３２−１，　３２−２，・・・３２
−４を設け、該クランプ用ＭＯＳＦＥＴ３２−１，　３
２−２，・・・３２−４の各ゲートは、隣接するソース
フォロワ回路を構成する選択スイッチ用ＭＯＳＦＥＴ２
７−１，　２７−２，・・・２７−４のゲートに共通に
接続され、水平選択パルスφＳ２，φＳ３，φＳ４が印
加されるようになっている。なお、この構成例ではクラ
ンプ用ＭＯＳＦＥＴ３２−４には水平選択パルスφＳ５
が印加されるようになっている。また前記クランプ用Ｍ
ＯＳＦＥＴ３２−１，　３２−２，・・・３２−４のド
レインは共通にクランプライン３３に接続され、クラン
プ電圧ＶＣ　が印加されるようになっている。[0012] Also, each of the readout MOSFETs 31-
1, 31-2, . . . 31-4, that is, clamping MOSFETs 32-1 and 32-2 for resetting the input terminals whose sources are connected to the input terminals of the source follower circuit and clamping them to a predetermined potential. ,...32
-4 is provided, and the MOSFETs 32-1 and 3 for the clamp are provided.
Each gate of 2-2, . . . 32-4 is connected to a selection switch MOSFET 2 constituting an adjacent source follower circuit.
It is commonly connected to the gates of 7-1, 27-2, . . . , 27-4, and horizontal selection pulses φS2, φS3, φS4 are applied thereto. In addition, in this configuration example, the horizontal selection pulse φS5 is applied to the clamp MOSFET 32-4.
is applied. Also, the M for the clamp
The drains of the OSFETs 32-1, 32-2, . . . , 32-4 are commonly connected to a clamp line 33, and a clamp voltage VC is applied thereto.

【００１３】そして選択スイッチ用ＭＯＳＦＥＴ２７−
１，　２７−３は第１ビデオライン２８−１に接続され
、選択スイッチ用ＭＯＳＦＥＴ２７−２，２７−４は第
２ビデオライン２８−２に接続され、各ビデオライン２
８−１，２８−２にはそれぞれビデオラインリセット用
ＭＯＳＦＥＴ２９−１，　２９−２及び負荷抵抗３０−
１，　３０−２がそれぞれ並列に接続されており、ビデ
オラインリセット用ＭＯＳＦＥＴ２９−１，　２９−２
のゲートにはビデオラインリセットパルスφＲＶが印加
されるように構成されている。[0013] And a selection switch MOSFET 27-
1 and 27-3 are connected to the first video line 28-1, selection switch MOSFETs 27-2 and 27-4 are connected to the second video line 28-2, and each video line 2
Video line reset MOSFETs 29-1 and 29-2 and load resistor 30- are installed in 8-1 and 28-2, respectively.
1 and 30-2 are connected in parallel, respectively, and MOSFETs 29-1 and 29-2 for video line reset.
A video line reset pulse φRV is applied to the gate of the video line reset pulse φRV.

【００１４】一方、行ライン２２−１，　２２−２，・
・・２２−４は垂直走査回路２４に接続され、垂直走査
パルスφＧ１，φＧ２，・・・φＧ４が印加されるよう
になっている。更に垂直信号線２１−１，２１−２，・
・・２１−４の前記サンプル用ＭＯＳＦＥＴ２６−１，
２６−２，・・・２６−４に接続する側とは反対側の端
部は、それぞれ垂直信号線リセット用ＭＯＳＦＥＴ２５
−１，　２５−２，・・・２５−４を介して接地され、
これらの垂直信号線リセット用ＭＯＳＦＥＴの各ゲート
には、共通に画素ＳＩＴの垂直信号線リセットパルスφ
Ｒ　が印加されるようになっている。 なお画素を構成する各ＳＩＴのドレインはドレイン電源
ＶＤ　に共通に接続されている。On the other hand, the row lines 22-1, 22-2, .
...22-4 are connected to the vertical scanning circuit 24, and vertical scanning pulses φG1, φG2, . . . φG4 are applied thereto. Further, vertical signal lines 21-1, 21-2, .
...21-4 said sample MOSFET26-1,
The end opposite to the side connected to 26-2, . . . 26-4 is connected to a vertical signal line reset MOSFET 25, respectively.
-1, 25-2, ...25-4,
A vertical signal line reset pulse φ of the pixel SIT is commonly applied to each gate of these vertical signal line reset MOSFETs.
R is applied. Note that the drains of each SIT constituting a pixel are commonly connected to a drain power supply VD.

【００１５】次にこのように構成した固体撮像装置の動
作を、図１６の波形図を参照しながら説明する。まず垂
直走査回路２４に接続に接続された行ライン２２−１が
選択され、垂直走査パルスφＧ１に読み出しパルスが現
れると、画素ＳＩＴ２０−１，２０−２，・・・２０−
４のゲート信号電圧ＶＧｉ（ｉ＝１〜４）は、それぞれ
垂直信号線２１−１，　２１−２，・・・２１−４に伝
達され、ｖＳｉ（ｉ＝１〜４）となる。ここで、ｖＳ　
＝ｖＧ　＋ΔｖＲＤ−ＶＰ　と表される。なお、ΔｖＲ
ＤはφＧ１の選択パルス印加による画素ＳＩＴの浮遊ゲ
ート電位上昇分であり、ＶＰ　は画素ＳＩＴのピンチオ
フ電圧である。この垂直信号線の信号電圧ｖＳ　はサン
プル用ＭＯＳＦＥＴ２６−１，　２６−２，・・・２６
−４によって同時に、ＭＯＳＦＥＴ３１−ｉ（ｉ＝１〜
４），２７−ｉ（ｉ＝１〜４），３２−ｉ（ｉ＝１〜４
）及び負荷抵抗３０−１，　３０−２とで構成されＭＯ
Ｓソースフォロワ回路の入力端に伝達されｖＳ　′とな
る。このｖＳ　′はｖＳ　とほぼ等しい。Next, the operation of the solid-state imaging device configured as described above will be explained with reference to the waveform diagram shown in FIG. First, the row line 22-1 connected to the vertical scanning circuit 24 is selected, and when a readout pulse appears in the vertical scanning pulse φG1, the pixels SIT20-1, 20-2, . . . 20-
The four gate signal voltages VGi (i=1 to 4) are transmitted to the vertical signal lines 21-1, 21-2, . . . 21-4, respectively, and become vSi (i=1 to 4). Here, vs.
It is expressed as =vG +ΔvRD−VP. In addition, ΔvR
D is the floating gate potential increase of the pixel SIT due to the application of the selection pulse of φG1, and VP is the pinch-off voltage of the pixel SIT. The signal voltage vS of this vertical signal line is applied to sample MOSFETs 26-1, 26-2,...26
-4 at the same time, MOSFET31-i (i=1~
4), 27-i (i = 1 to 4), 32-i (i = 1 to 4
) and load resistors 30-1 and 30-2.
It is transmitted to the input terminal of the S source follower circuit and becomes vS'. This vS' is approximately equal to vS.

【００１６】次に水平読み出し選択スイッチ用ＭＯＳＦ
ＥＴ２７−１がまず水平選択パルスφＳ１によって活性
化されると、ＭＯＳソースフォロワ回路の入力電圧ｖＳ
　′は、ソースフォロワ動作によって第１ビデオライン
２８−１に接続した負荷抵抗３０−１の出力端子に、入
力電圧に比例した出力信号電圧ＶＯ１として伝達される
。ＶＯ１は次のように表される。 ＶＯ１＝γ・ｖＳ１′＋Ｋ 但しγ≒定数＜１，Ｋ：定数Next, MOSF for horizontal readout selection switch
When ET27-1 is first activated by the horizontal selection pulse φS1, the input voltage vS of the MOS source follower circuit
' is transmitted as an output signal voltage VO1 proportional to the input voltage to the output terminal of the load resistor 30-1 connected to the first video line 28-1 by a source follower operation. VO1 is expressed as follows. VO1=γ・vS1′+K However, γ≒Constant<1, K: Constant

【００１７】次に水平選択パルスφＳ２によって、次の
水平読み出し選択スイッチ用ＭＯＳＦＥＴ２７−２が活
性化されると、第２ビデオライン２８−２に接続した負
荷抵抗３０−２に信号ＶＯ２として読み出されるが、こ
の時同時に、前段のＭＯＳソースフォロワ回路のクラン
プ用ＭＯＳＦＥＴ３２−１も活性化される。Next, when the next horizontal read selection switch MOSFET 27-2 is activated by the horizontal selection pulse φS2, the signal VO2 is read out to the load resistor 30-2 connected to the second video line 28-2. At this time, the clamping MOSFET 32-1 of the MOS source follower circuit at the previous stage is also activated.

【００１８】一方、水平選択パルスφＳ１を、図１６に
示すように、上記２画素目の読み出しのタイミングに合
わせて、２発目の選択パルスが現れるように水平走査回
路２３を設計しておくことにより、図１６の出力信号電
圧波形ＶＯ１に示すように、ＭＯＳソースフォロワ回路
の入力端をクランプ電圧ＶＣ　にリセットしてクランプ
しているときの該ＭＯＳソースフォロワ回路の出力レベ
ル（以下ソースフォロワ回路のクランプ出力レベルとい
う）を、第１ビデオライン２８−１に得ることができる
。On the other hand, as shown in FIG. 16, the horizontal scanning circuit 23 should be designed so that the second selection pulse φS1 appears in synchronization with the readout timing of the second pixel. As shown in the output signal voltage waveform VO1 in FIG. 16, the output level of the MOS source follower circuit (hereinafter referred to as the source follower circuit's output level) when the input terminal of the MOS source follower circuit is reset and clamped to the clamp voltage VC. A clamp output level (referred to as a clamp output level) can be obtained on the first video line 28-1.

【００１９】以下同様にして水平選択パルスφＳ３，φ
Ｓ４，φＳ５が順次印加されることにより、第１ビデオ
ライン２８−１の出力電圧ＶＯ１には、画素ＳＩＴ２０
−１１　の信号出力レベル，同じくクランプ出力レベル
，画素ＳＩＴ２０−１３　の信号出力レベル，同じくク
ランプ出力レベルが順次現れ、また第２ビデオライン２
８−２の出力電圧ＶＯ２には、画素ＳＩＴ２０−１２　
の信号出力レベル，同じくクランプ出力レベル，画素Ｓ
ＩＴ２０−１４　の信号出力レベル，同じくクランプ出
力レベルが順次現れる。Similarly, horizontal selection pulses φS3, φ
By sequentially applying S4 and φS5, the output voltage VO1 of the first video line 28-1 is applied to the pixel SIT20.
The signal output level of pixel SIT20-11, the clamp output level, the signal output level of pixel SIT20-13, and the clamp output level appear sequentially, and the second video line 2
The output voltage VO2 of 8-2 includes the pixel SIT20-12.
signal output level, also the clamp output level, pixel S
The signal output level of IT20-14 and the clamp output level also appear sequentially.

【００２０】そして、このような出力電圧ＶＯ１，ＶＯ
２を、それぞれ信号出力レベルとクランプ出力レベルの
差分だけ取り出すようにした図１７に示す補正回路に入
力することにより、各ＭＯＳソースフォロワ回路の入出
力特性のばらつきを補正した出力が得られる。すなわち
図１７において、４１はプリアンプ又はバッファアンプ
、４２はサンプルホールド回路、４３は差動回路であり
、各出力電圧ＶＯ１，ＶＯ２をそれぞれプリアンプ４１
を介して入力し、相前後する信号出力レベルとクランプ
出力レベルをサンプルパルスＳＨ１，ＳＨ２で、それぞ
れサンプルホールド回路４２に取り込んでホールドし、
差動回路４３でその差分だけ出力する。これによりＭＯ
Ｓソースフォロワ回路のもつ各回路毎の入出力特性のば
らつき（主として読み出し用ＭＯＳＦＥＴ３１−１，　
３１−２，・・・３１−４のＶＴ　のばらつきに起因す
る）を補正した信号出力ＶＯ１１　，ＶＯ２２　が得ら
れる。また同時に水平走査回路２３から出力される水平
選択パルス波形の不均一性も相殺された信号出力が得ら
れる。[0020] Then, such output voltages VO1, VO
By inputting 2 into the correction circuit shown in FIG. 17 which extracts only the difference between the signal output level and the clamp output level, an output can be obtained in which variations in the input/output characteristics of each MOS source follower circuit are corrected. That is, in FIG. 17, 41 is a preamplifier or buffer amplifier, 42 is a sample hold circuit, and 43 is a differential circuit, and each output voltage VO1, VO2 is sent to the preamplifier 41.
The successive signal output levels and clamp output levels are input to the sample and hold circuit 42 using sample pulses SH1 and SH2, respectively, and held.
The differential circuit 43 outputs only the difference. This allows M.O.
Variations in input/output characteristics for each circuit of the S source follower circuit (mainly due to readout MOSFET31-1,
31-2, . . . , 31-4), the signal outputs VO11 and VO22 are obtained. At the same time, a signal output is obtained in which the non-uniformity of the horizontal selection pulse waveform outputted from the horizontal scanning circuit 23 is also canceled out.

【００２１】[0021]

【発明が解決しようとする課題】ところで上記図１１及
び図１３に示した構成の増幅型ＭＯＳラインセンサでは
、各画素毎に設けられた増幅用ＭＯＳＦＥＴ７−１〜７
−Ｎ（Ｎは画素数）の特性のばらつき、特に閾値電圧Ｖ
Ｔ　のばらつきが各画素出力のばらつき、すなわちライ
ンセンサの出力ばらつきとなって現れる。また図１５の
構成の固体撮像装置では、読み出し回路の特性のばらつ
きをキャンセルすることはできるが、２本の出力ライン
で、それぞれ行ラインの偶数番目の画素出力と奇数番目
の画素出力を出力するため、一連のシリアルな映像出力
を得るためには、更に複雑な信号処理回路を必要とする
。[Problems to be Solved by the Invention] However, in the amplification type MOS line sensor having the configuration shown in FIGS. 11 and 13, the amplification MOSFETs 7-1 to 7 provided for each pixel are
-N (N is the number of pixels) variations in characteristics, especially threshold voltage V
Variations in T appear as variations in the output of each pixel, that is, variations in the output of the line sensor. Furthermore, in the solid-state imaging device having the configuration shown in FIG. 15, variations in characteristics of the readout circuit can be canceled, but the two output lines output the even-numbered pixel output and the odd-numbered pixel output of the row line, respectively. Therefore, in order to obtain a series of serial video outputs, a more complex signal processing circuit is required.

【００２２】本発明は、従来の増幅型ＭＯＳラインセン
サあるいは固体撮像装置における上記問題点を解消する
ためになされたもので、画素毎に設けられた読み出し回
路の特性のばらつきを簡単な構成でキャンセルすること
のできる固体撮像装置を提供することを目的とする。The present invention was made to solve the above-mentioned problems in conventional amplification type MOS line sensors or solid-state imaging devices, and cancels variations in characteristics of readout circuits provided for each pixel with a simple configuration. The purpose of the present invention is to provide a solid-state imaging device that can perform

【００２３】[0023]

【課題を解決するための手段】上記問題点を解決するた
め、本発明は、光電変換素子からなる多数の画素と、各
画素の信号線毎に設けられ、各画素からの露光量に応じ
た電位が制御電極に印加される第１の増幅用トランジス
タと、該第１の増幅用トランジスタの第１主電極を、そ
れぞれ第１主電極に接続した第２及び第３の選択用トラ
ンジスタと、該第２の選択用トランジスタの第２主電極
を接続した第１の出力ラインと、前記第３の選択用トラ
ンジスタの第２主電極を接続した第２の出力ラインと、
第１主電極は電源に、第２主電極は第１の増幅用トラン
ジスタの制御電極に接続した各画素からの露光量に応じ
た電位を所定電位にリセットするための第４のトランジ
スタと、前記第２の選択用トランジスタの制御電極に印
加する第１の選択パルスと第４のリセット用トランジス
タの制御電極に印加する第２の選択パルスと第３の選択
用トランジスタの制御電極に印加する第３の選択パルス
とを出力する走査回路とで固体撮像装置を構成する。[Means for Solving the Problems] In order to solve the above-mentioned problems, the present invention has a large number of pixels each consisting of a photoelectric conversion element, a signal line provided for each pixel, and a signal line corresponding to the amount of exposure from each pixel. a first amplification transistor to which a potential is applied to a control electrode; second and third selection transistors each having a first main electrode connected to the first main electrode of the first amplification transistor; a first output line connected to the second main electrode of the second selection transistor; a second output line connected to the second main electrode of the third selection transistor;
a fourth transistor for resetting a potential corresponding to the amount of exposure from each pixel to a predetermined potential, the first main electrode being connected to a power supply and the second main electrode being connected to a control electrode of the first amplification transistor; A first selection pulse applied to the control electrode of the second selection transistor, a second selection pulse applied to the control electrode of the fourth reset transistor, and a third selection pulse applied to the control electrode of the third selection transistor. A solid-state imaging device is constituted by a scanning circuit that outputs a selection pulse and a scanning circuit that outputs a selection pulse.

【００２３】[0023]

【作用】このように構成した固体撮像装置においては、
走査回路から出力される第１の選択パルスで第２の選択
用トランジスタをオンにして第１の増幅用トランジスタ
を介して画素からの露光量に応じた信号出力を読み出す
。次いで走査回路から出力される第２の選択パルスで第
４のリセット用トランジスタをオンとして、画素からの
露光量に応じた電位を所定電位にリセットしたのち、走
査回路から出力される第３の選択パルスで第３の選択用
トランジスタをオンとし、再度リセットされた画素から
の信号出力を読み出す。そして読み出した２つの信号出
力の差をとることにより、読み出し回路の閾値電圧のば
らつきによる特性のばらつきをキャンセルした真の出力
信号が得られる。[Operation] In the solid-state imaging device configured in this way,
The second selection transistor is turned on by the first selection pulse output from the scanning circuit, and a signal output corresponding to the exposure amount from the pixel is read out via the first amplification transistor. Next, the fourth reset transistor is turned on by the second selection pulse output from the scanning circuit, and the potential corresponding to the amount of exposure from the pixel is reset to a predetermined potential, and then the third selection pulse is output from the scanning circuit. The third selection transistor is turned on with a pulse, and the signal output from the reset pixel is read out again. By taking the difference between the two read signal outputs, a true output signal can be obtained in which variations in characteristics due to variations in the threshold voltage of the readout circuit are canceled.

【００２４】[0024]

【実施例】次に実施例について説明する。図１は、本発
明に係る固体撮像装置の第１実施例を示す回路構成図で
ある。この実施例は、図１１に示した従来の増幅型ＭＯ
Ｓラインセンサに本発明を適用したもので、図１１に示
した従来例と同一又は対応する部材には同一符号を付し
て示している。本実施例は、図１１に示した従来の増幅
型ＭＯＳラインセンサにおける選択用ＭＯＳＦＥＴ７−
Ｎ（Ｎ＝１，・・・ｎ，・・・：画素数）に、スイッチ
用ＭＯＳＦＥＴ１１−Ｎ（Ｎ＝１，・・・ｎ，・・・）
を付加し、従来のビデオライン３とは別に新たに設けた
出力ライン３′に接続して構成する。[Example] Next, an example will be explained. FIG. 1 is a circuit diagram showing a first embodiment of a solid-state imaging device according to the present invention. This embodiment is based on the conventional amplification type MO shown in FIG.
The present invention is applied to an S line sensor, and members that are the same as or correspond to those of the conventional example shown in FIG. 11 are denoted by the same reference numerals. This embodiment is based on the selection MOSFET 7- in the conventional amplification type MOS line sensor shown in FIG.
N (N=1,...n,...: number of pixels), switch MOSFET11-N (N=1,...n,...)
is added and connected to a newly provided output line 3' separate from the conventional video line 3.

【００２５】次にこの実施例の動作を、図２に示したシ
フトレジスタからなる走査回路６から出力される選択パ
ルスφｓ，　ｎ，　１，　　φｓ，ｎ，　２　のタイミ
ングを参照しながら説明する。なお選択パルスφｓ，　
ｎ，　１　はクロックパルスφ１　に、選択パルスφｓ
，ｎ，　２　はクロックパルスφ２　に同期して出力さ
れる。ｎ番目のフォトダイオード１−ｎに着目して動作
を説明する。走査回路６にスタートパルスφＳＴが印加
され、選択パルスφｓ，　ｎ，　１　がクロックパルス
φ１　に同期して出力されると、選択用ＭＯＳＦＥＴ２
−ｎがオンし、フォトダイオード１−ｎの電位に応じた
出力ＯＵＴ１がビデオライン３を介して負荷抵抗４端に
現れる（信号読み出し動作）。出力電圧ＶＯＵＴ１は次
式（４）で表すことができる。 　　　　　　ＶＯＵＴ１＝ＡＶ　　（ＶＲ　−Ｑｐｈ／
ＣＰＤ−ＶＴ　）　　　　・・・・・・（４）Next, the operation of this embodiment will be explained with reference to the timing of the selection pulses φs,n,1, φs,n,2 outputted from the scanning circuit 6 consisting of a shift register shown in FIG. Note that the selection pulse φs,
n, 1 is the clock pulse φ1 and the selection pulse φs
, n, 2 are output in synchronization with clock pulse φ2. The operation will be explained focusing on the n-th photodiode 1-n. When the start pulse φST is applied to the scanning circuit 6 and the selection pulse φs, n, 1 is output in synchronization with the clock pulse φ1, the selection MOSFET 2
-n is turned on, and an output OUT1 corresponding to the potential of the photodiode 1-n appears at the end of the load resistor 4 via the video line 3 (signal readout operation). The output voltage VOUT1 can be expressed by the following equation (4). VOUT1=AV (VR -Qph/
CPD-VT) ・・・・・・(4)

【００２
６】次にクロックパルスφ２　に同期した次段のパルス
φｓ，　ｎ，　２　が走査回路６より出力されると、リ
セット用ＭＯＳＦＥＴ８−ｎがオンし、フォトダイオー
ド１−ｎは電圧ＶＲ　にリセットされる（リセット動作
）。次にクロックパルスφ１　に同期した更に次段のパ
ルスφｓ，　ｎ＋１，　１　が走査回路より出力される
と、スイッチ用ＭＯＳＦＥＴ１１−ｎがオンし、フォト
ダイオード１−ｎのリセット直後の電位に応じた出力Ｏ
ＵＴ２が出力ライン３′を介して負荷抵抗４′端に現れ
る［ＦＰＮ（固定パターンノイズ）読み出し動作］。こ
の出力電圧ＶＯＵＴ２は、（４）式においてＱｐｈ＝０
とおくことにより、次式（５）で表される。 ＶＯＵＴ２＝ＡＶ　　（ＶＲ　−ＶＴ　）　　・・・・
・・（５）このとき次段のフォトダイオード１−（ｎ＋
１）の読み出しが同時に行われる。002
6] Next, when the next stage pulse φs, n, 2 synchronized with the clock pulse φ2 is output from the scanning circuit 6, the reset MOSFET 8-n is turned on, and the photodiode 1-n is reset to the voltage VR. (Reset operation). Next, when the next stage pulse φs, n+1, 1 synchronized with the clock pulse φ1 is output from the scanning circuit, the switch MOSFET 11-n is turned on, and an output corresponding to the potential of the photodiode 1-n immediately after being reset is generated. O
UT2 appears at the end of the load resistor 4' via the output line 3' [FPN (Fixed Pattern Noise) read operation]. This output voltage VOUT2 is Qph=0 in equation (4).
By setting, it is expressed by the following equation (5). VOUT2=AV (VR - VT)...
...(5) At this time, the next stage photodiode 1-(n+
1) reading is performed simultaneously.

【００２７】出力ＯＵＴ１，ＯＵＴ２の出力タイミング
を図３に示す。このようにして得られた出力ＯＵＴ１，
ＯＵＴ２を、図４に示すように信号処理回路１０２　に
接続する。なお図４において、１０１　は図１で示した
増幅型ＭＯＳラインセンサデバイス全体を表している。 前記信号処理回路１０２　は位相がずれて出力される前
記（４），（５）式で表される出力電圧ＶＯＵＴ１，Ｖ
ＯＵＴ２より、次式（６）で示す出力差ＶＯＵＴ　を出
力させるための回路である。 　　　　　　ＶＯＵＴ　＝ＶＯＵＴ２−ＶＯＵＴ１＝Ａ
Ｖ　・Ｑｐｈ／ＣＰＤ　　　　・・・・・・（６）上記
（６）式よりわかるように、この実施例では図１１に示
した従来例の増幅型ＭＯＳラインセンサの出力ばらつき
の主原因である実効閾値電圧ＶＴ　のばらつきがキャン
セルされる。FIG. 3 shows the output timing of the outputs OUT1 and OUT2. The output OUT1 obtained in this way,
OUT2 is connected to the signal processing circuit 102 as shown in FIG. Note that in FIG. 4, 101 represents the entire amplification type MOS line sensor device shown in FIG. The signal processing circuit 102 outputs the output voltages VOUT1 and VOUT expressed by the equations (4) and (5) with a phase shift.
This is a circuit for outputting an output difference VOUT expressed by the following equation (6) from OUT2. VOUT=VOUT2-VOUT1=A
V ・Qph/CPD (6) As can be seen from equation (6) above, in this example, the effective Variations in threshold voltage VT are canceled.

【００２８】次に図５に第２実施例の回路構成図を示す
。図１に示した第１実施例では、フォトダイオードのリ
セット動作をクロックパルスφ２　に同期した選択パル
スで行い、ＦＰＮの読み出し動作をクロックパルスφ１
　に同期した選択パルスで行っているが、この第２実施
例は図５に示すように、リセット用ＭＯＳＦＥＴ８−Ｎ
によるフォトダイオード１−Ｎのリセット動作と、スイ
ッチ用ＭＯＳＦＥＴ１１−ＮによるＦＰＮ読み出し動作
を、同じタイミングで且つクロックパルスφ２　に同期
した選択パルスで行うようにしたものである。Next, FIG. 5 shows a circuit configuration diagram of the second embodiment. In the first embodiment shown in FIG. 1, the photodiode reset operation is performed by a selection pulse synchronized with the clock pulse φ2, and the FPN readout operation is performed by the clock pulse φ1.
However, in this second embodiment, as shown in FIG. 5, the reset MOSFET 8-N
The reset operation of the photodiode 1-N by the switch MOSFET 11-N and the FPN readout operation by the switch MOSFET 11-N are performed at the same timing using a selection pulse synchronized with the clock pulse φ2.

【００２９】この場合、信号出力はクロックパルスφ１
　に同期して、またＦＰＮ出力はクロックパルスφ２　
に同期して出力されるため、出力ラインを２つ設ける必
要がなく、図６のタイミング図に示すように１つの出力
ライン３の出力端４に、信号出力ＯＵＴＳＩＧ　とＦＰ
Ｎ出力ＯＵＴＦＰＮ　をシリアルに出力する出力ＯＵＴ
が得られる。 なお図６における出力ＯＵＴの波形で○印は信号出力を
、×印はＦＰＮ出力を示している。そして第１実施例と
同様に信号処理回路で、ＦＰＮ出力ＯＵＴＦＰＮ　から
信号出力ＯＵＴＳＩＧ　を減算して、実効閾値電圧ＶＴ
　のばらつきをキャンセルする。In this case, the signal output is the clock pulse φ1
In synchronization with , the FPN output also receives the clock pulse φ2.
Since it is output in synchronization with
Output OUT that outputs N output OUTFPN serially
is obtained. Note that in the waveform of the output OUT in FIG. 6, the circle mark indicates the signal output, and the cross mark indicates the FPN output. Then, as in the first embodiment, the signal processing circuit subtracts the signal output OUTSIG from the FPN output OUTFPN to obtain the effective threshold voltage VT.
cancel the variation in

【００３０】図７に第３実施例の回路構成図を示す。こ
の実施例は図１３に示した従来の増幅型ＭＯＳラインセ
ンサに本発明を適用したもので、第１実施例と同様にス
イッチ用ＭＯＳＦＥＴ１１−Ｎを付加し、従来のビデオ
ライン３とは別に新たに設けた出力ライン３′に接続す
るようにしたものである。更にリセット用ＭＯＳＦＥＴ
８−Ｎ及びサンプルホールド用ＭＯＳＦＥＴ９−Ｎの各
ゲートには、それぞれＯＲ回路１３−Ｎ，１２−Ｎを介
して、リセットパルスφＲ　，転送パルスφＴ　を印加
すると共に、クロックパルスφ２　に同期した選択パル
スが印加されるようになっている。FIG. 7 shows a circuit configuration diagram of the third embodiment. In this embodiment, the present invention is applied to the conventional amplification type MOS line sensor shown in FIG. The output line 3' is connected to the output line 3'. Furthermore, MOSFET for reset
A reset pulse φR and a transfer pulse φT are applied to each gate of MOSFET 8-N and sample-hold MOSFET 9-N via OR circuits 13-N and 12-N, respectively, and a selection pulse synchronized with the clock pulse φ2. is applied.

【００３１】次に画素フォトダイオード１−ｎに注目し
て、図８に示したタイミングチャートを参照しながら動
作を説明する。まずリセットパルスφＲ，転送パルスφ
Ｔ　をオンとし、各フォトダイオード１−Ｎ（Ｎ＝１，
・・・ｎ，・・・），各ホールドキャパシタ１０−Ｎを
一括してリセット電位ＶＲ　にリセットする（一括リセ
ット動作）。次いでリセットパルスφＲ　及び転送パル
スφＴ　がオフとなり、次に転送パルスφＴ　がオンす
るまでの期間が積分時間となる（蓄積動作）。転送パル
スφＴ　がオンすると、各ホールドキャパシタ１０−Ｎ
には露光量に応じた電位が現れる。選択パルスφｓ，　
ｎ，　１　が選択用ＭＯＳＦＥＴ２−ｎをオンさせると
、出力ライン３の出力端４に出力ＯＵＴ１として、ホー
ルドキャパシタ１０−ｎの電位に応じた前記（２）式で
表される出力電圧ＶＯＵＴ１が出力される（信号読み出
し動作）。選択パルスφｓ，　ｎ，　１　の次段の選択
パルスφｓ，　ｎ，　２　は、オア回路１３−ｎ，１２
−ｎを介してリセット用ＭＯＳＦＥＴ８−ｎ，サンプル
ホールド用ＭＯＳＦＥＴ９−ｎをオンさせる。このとき
フォトダイオード１−ｎ，ホールドキャパシタ１０−ｎ
がリセット電位ＶＲ　にリセットされる。次いで選択パ
ルスφｓ，　ｎ，　２　の次段の選択パルスφｓ，　ｎ
＋１，　１　がスイッチ用ＭＯＳＦＥＴ１１−ｎをオン
させると、前記（５）式で表されるＦＰＮ出力電圧ＶＯ
ＵＴ２が、出力ライン３′の出力端４′に出力ＯＵＴ２
として現れる（ＦＰＮ読み出し動作）。この際、次段の
選択パルスφｓ，　ｎ＋１，　１　により同時に次段の
選択用ＭＯＳＦＥＴ２−（ｎ＋１）をオンさせ、次段の
ホールドキャパシタ１０−（ｎ＋１）の電位に応じた出
力電圧が出力ライン３に出力される。以下同様にして順
次各画素フォトダイオードの露光量に応じた出力電圧と
ＦＰＮ出力電圧とが出力ライン３，３′に順次読み出さ
れる。Next, focusing on the pixel photodiodes 1-n, the operation will be explained with reference to the timing chart shown in FIG. First, reset pulse φR, transfer pulse φ
T is turned on, and each photodiode 1-N (N=1,
. . . n, . . ), each hold capacitor 10-N is collectively reset to the reset potential VR (collective reset operation). Then, the period from when the reset pulse φR and the transfer pulse φT are turned off until the next time when the transfer pulse φT is turned on becomes an integration time (accumulation operation). When the transfer pulse φT is turned on, each hold capacitor 10-N
A potential appears depending on the amount of exposure. selection pulse φs,
When n, 1 turns on the selection MOSFET 2-n, the output voltage VOUT1 expressed by the above equation (2) according to the potential of the hold capacitor 10-n is output as the output OUT1 at the output terminal 4 of the output line 3. (signal read operation). The selection pulse φs, n, 2 at the next stage of the selection pulse φs, n, 1 is the OR circuit 13-n, 12
-n, the reset MOSFET 8-n and the sample-hold MOSFET 9-n are turned on. At this time, photodiode 1-n, hold capacitor 10-n
is reset to the reset potential VR. Next, the selection pulse φs, n at the next stage after the selection pulse φs, n, 2
+1, 1 turns on the switch MOSFET 11-n, the FPN output voltage VO expressed by the above equation (5)
UT2 outputs output OUT2 to output end 4' of output line 3'.
(FPN read operation). At this time, the selection pulse φs, n+1, 1 of the next stage simultaneously turns on the selection MOSFET 2-(n+1) of the next stage, and the output voltage corresponding to the potential of the hold capacitor 10-(n+1) of the next stage is applied to the output line 3. is output to. Thereafter, in the same manner, the output voltage and the FPN output voltage corresponding to the exposure amount of each pixel photodiode are sequentially read out to the output lines 3 and 3'.

【００３２】そして第１実施例と同様に、図４に示した
信号処理回路１０２　に出力端子４，４′の出力ＯＵＴ
１，ＯＵＴ２を入力する。信号処理回路１０２　は、位
相がずれて出力される（２）式及び（５）式で示される
出力電圧ＶＯＵＴ１，ＶＯＵＴ２より、次式（７）で示
される出力電圧ＶＯＵＴ　を出力する。 　　　　　　ＶＯＵＴ　＝ＶＯＵＴ２−ＶＯＵＴ１＝Ａ
Ｖ　・Ｑｐｈ／（ＣＰＤ＋ＣＨ　）　　　・・・・・・
（７）この実施例では、閾値電圧ＶＴ　のばらつきに基
づくＦＰＮをキャンセルできる他に、全画素フォトダイ
オードの光積分の開始，終了時間が同一となる利点が得
られる。 なおこの実施例においても、図５に示した第２実施例と
同様に、リセット用ＭＯＳＦＥＴ８−Ｎ及びサンプルホ
ールド用ＭＯＳＦＥＴ９−Ｎによるフォトダイオードと
ホールドキャパシタのリセット動作と、スイッチ用ＭＯ
ＳＦＥＴ１１−ＮによるＦＰＮ読み出し動作を同じタイ
ミングで且つクロックパルスφ２　に同期した選択パル
スで行うようにし、１つの出力ラインに信号出力とＦＰ
Ｎ出力とをシリアルに出力するように構成することもで
きる。Similarly to the first embodiment, the signal processing circuit 102 shown in FIG.
1, input OUT2. The signal processing circuit 102 outputs an output voltage VOUT shown by the following equation (7) from the output voltages VOUT1 and VOUT2 shown by equations (2) and (5), which are output with a phase shift. VOUT=VOUT2-VOUT1=A
V・Qph/(CPD+CH) ・・・・・・
(7) In this embodiment, in addition to being able to cancel FPN based on variations in threshold voltage VT, there is an advantage that the start and end times of optical integration of all pixel photodiodes are the same. In this embodiment as well, as in the second embodiment shown in FIG.
The FPN readout operation by SFET11-N is performed at the same timing and with a selection pulse synchronized with clock pulse φ2, and the signal output and FP are connected to one output line.
It can also be configured to serially output the N outputs.

【００３３】図９に第４実施例の回路構成図を示す。こ
の実施例は本願出願人が平成１年特許願第２５５２１４
号で開示したＳＩＴイメージセンサをラインセンサとし
た構成例に本発明を適用したもので、第３実施例と同一
又は対応する部材には同一符号を付して示している。図
において１５−Ｎ（Ｎ＝１，・・・ｎ，・・・：画素数
）は画素を構成するＳＩＴで、その各ゲートにはそれぞ
れｐ−ＭＯＳＦＥＴ１６−Ｎを介して電位ＶＰＤが印加
されるようになっており、またｐ−ＭＯＳＦＥＴ１６−
Ｎの各ゲートは共通に接続されて、パルスφＰＧが印加
されるようになっている。 各ＳＩＴ１５−Ｎのソースはソースライン１７−Ｎに接
続され、該ソースライン１７−Ｎには転送用ＭＯＳＦＥ
Ｔ９−Ｎを介してホールドキャパシタ１０−Ｎが接続さ
れており、更にソースライン１７−Ｎにはソースライン
リセット用トランジスタ８−Ｎが接続され、該ソースラ
インリセット用トランジスタ８−Ｎのゲートは共通に接
続されて、リセットパルスφＲ　が印加されるようにな
っている。ホールドキャパシタ１０−Ｎには、第３実施
例と同様に増幅用ＭＯＳＦＥＴ７−Ｎのゲートが接続さ
れると共に、リセット用トランジスタ１８−Ｎを介して
リセット電位ＶＲ　が印加されるようになっており、他
の点は第３実施例とほぼ同様な読み出し回路構成となっ
ている。FIG. 9 shows a circuit diagram of the fourth embodiment. This embodiment was filed by the applicant in 1999 with patent application No. 255214.
The present invention is applied to a configuration example in which the SIT image sensor disclosed in the above No. is used as a line sensor, and members that are the same as or correspond to those in the third embodiment are denoted by the same reference numerals. In the figure, 15-N (N=1, . . . n, . . .: number of pixels) is an SIT constituting a pixel, and a potential VPD is applied to each gate of the SIT via a p-MOSFET 16-N. and p-MOSFET16-
The respective gates of N are commonly connected so that a pulse φPG is applied thereto. The source of each SIT15-N is connected to a source line 17-N, and the source line 17-N has a transfer MOSFE.
A hold capacitor 10-N is connected through T9-N, and a source line reset transistor 8-N is connected to the source line 17-N, and the gates of the source line reset transistors 8-N are common. The reset pulse φR is applied thereto. The hold capacitor 10-N is connected to the gate of the amplifying MOSFET 7-N as in the third embodiment, and is also applied with a reset potential VR via the reset transistor 18-N. In other respects, the readout circuit configuration is almost the same as that of the third embodiment.

【００３４】次に図１０のタイミングチャートを参照し
ながら動作を説明する。まずリセットパルスφＲ　，転
送パルスφＴ　をオンして、ＳＩＴ１５−Ｎのソースラ
イン１７−Ｎ，ホールドキャパシタ１０−Ｎを一括して
ＧＮＤにリセットする。次にパルスφＰＧにより各ｐ−
ＭＯＳＦＥＴ１６−Ｎをオンさせ、各ＳＩＴ１５−Ｎの
ゲートを電位ＶＰＤに固定する（一括リセット動作）。 次いでパルスφＰＧがオフし、次に転送パルスφＴ　が
オンするまでの時間が積分時間になる（蓄積動作）。転
送パルスφＴ　がオンすると、ホールドキャパシタ１０
−Ｎには露光量に応じた各ＳＩＴ１５−Ｎのゲート電位
とほぼ同一の電位が現れる。走査回路６からの選択パル
スφｓ，　ｎ，　１　が選択用ＭＯＳＦＥＴ２−ｎをオ
ンさせると、ビデオライン３に露光量に応じた出力電圧
ＶＯＵＴ１が出力端子４より出力ＯＵＴ１として出力さ
れる（信号読み出し動作）。Next, the operation will be explained with reference to the timing chart of FIG. First, the reset pulse φR and the transfer pulse φT are turned on to collectively reset the source line 17-N and the hold capacitor 10-N of the SIT 15-N to GND. Next, each p-
The MOSFET 16-N is turned on and the gate of each SIT 15-N is fixed at the potential VPD (collective reset operation). Next, the time from when the pulse φPG turns off until the next time when the transfer pulse φT turns on becomes an integration time (accumulation operation). When the transfer pulse φT is turned on, the hold capacitor 10
-N appears at approximately the same potential as the gate potential of each SIT 15-N depending on the exposure amount. When the selection pulse φs, n, 1 from the scanning circuit 6 turns on the selection MOSFET 2-n, an output voltage VOUT1 corresponding to the exposure amount is outputted from the output terminal 4 as the output OUT1 to the video line 3 (signal read operation ).

【００３５】選択パルスφｓ，　ｎ，　１　の次段の選
択パルスφｓ，　ｎ，　２　は、リセット用ＭＯＳＦＥ
Ｔ１８−ｎをオンさせ、ホールドキャパシタ１０−ｎの
電位をＶＲ　にリセットする。次に選択パルスφｓ，　
ｎ，　２　の次段の選択パルスφｓ，　ｎ＋１，１　が
スイッチ用ＭＯＳＦＥＴ１１−ｎをオンさせると、（５
）式で表されるＦＰＮ出力電圧ＶＯＵＴ２が出力ライン
３′を介して出力端子４′に出力ＯＵＴ２として現れる
（ＦＰＮ読み出し動作）。この際、次段の選択パルスφ
ｓ，　ｎ＋１，　１　により同時に次段の選択用ＭＯＳ
ＦＥＴ２−（ｎ＋１）をオンさせ、次段のホールドキャ
パシタ１０−（ｎ＋１）の電位に応じた出力電圧が出力
ライン３に出力される。以下同様にして順次各画素ＳＩ
Ｔの露光量に応じた出力電圧とＦＰＮ出力電圧とが出力
ライン３，３′に順次読み出される。The selection pulse φs, n, 2 at the next stage after the selection pulse φs, n, 1 is a reset MOSFE
T18-n is turned on and the potential of hold capacitor 10-n is reset to VR. Next, the selection pulse φs,
When the selection pulse φs, n+1,1 at the next stage of n, 2 turns on the switch MOSFET 11-n, (5
) The FPN output voltage VOUT2 expressed by the equation appears as an output OUT2 at the output terminal 4' via the output line 3' (FPN read operation). At this time, the next stage selection pulse φ
s, n+1, 1 simultaneously selects the next stage selection MOS
The FET 2-(n+1) is turned on, and an output voltage corresponding to the potential of the hold capacitor 10-(n+1) at the next stage is output to the output line 3. In the same manner, each pixel SI is
The output voltage corresponding to the exposure amount of T and the FPN output voltage are sequentially read out to the output lines 3 and 3'.

【００３６】次いで出力電圧ＶＯＵＴ１及びＦＰＮ出力
電圧ＶＯＵＴ２は第１及び第３実施例と同様に、信号処
理回路で処理され、差出力電圧が出力される。ＳＩＴラ
インセンサにおいては、画素ＳＩＴの特性のばらつき及
び読み出し回路のＭＯＳＦＥＴの閾値電圧のばらつきが
主なＦＰＮ源であるが、本実施例では後者のＦＰＮをキ
ャンセルすることができる。また本実施例では、図１５
に示した従来例に比べて、信号処理回路の規模が小さく
なって済む効果が得られる。Next, the output voltage VOUT1 and the FPN output voltage VOUT2 are processed by a signal processing circuit as in the first and third embodiments, and a difference output voltage is output. In the SIT line sensor, the main FPN sources are variations in the characteristics of the pixel SIT and variations in the threshold voltage of the MOSFET in the readout circuit, but in this embodiment, the latter FPN can be canceled. In addition, in this embodiment, FIG.
Compared to the conventional example shown in FIG.

【００３７】上記第１，３，４実施例では、信号読み出
し後のリセット動作を、走査回路からの読み出し選択パ
ルスφｓ，　ｎ，　１　の次段の選択パルスφｓ，　ｎ
，　２　で行い、またリセット後のＦＰＮ読み出しを、
そのまた次段の選択パルスφｓ，　ｎ＋１，　１　で行
うようにしたものを示したが、これらは適宜変更可能で
ある。また走査回路からの選択パルスの出力は、図２に
示すような出力形式を前提にして各実施例の構成を示し
ているが、選択パルスの出力は必ずしもこのような出力
形式に限定されるわけではなく、走査回路の構成により
、適宜その選択パルスの出力態様に応じた構成とするこ
とができる。更に固体撮像装置は実施例に示した回路構
成のラインセンサに限定されるわけではない。例えば、
図９に示した第４実施例のラインセンサは、特開昭６３
−１３１６６２号あるいは特願平１−２５５２１４号に
開示したＳＩＴエリアセンサに置き換えてもよい。更に
また各実施例における読み出し回路は、ＭＯＳＦＥＴか
らなるソースフォロワ形式のものを示したが、必ずしも
ＭＯＳＦＥＴで構成する必要はなく、またソース接地形
式の読み出し回路を用いてもよい。In the first, third, and fourth embodiments described above, the reset operation after signal reading is performed using the selection pulse φs, n, which is the next stage of the read selection pulse φs, n, 1 from the scanning circuit.
, 2 and FPN reading after reset,
Although the selection pulse φs, n+1, 1 of the next stage is shown as being used, these can be changed as appropriate. Furthermore, although the configuration of each embodiment is shown based on the assumption that the output of the selection pulse from the scanning circuit is in the output format shown in FIG. 2, the output of the selection pulse is not necessarily limited to this output format. Rather, depending on the configuration of the scanning circuit, the configuration can be appropriately adapted to the output mode of the selection pulse. Furthermore, the solid-state imaging device is not limited to the line sensor having the circuit configuration shown in the embodiment. for example,
The line sensor of the fourth embodiment shown in FIG.
It may be replaced with the SIT area sensor disclosed in No.-131662 or Japanese Patent Application No. 1-255214. Furthermore, although the readout circuit in each embodiment is of a source follower type consisting of a MOSFET, it is not necessarily constituted by a MOSFET, and a source-grounded type readout circuit may also be used.

【００３８】[0038]

【発明の効果】以上実施例に基づいて説明したように、
本発明によれば、各画素の露光量に応じた画素出力と、
各画素の露光量に応じた電位を所定電位にリセットした
のちの画素出力とが読み出され、簡単な信号処理により
その差出力を形成することにより、読み出し回路の特性
のばらつきをキャンセルした真の画素信号出力を容易に
得ることができる。[Effect of the invention] As explained above based on the embodiments,
According to the present invention, pixel output according to the exposure amount of each pixel;
The pixel output after resetting the potential corresponding to the exposure amount of each pixel to a predetermined potential is read out, and by forming the difference output through simple signal processing, the true Pixel signal output can be easily obtained.

【図面の簡単な説明】[Brief explanation of the drawing]

【図１】本発明に係る固体撮像装置の第１実施例を示す
回路構成図である。FIG. 1 is a circuit configuration diagram showing a first embodiment of a solid-state imaging device according to the present invention.

【図２】第１実施例の走査回路から出力される選択パル
スのタイミング図である。FIG. 2 is a timing chart of selection pulses output from the scanning circuit of the first embodiment.

【図３】第１実施例の出力信号のタイミング図である。FIG. 3 is a timing chart of output signals of the first embodiment.

【図４】第１実施例のラインセンサを信号処理回路に接
続した態様を示すブロック構成図である。FIG. 4 is a block configuration diagram showing a mode in which the line sensor of the first embodiment is connected to a signal processing circuit.

【図５】本発明の第２実施例を示す回路構成図である。FIG. 5 is a circuit configuration diagram showing a second embodiment of the present invention.

【図６】第２実施例の動作を説明するための信号波形の
タイミング図である。FIG. 6 is a timing chart of signal waveforms for explaining the operation of the second embodiment.

【図７】本発明の第３実施例を示す回路構成図である。FIG. 7 is a circuit configuration diagram showing a third embodiment of the present invention.

【図８】第３実施例の動作を説明するための信号波形の
タイミング図である。FIG. 8 is a timing chart of signal waveforms for explaining the operation of the third embodiment.

【図９】本発明の第４実施例を示す回路構成図である。FIG. 9 is a circuit configuration diagram showing a fourth embodiment of the present invention.

【図１０】第４実施例の動作を説明するための信号波形
のタイミング図である。FIG. 10 is a timing chart of signal waveforms for explaining the operation of the fourth embodiment.

【図１１】従来の増幅型ＭＯＳラインセンサの構成例を
示す回路構成図である。FIG. 11 is a circuit configuration diagram showing a configuration example of a conventional amplification type MOS line sensor.

【図１２】図１１に示した従来例の動作を説明するため
の信号波形のタイミング図である。12 is a timing chart of signal waveforms for explaining the operation of the conventional example shown in FIG. 11. FIG.

【図１３】従来の増幅型ＭＯＳラインセンサの他の構成
例を示す回路構成図である。FIG. 13 is a circuit configuration diagram showing another configuration example of a conventional amplification type MOS line sensor.

【図１４】図１３に示した従来例の動作を説明するため
の信号波形のタイミング図である。14 is a timing chart of signal waveforms for explaining the operation of the conventional example shown in FIG. 13. FIG.

【図１５】従来のＳＩＴ固体撮像装置の構成例を示す回
路構成図である。FIG. 15 is a circuit configuration diagram showing a configuration example of a conventional SIT solid-state imaging device.

【図１６】図１５に示した従来例の動作を説明するため
の信号波形のタイミング図である。16 is a timing chart of signal waveforms for explaining the operation of the conventional example shown in FIG. 15. FIG.

【図１７】図１５に示した従来例の出力信号の補正回路
を示すブロック図である。FIG. 17 is a block diagram showing a conventional output signal correction circuit shown in FIG. 15;

【符号の説明】[Explanation of symbols]

１−（ｎ−１），　１−ｎ，・・・　　フォトダイオー
ド２−（ｎ−１），　２−ｎ，・・・　　選択用ＭＯＳ
ＦＥＴ３　　出力ライン ３′　　出力ライン ５　　リセット電源 ６　　走査回路1-(n-1), 1-n,... Photodiode 2-(n-1), 2-n,... Selection MOS
FET3 Output line 3' Output line 5 Reset power supply 6 Scanning circuit

Claims (6)

【特許請求の範囲】[Claims] 【請求項１】　　光電変換素子からなる多数の画素と、
各画素の信号線毎に設けられ、各画素からの露光量に応
じた電位が制御電極に印加される第１の増幅用トランジ
スタと、該第１の増幅用トランジスタの第１主電極を、
それぞれ第１主電極に接続した第２及び第３の選択用ト
ランジスタと、該第２の選択用トランジスタの第２主電
極を接続した第１の出力ラインと、前記第３の選択用ト
ランジスタの第２主電極を接続した第２の出力ラインと
、第１主電極は電源に、第２主電極は第１の増幅用トラ
ンジスタの制御電極に接続した各画素からの露光量に応
じた電位を所定電位にリセットするための第４のトラン
ジスタと、前記第２の選択用トランジスタの制御電極に
印加する第１の選択パルスと第４のリセット用トランジ
スタの制御電極に印加する第２の選択パルスと第３の選
択用トランジスタの制御電極に印加する第３の選択パル
スとを出力する走査回路とを備え、前記走査回路からの
第１の選択パルスに同期して出力される第１の出力ライ
ンの出力と、第３の選択パルスに同期して出力される第
２の出力ラインの出力との差分を真の信号出力とするよ
うに構成したことを特徴とする固体撮像装置。[Claim 1] A large number of pixels consisting of photoelectric conversion elements;
a first amplification transistor provided for each signal line of each pixel and to which a potential corresponding to the amount of exposure from each pixel is applied to the control electrode; and a first main electrode of the first amplification transistor;
a second and third selection transistor connected to the first main electrode, a first output line connected to the second main electrode of the second selection transistor, and a first output line connected to the second selection transistor of the third selection transistor; A second output line connects two main electrodes, the first main electrode is connected to the power supply, and the second main electrode is connected to the control electrode of the first amplification transistor. A potential is set according to the amount of exposure from each pixel. a fourth transistor for resetting the potential; a first selection pulse applied to the control electrode of the second selection transistor; a second selection pulse applied to the control electrode of the fourth reset transistor; and a scanning circuit that outputs a third selection pulse applied to the control electrode of the selection transistor No. 3, and an output of a first output line that is output in synchronization with the first selection pulse from the scanning circuit. and the output of the second output line output in synchronization with the third selection pulse, as a true signal output. 【請求項２】　　前記請求項１記載の固体撮像装置にお
いて、前記各画素からの露光量に応じた電位が第５の転
送用トランジスタを介して第１の増幅用トランジスタの
制御電極に印加されるように構成し、前記走査回路から
の第２の選択パルスを前記第５の転送用トランジスタの
制御電極に印加し、該第２の選択パルスで前記第４のリ
セット用トランジスタ及び第５の転送用トランジスタを
同時に駆動するようにしたことを特徴とする固体撮像装
置。2. The solid-state imaging device according to claim 1, wherein a potential corresponding to the amount of exposure from each pixel is applied to a control electrode of the first amplification transistor via a fifth transfer transistor. A second selection pulse from the scanning circuit is applied to the control electrode of the fifth transfer transistor, and the second selection pulse is applied to the fourth reset transistor and the fifth transfer transistor. A solid-state imaging device characterized by driving transistors simultaneously. 【請求項３】　　前記走査回路からの第２の選択パルス
は、第１の選択パルスよりも時間的に遅れて出力され、
第３の選択パルスは、第２の選択パルスよりも時間的に
遅れて出力され且つ後段に対する第１の選択パルスとな
ることを特徴とする請求項１又は２記載の固体撮像装置
。3. The second selection pulse from the scanning circuit is output with a time delay than the first selection pulse,
3. The solid-state imaging device according to claim 1, wherein the third selection pulse is output with a time delay than the second selection pulse and serves as a first selection pulse for a subsequent stage. 【請求項４】　　光電変換素子からなる多数の画素と、
各画素の信号線毎に設けられ、各画素からの露光量に応
じた電位が制御電極に印加される第１の増幅用トランジ
スタと、該第１の増幅用トランジスタの第１主電極を、
それぞれ第１主電極に接続した第２及び第３の選択用ト
ランジスタと、該第２及び第３の選択用トランジスタの
第２主電極を共通に接続した出力ラインと、第１主電極
は電源に、第２主電極は第１の増幅用トランジスタの制
御電極に接続した各画素からの露光量に応じた電位を所
定電位にリセットするための第４のトランジスタと、第
２の選択用トランジスタの制御電極に印加する第１の選
択パルスと第３の選択用トランジスタ及び第４のリセッ
ト用トランジスタの各制御電極に印加する第２の選択パ
ルスとを出力する走査回路とを備え、前記走査回路から
の第１の選択パルスに同期して出力される出力ラインの
出力と、第２の選択パルスに同期して出力される出力ラ
インの出力との差分を真の信号出力とするように構成し
たことを特徴とする固体撮像装置。4. A large number of pixels consisting of photoelectric conversion elements;
a first amplification transistor provided for each signal line of each pixel and to which a potential corresponding to the amount of exposure from each pixel is applied to the control electrode; and a first main electrode of the first amplification transistor;
second and third selection transistors connected to the first main electrode, an output line commonly connected to the second main electrodes of the second and third selection transistors, and the first main electrode connected to a power source. , the second main electrode is connected to the control electrode of the first amplification transistor and controls the fourth transistor for resetting the potential according to the amount of exposure from each pixel to a predetermined potential, and the second selection transistor. a scanning circuit that outputs a first selection pulse applied to the electrode and a second selection pulse applied to each control electrode of the third selection transistor and the fourth reset transistor; The configuration is such that the difference between the output of the output line that is output in synchronization with the first selection pulse and the output of the output line that is output in synchronization with the second selection pulse is the true signal output. Characteristic solid-state imaging device. 【請求項５】　　前記請求項４記載の固体撮像装置にお
いて、前記各画素からの露光量に応じた電位が第５の転
送用トランジスタを介して第１の増幅用トランジスタの
制御電極に印加されるように構成し、前記走査回路から
の第２の選択パルスを前記第５の転送用トランジスタの
制御電極に印加し、該第２の選択パルスで前記第３の選
択用トランジスタ，第４のリセット用トランジスタ及び
第５の転送用トランジスタを同時に駆動するようにした
ことを特徴とする固体撮像装置。5. The solid-state imaging device according to claim 4, wherein a potential corresponding to the amount of exposure from each pixel is applied to the control electrode of the first amplification transistor via the fifth transfer transistor. A second selection pulse from the scanning circuit is applied to the control electrode of the fifth transfer transistor, and the second selection pulse is applied to the third selection transistor and the fourth reset transistor. A solid-state imaging device characterized in that a transistor and a fifth transfer transistor are driven simultaneously. 【請求項６】　　前記走査回路からの第２の選択パルス
は、該走査回路からの第１の選択パルスと、次段に対す
る第１の選択パルスとの間に出力されるように構成した
ことを特徴とする請求項４又は５記載の固体撮像装置。6. The second selection pulse from the scanning circuit is configured to be output between the first selection pulse from the scanning circuit and the first selection pulse for the next stage. The solid-state imaging device according to claim 4 or 5.