JPH04218947A - Semiconductor device and its manufacture - Google Patents
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Abstract
Description
【０００１】0001
【産業上の利用分野】本発明は半導体装置およびその製
造方法に関し、特に複数の金属配線の層が層間に絶縁物
層を挟んで形成された多層配線構造の半導体装置および
その製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly to a semiconductor device having a multilayer wiring structure in which a plurality of metal wiring layers are formed with an insulating layer sandwiched between the layers, and a method for manufacturing the same.
【０００２】0002
【従来の技術】ＬＳＩを代表とする半導体装置における
多層配線技術は、半導体基板表面付近に形成される各素
子の配置および結合に自由度を与え、高密度の半導体装
置を実現するために重要な方法である。半導体装置の集
積度を高めるために各素子の寸法を縮小してゆくと、チ
ップ上ではそれらを結線するアルミニウム配線パターン
が引き回わされ、チップの全エリアに占る配線領域の比
率が非常に大きなものになってしまう。配線パターンを
縮小することは電流容量や配線抵抗の上で限界があり、
多層化技術が非常に有効な方法となる。[Prior Art] Multilayer wiring technology in semiconductor devices, typically LSI, provides flexibility in the arrangement and coupling of each element formed near the surface of a semiconductor substrate, which is important for realizing high-density semiconductor devices. It's a method. As the dimensions of each element are reduced to increase the degree of integration of semiconductor devices, aluminum wiring patterns are routed around the chip to connect them, and the ratio of the wiring area to the total area of the chip becomes extremely large. It becomes something big. There are limits to reducing the wiring pattern in terms of current capacity and wiring resistance.
Multilayer technology is a very effective method.
【０００３】多層配線技術の利点は、チップ上に配線を
通すスペースを考慮することなく各素子をレイアウトす
ることができるため、集積度、密度が向上しチップサイ
ズが縮小されることである。更に、配線の自由度が増し
、パターン設計が容易になるとともに、配線抵抗や電流
容量などの設定が余裕をもって行なえるようになること
である。[0003] The advantage of multilayer wiring technology is that each element can be laid out without considering the space for wiring on the chip, so that the degree of integration and density is improved and the chip size is reduced. Furthermore, the degree of freedom in wiring increases, pattern design becomes easier, and wiring resistance, current capacity, etc. can be set with more margin.
【０００４】しかしながら多層配線技術を用いた半導体
装置では、構造および製造工程が複雑になりまたデバイ
ス表面の凹凸が著しくなることから、歩留りや信頼性が
低下するという新たな問題も発生する。これらの問題の
多くは、デバイス表面の凹凸やスルーホールなどの段差
部分における配線金属のステップカバレッジの悪化や露
光工程における焦点深度の悪化に伴なうものである。こ
のため、金属配線の層間絶縁膜を平坦にしデバイス表面
の凹凸を少なくする技術は、半導体装置を多層配線構造
にするために欠くことのできない技術である。However, in a semiconductor device using multilayer wiring technology, the structure and manufacturing process become complicated, and the surface of the device becomes noticeably uneven, resulting in new problems such as a decrease in yield and reliability. Many of these problems are caused by poor step coverage of wiring metal at unevenness on the device surface or stepped portions such as through holes, and by poor depth of focus during the exposure process. Therefore, the technique of flattening the interlayer insulating film of the metal wiring and reducing the unevenness of the device surface is an indispensable technique for making a semiconductor device into a multilayer wiring structure.
【０００５】従来、上述のような多層構造平坦化技術の
代表的なものとしては次のようなものがある。
（１）リフロー法。Conventionally, the following are typical techniques for planarizing a multilayer structure as described above. (1) Reflow method.
【０００６】層間絶縁膜の軟化点以上の温度で熱処理を
行なってその絶縁膜の粘性を減少させ、自重によってリ
フローさせて段差部分の形状をなだらかにし、あるいは
平坦にする方法である。
（２）スピンオン法。This is a method in which heat treatment is performed at a temperature above the softening point of the interlayer insulating film to reduce the viscosity of the insulating film, and the interlayer insulating film is reflowed by its own weight to smooth or flatten the shape of the stepped portion. (2) Spin-on method.
【０００７】凹凸のある半導体基板表面に、フォトレジ
スト，ポリイミドあるいはガラス成分を含む有機溶剤な
どの液剤を比較的厚く塗布し、熱処理によって塗布膜を
硬化させて平坦な基板表面を得る方法である。
（３）バイアススパッタ法。This is a method in which a liquid agent such as photoresist, polyimide, or an organic solvent containing a glass component is applied relatively thickly onto the uneven surface of a semiconductor substrate, and the coating film is hardened by heat treatment to obtain a flat substrate surface. (3) Bias sputtering method.
【０００８】スパッタエッチングの速度が、アルゴンな
どの高エネルギー粒子の入射角度によって異なることを
利用して、凹凸のある表面を平坦化しながら所望の絶縁
薄膜を基板表面上に堆積する方法である。This method utilizes the fact that the rate of sputter etching varies depending on the incident angle of high-energy particles such as argon to deposit a desired insulating thin film on the substrate surface while flattening the uneven surface.
【０００９】上述のような平坦化技術を用いた多層配線
技術のなかで、スピンオン法を用いた多層配線技術は、
工程が簡単である、リフロー法のような高温での熱処理
を必要としない、バイアススパッタ法に比べてスループ
ットが高く異物の発生が少ない、などのいくつかの特長
を持っており、極めて魅力のあるものである。Among the multilayer interconnection technologies using the above-mentioned planarization technology, the multilayer interconnection technology using the spin-on method is
It has several features, such as a simple process, no need for high-temperature heat treatment like reflow method, and higher throughput and less generation of foreign matter than bias sputtering method, making it extremely attractive. It is something.
【００１０】スピンオン法を用いた多層配線構造の半導
体装置には、 Ｖｉｎｅｓ ｅｔーａｌ．，“ＩＮ
ＴＥＲＬＥＶＥＬ ＤＩＥＬＥＣＴＲＩＣ ＰＬＡ
ＮＡＲＩＺーＡＴＩＯＮ ＷＩＴＨ ＳＰＩＮ−Ｏ
Ｎ ＧＬＡＳＳ ＦＩＬＭＳ，”Ｐｒｏーｃ．ＩＥ
ＥＥ １９８６ Ｖ−ＭＩＣ Ｃｏｎｆ．，ｐｐ
．５０６（１９８６）．に記載されているように、層間
絶縁膜として、プラズマ気相成長法によって形成された
シリコン酸化膜／スピンオン法によって形成された絶縁
膜／プラズマ気相成長法によって形成されたシリコン酸
化膜からなるサンドイッチ構造のものが用いられる。こ
の半導体装置は、下記の製造工程によって作られる。A semiconductor device with a multilayer wiring structure using the spin-on method is described by Vines et al. , “IN
TERLEVEL DIELECTRIC PLA
NARIZ-ATION WITH SPIN-O
N GLASS FILMS,”Proc.IE
EE 1986 V-MIC Conf. ,pp
．． 506 (1986). As described in , a sandwich consisting of a silicon oxide film formed by plasma vapor deposition, an insulating film formed by spin-on method, and a silicon oxide film formed by plasma vapor deposition is used as an interlayer insulating film. Structure is used. This semiconductor device is manufactured by the following manufacturing process.
【００１１】表面に金属配線が形成された半導体基板上
に、プラズマ気相成長法によって第１のシリコン酸化膜
を形成する。この第１シリコン酸化膜の上に有機シロキ
サン系ポリマーを塗布し熱処理して中間絶縁層（以下塗
布膜と記す）を形成する。更に塗布膜の上に第２のシリ
コン酸化膜をプラズマ気相成長法によって形成する。こ
のあと第１シリコン酸化膜／塗布膜／第２シリコン酸化
膜からなる層間絶縁膜にスルホールを開口する。そして
第２層目の配線のための金属層を形成しパターニングし
て、第１層目の配線とスルーホールを介して導通した第
２層目の配線を形成する。この従来の半導体装置におい
て、最下層の第１シリコン酸化膜と最上層の第２シリコ
ン酸化膜とは同一条件で形成され、比較的緻密なシリコ
ン酸化膜が用いられている。A first silicon oxide film is formed by plasma vapor deposition on a semiconductor substrate on which metal wiring is formed. An organic siloxane polymer is coated on the first silicon oxide film and subjected to heat treatment to form an intermediate insulating layer (hereinafter referred to as a coating film). Furthermore, a second silicon oxide film is formed on the coating film by plasma vapor deposition. Thereafter, through holes are opened in the interlayer insulating film consisting of the first silicon oxide film/coating film/second silicon oxide film. Then, a metal layer for a second layer of wiring is formed and patterned to form a second layer of wiring that is electrically connected to the first layer of wiring via a through hole. In this conventional semiconductor device, the first silicon oxide film at the bottom layer and the second silicon oxide film at the top layer are formed under the same conditions, and relatively dense silicon oxide films are used.
【００１２】0012
【発明が解決しようとする課題】塗布膜を用いたサンド
イッチ構造の層間絶縁膜の場合、平坦性に関しては塗布
膜が厚い方が有利である。しかし上述した従来の半導体
装置においては、塗布膜の厚さが厚くなると以下に述べ
る理由により、第２層目の金属配線がスルーホールで断
線しやすくなる。以下にその説明を行なう。In the case of an interlayer insulating film having a sandwich structure using a coating film, it is advantageous for the coating film to be thicker in terms of flatness. However, in the conventional semiconductor device described above, when the coating film becomes thick, the second layer metal wiring becomes easily disconnected at the through hole for the reason described below. The explanation will be given below.
【００１３】サンドイッチ構造の層間絶縁膜の製造工程
においては、塗布膜を塗布した後熱処理を行なって塗布
膜中の有機溶媒を除去し膜を硬化させる。この場合、熱
処理後の塗布膜中には微量ではあるが有機溶媒が残留す
る。また塗布膜は、熱処理によって一旦乾燥・硬化され
た後でも再び外部の雰囲気中の水分を吸着する。この残
留有機溶媒や水分は、第２層目配線用の金属膜がスパッ
タで形成されている時に、半導体基板が真空中に置かれ
しかも基板温度が上昇することから、ガス化する。この
ようにして発生したアウトガスは、スルーホールに露出
している塗布膜の側壁部を通して外部に飛散していく。
スルーホール付近の配線用金属膜は、このアウトガス、
特に水分によって腐蝕されてしまう。またスルーホール
の内部にはアウトガスが充満するので、スパッタによる
配線用金属膜の形成中にターゲットから飛来してくる金
属原子のスルーホール側壁への付着が妨げられ、スルー
ホールにおける配線用金属膜のステップカバレッジが悪
くなる。上記の第２層目配線用金属膜のスルーホールで
の腐蝕やステップカバレッジの悪化は、塗布膜からのア
ウトガスの濃度が高ければ高いほど顕著になる。すなわ
ち、塗布膜が厚くスルーホール径が小さいほど断線が起
きやすい。従来のサンドイッチ構造の層間絶縁膜では、
スルーホール径が１μｍより小さい多層配線構造の半導
体装置を実現することが難しかった。In the process of manufacturing a sandwich-structured interlayer insulating film, a coating film is applied and then heat treated to remove the organic solvent in the coating film and harden the film. In this case, a small amount of organic solvent remains in the coated film after heat treatment. Moreover, even after the coating film is once dried and hardened by heat treatment, it again adsorbs moisture in the external atmosphere. This residual organic solvent and moisture gasify because the semiconductor substrate is placed in a vacuum and the temperature of the substrate increases when the metal film for the second layer wiring is formed by sputtering. The outgas generated in this manner scatters to the outside through the side wall portion of the coating film exposed in the through hole. The metal film for wiring near the through hole is exposed to this outgas,
It is particularly corroded by moisture. In addition, since the inside of the through hole is filled with outgas, metal atoms flying from the target are prevented from adhering to the side walls of the through hole during the formation of the metal film for wiring by sputtering. Step coverage deteriorates. Corrosion in the through-holes of the second-layer wiring metal film and deterioration of step coverage become more pronounced as the concentration of outgas from the coating film increases. That is, the thicker the coating film and the smaller the diameter of the through hole, the more likely wire breakage occurs. In the conventional sandwich structure interlayer insulation film,
It has been difficult to realize a semiconductor device with a multilayer wiring structure in which the through hole diameter is smaller than 1 μm.
【００１４】本発明の目的は、断線不良のない多層配線
構造の半導体装置を提供することである。[0014] An object of the present invention is to provide a semiconductor device having a multilayer wiring structure free from disconnection defects.
【００１５】本発明の他の目的は、腐蝕やステップカバ
レッジの悪化によるスルーホールでの金属配線の断線の
ない、平坦性にすぐれた層間絶縁膜を有する半導体装置
を提供することである。Another object of the present invention is to provide a semiconductor device having an interlayer insulating film with excellent flatness and free from disconnection of metal wiring at through holes due to corrosion or deterioration of step coverage.
【００１６】[0016]
【課題を解決するための手段】本発明者は、スルーホー
ルでの断線不良が塗布膜の上の第２シリコン膜が緻密な
膜であるほど増加すること、その理由は配線金属のスパ
ッタ時に発生する塗布膜からのアウトガスが第２シリコ
ン膜を透過しにくくなりスルーホールに集中するためで
あることを見出した。[Means for Solving the Problem] The present inventor has discovered that the occurrence of disconnection defects in through holes increases as the second silicon film on the coating film becomes denser, and the reason for this is that it occurs during sputtering of wiring metal. It has been found that this is because outgas from the coating film becomes difficult to permeate through the second silicon film and concentrates in the through holes.
【００１７】本発明の半導体装置は、この知見に基ずき
、サンドイッチ構造の層間絶縁膜のうち上層のプラズマ
気相成長法によるシリコン酸化膜を疎なすなわち膜密度
の低いものにしたことを特徴とする。Based on this knowledge, the semiconductor device of the present invention is characterized in that the upper layer of the interlayer insulating film of the sandwich structure, formed by plasma vapor deposition, is made sparse, that is, has a low film density. shall be.
【００１８】すなわち本発明の半導体装置においては、
表面に金属配線が形成されている半導体基板上に、第１
の絶縁膜としてプラズマ気相成長法による緻密な第１シ
リコン酸化膜が形成されており、第１シリコン酸化膜上
に、第２の絶縁膜がスピンオン法よって形成されている
。更に第２の絶縁膜上に、第３の絶縁膜としてプラズマ
気相成長法を用いた疎な第２のシリコン酸化膜が形成さ
れている。第１，第２および第３の絶縁膜を金属配線層
間絶縁膜として、その上に上層の金属配線が形成されて
いる。That is, in the semiconductor device of the present invention,
A first layer is placed on a semiconductor substrate on which metal wiring is formed.
A first dense silicon oxide film is formed as an insulating film by a plasma vapor deposition method, and a second insulating film is formed on the first silicon oxide film by a spin-on method. Furthermore, a sparse second silicon oxide film is formed as a third insulating film on the second insulating film using plasma vapor deposition. The first, second, and third insulating films are used as metal wiring interlayer insulating films, and upper layer metal wiring is formed thereon.
【００１９】[0019]
【作用】本発明によれば、上層の配線用金属膜をスパッ
タで形成する時に発生する塗布膜からのアウトガスが第
２シリコン酸化膜を通して放出される。従ってアウトガ
スがスルーホールに集中することはない。このことによ
り、アウトガスによる配線用金属膜の腐蝕やステップカ
バレッジの悪化が起らなくなり、スルーホールでの断線
が防止される。しかも第１のシリコン酸化膜として緻密
な膜が用いられているので、アルミニウムなどの金属を
下層の金属配線に用いてもボイドが発生することはない
。According to the present invention, outgas generated from the coating film when forming the upper wiring metal film by sputtering is released through the second silicon oxide film. Therefore, outgas will not be concentrated in the through hole. This prevents corrosion of the wiring metal film and deterioration of step coverage due to outgas, and prevents disconnection at the through hole. Moreover, since a dense film is used as the first silicon oxide film, voids will not occur even if a metal such as aluminum is used for the underlying metal wiring.
【００２０】第１のシリコン酸化膜として、９００℃窒
素雰囲気中での熱処理後の膜収縮率が３％未満であるシ
リコン酸化膜を形成し、第２のシリコン酸化膜として、
９００℃窒素雰囲気中での熱処理後の膜収縮率が３％以
上であるシリコン酸化膜を形成すると特に効果が顕著で
あり、スルーホール径が１μｍ以下の半導体装置におい
ても、スルーホールでの金属配線の断線がない平坦性の
よい層間絶縁膜を形成することができる。A silicon oxide film having a film shrinkage rate of less than 3% after heat treatment at 900° C. in a nitrogen atmosphere is formed as the first silicon oxide film, and as the second silicon oxide film,
The effect is particularly remarkable when forming a silicon oxide film with a film shrinkage rate of 3% or more after heat treatment in a nitrogen atmosphere at 900°C, and even in semiconductor devices with through-hole diameters of 1 μm or less, metal wiring in through-holes It is possible to form an interlayer insulating film with good flatness and no disconnection.
【００２１】[0021]
【実施例】次に本発明の最適な実施例について、図面を
参照して説明する。図１（ａ）から（ｆ）は、本発明の
第１の実施例をその製造工程順に説明するための断面図
である。DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, a preferred embodiment of the present invention will be described with reference to the drawings. FIGS. 1A to 1F are cross-sectional views for explaining the first embodiment of the present invention in the order of its manufacturing steps.
【００２２】図１（ａ）から（ｆ）を参照すると、本発
明の第１の実施例による半導体装置は次のようにして作
られる。半導体素子（図示せず）が形成された単結晶シ
リコン基板１０１上に絶縁膜１０２を形成する。この絶
縁膜１０２は、減圧気相成長装置を用い、ジボラン（Ｂ
２ Ｈ６ ）およびフォスフイン（ＰＨ３ ）によって
ボロン（Ｂ）およびりん（Ｐ）をドーピングしながら形
成したＢＰＳＧ（ＢｏｒｏーＰｈｏｓｐｈｏ Ｓｉｌ
ｉｃａｔｅＧｌａｓｓ）膜をリフロー処理したものであ
り、厚さは５００ｎｍである。この絶縁膜１０２の上に
アルミニウム膜を形成し、平行平板型ドライエッチング
装置を用いエッチングしてアルミニウム配線１０３を形
成する（図１（ａ）） 。アルミニウム膜はスパッタ法
により形成し、厚さは０．５から１．０μｍである。配
線パターンの最小幅および最小間隔は、０．５μｍであ
る。Referring to FIGS. 1A to 1F, a semiconductor device according to a first embodiment of the present invention is manufactured as follows. An insulating film 102 is formed on a single crystal silicon substrate 101 on which a semiconductor element (not shown) is formed. This insulating film 102 is grown using diborane (B
BPSG (Boro-Phospho Sil) formed while doping boron (B) and phosphorus (P) with 2H6) and phosphine (PH3).
It is a reflow-processed icateGlass film and has a thickness of 500 nm. An aluminum film is formed on this insulating film 102 and etched using a parallel plate type dry etching apparatus to form an aluminum wiring 103 (FIG. 1(a)). The aluminum film is formed by sputtering and has a thickness of 0.5 to 1.0 μm. The minimum width and minimum interval of the wiring pattern is 0.5 μm.
【００２３】次に第１シリコン酸化膜１０４を平行平板
型プラズマ気相成長装置を用いて４００ｎｍ程度の厚さ
に形成する（図１（ｂ）） 。その際に、第１シリコン
酸化膜１０４は、モノシランガス（Ｓｉ Ｈ４ ）７０
ＳＣＣＭ、一酸化二窒素ガス（Ｎ２ Ｏ）を１３００Ｓ
ＣＣＭ、モノシランガスの希釈ガスとして窒素ガス（Ｎ
２ ）を２８０ＳＣＣＭ流し、全ガス圧力を０．２５Ｔ
ｏｒｒに設定後、放電周波数４００ｋＨｚ、放電電力密
度０．５Ｗ／ｃｍ２ を印加し基板温度３００℃の条件
下で形成する。この条件下で形成した第１シリコン酸化
膜を９００℃窒素雰囲気中で熱処理した場合の膜収縮率
は０．８％と非常に小さく、緻密な膜が形成されている
ことがわかる。Next, a first silicon oxide film 104 is formed to a thickness of about 400 nm using a parallel plate type plasma vapor deposition apparatus (FIG. 1(b)). At that time, the first silicon oxide film 104 is made of monosilane gas (Si H4) 70
SCCM, dinitrogen monoxide gas (N2O) at 1300S
CCM, nitrogen gas (N
2) was flowed at 280SCCM, and the total gas pressure was 0.25T.
After setting to orr, a discharge frequency of 400 kHz and a discharge power density of 0.5 W/cm 2 are applied to form the substrate under conditions of a substrate temperature of 300° C. When the first silicon oxide film formed under these conditions was heat-treated in a nitrogen atmosphere at 900° C., the film shrinkage rate was as small as 0.8%, indicating that a dense film was formed.
【００２４】次に有機シロキサンポリマー溶液をスピン
オン法により塗布し熱処理して塗布膜を形成する。この
場合、塗布・熱処理を複数回に分けて行なうと有機シロ
キサンポリマー溶液中の溶媒を十分に放出させることが
できる。本実施例では塗布・熱処理を２回行なう。始め
に第１回目の有機シロキサンポリマー溶液の塗布を行な
いＮ２ 雰囲気中で４００℃３０分間の熱処理を行なう
。
更にもう１回有機シロキサンポリマー溶液を同一条件で
塗布・熱処理して有機シロキサンポリマー層１０５を形
成する（図１（ｃ）） 。この時第１層アルミニウム配
線１０３上の有機シロキサンポリマー層１０５の膜厚は
２００ｎｍである。Next, an organic siloxane polymer solution is applied by a spin-on method and heat treated to form a coating film. In this case, if the coating and heat treatment are performed in multiple steps, the solvent in the organic siloxane polymer solution can be sufficiently released. In this example, coating and heat treatment are performed twice. First, a first application of an organic siloxane polymer solution is performed, followed by heat treatment at 400° C. for 30 minutes in an N2 atmosphere. Furthermore, an organic siloxane polymer solution is applied and heat treated once again under the same conditions to form an organic siloxane polymer layer 105 (FIG. 1(c)). At this time, the film thickness of the organic siloxane polymer layer 105 on the first layer aluminum wiring 103 is 200 nm.
【００２５】次に平行平板型プラズマ気相成長装置を用
いて第２シリコン酸化膜１０６を４００ｎｍの厚さに形
成する（図１（ｄ）） 。第２シリコン酸化膜１０６の
形成条件は、モノシランガス（Ｓｉ Ｈ４ ）流量７０
ＳＣＣＭ、一酸化二窒素ガス（Ｎ２ Ｏ）流量１３００
ＳＣＣＭ、モノシランガスの希釈窒素ガス（Ｎ２ ）流
量２８０ＳＣＣＭ、全ガス圧力０．３５Ｔｏｒｒ、放電
周波数４００ｋＨｚ 、放電電力密度０．５Ｗ／ｃｍ２
、基板温度２５０℃である。この条件で形成したシリ
コン酸化膜を９００℃窒素雰囲気中で熱処理した場合の
膜収縮率は３．５％と大きく、第１シリコン酸化膜１０
４に比べて疎な膜が形成されていることがわかる。Next, a second silicon oxide film 106 is formed to a thickness of 400 nm using a parallel plate type plasma vapor deposition apparatus (FIG. 1(d)). The conditions for forming the second silicon oxide film 106 are a monosilane gas (Si H4) flow rate of 70
SCCM, dinitrogen monoxide gas (N2O) flow rate 1300
SCCM, monosilane gas dilution nitrogen gas (N2) flow rate 280SCCM, total gas pressure 0.35 Torr, discharge frequency 400kHz, discharge power density 0.5W/cm2
, the substrate temperature is 250°C. When the silicon oxide film formed under these conditions was heat-treated in a nitrogen atmosphere at 900°C, the film shrinkage rate was as high as 3.5%, and the first silicon oxide film 10
It can be seen that a sparser film is formed compared to 4.
【００２６】第２シリコン酸化膜１０６形成後、有機シ
ロキサンポリマー層１０５中に含まれるメタン（ＣＨ４
），二酸化炭素（ＣＯ２ ），水（Ｈ２ Ｏ）および
メタノール（ＣＨ３ ＯＨ）などの不純物ガスを更に十
分に放出させるため、４００℃，窒素雰囲気中で１０分
間の熱処理を行なう。この時、有機シロキサンポリマー
層１０５中の不純物ガスは第２シリコン酸化膜１０６を
通して放出されるので、有機シロキサンポリマー層１０
５と第２シリコン酸化膜１０６とがデラミネーションを
起すことはなく良質な層間絶縁膜が得られる。After forming the second silicon oxide film 106, methane (CH4
), carbon dioxide (CO2), water (H2O), methanol (CH3OH), and other impurity gases, heat treatment is performed at 400° C. for 10 minutes in a nitrogen atmosphere. At this time, since the impurity gas in the organic siloxane polymer layer 105 is released through the second silicon oxide film 106, the organic siloxane polymer layer 105
5 and the second silicon oxide film 106 will not cause delamination, and a high quality interlayer insulating film can be obtained.
【００２７】次に、平行平板型ドライエッチング装置を
用いて所定の位置にスルーホールを開孔（図１（ｅ））
した後、第２層目のアルミニウム配線２０３を形成す
る（図１（ｆ））。スルーホールは層間絶縁膜を平行平
板型ドライエッチング装置によって選択エッチングして
形成し、最小のスルーホール径は０．５μｍである。第
２層目のアルミニウム配線２０３は、スパッタ法により
形成された厚さ０．５μｍから１．０μｍのアルミニウ
ム層を平行平板型ドライエッチング装置によって選択エ
ッチングして形成し、配線パターンの最小幅および最小
間隔は０．５μｍである。Next, a through hole is opened at a predetermined position using a parallel plate type dry etching device (FIG. 1(e)).
After that, a second layer of aluminum wiring 203 is formed (FIG. 1(f)). The through holes are formed by selectively etching the interlayer insulating film using a parallel plate type dry etching device, and the minimum diameter of the through holes is 0.5 μm. The second layer of aluminum wiring 203 is formed by selectively etching an aluminum layer with a thickness of 0.5 μm to 1.0 μm formed by sputtering using a parallel plate dry etching device, and The spacing is 0.5 μm.
【００２８】スパッタ時に発生する有機シロキサンポリ
マー層１０５からのアウトガスはスルーホールに集中す
ることなく第２シリコン酸化膜１０６を通して放出され
、アルミニウム配線２０３がスルーホールで断線するこ
とはない。Outgas generated from the organic siloxane polymer layer 105 during sputtering is released through the second silicon oxide film 106 without being concentrated in the through hole, and the aluminum wiring 203 will not be disconnected at the through hole.
【００２９】このようにして形成した多層配線構造のス
ルーホールについて、完成直後における第２層目アルミ
ニウム配線２０３の腐蝕の有無およびステップカバレッ
ジの状態を確認するために、表面状態および断面状態を
光学顕微鏡あるいは走査型電子顕微鏡を用いて観察した
。その結果、本実施例による多層配線では、スルーホー
ル径が１μｍ以下であっても、第２層目アルミニウム配
線２０３の腐蝕は起らず、またステップカバレッジが良
好であることが確められた。Immediately after completion of the through-hole in the multilayer wiring structure formed in this way, the surface condition and cross-sectional condition were examined using an optical microscope in order to confirm the presence or absence of corrosion in the second layer aluminum wiring 203 and the state of step coverage. Alternatively, observation was performed using a scanning electron microscope. As a result, it was confirmed that in the multilayer wiring according to this example, even if the through hole diameter was 1 μm or less, corrosion of the second layer aluminum wiring 203 did not occur and the step coverage was good.
【００３０】次にいろいろな径のスルーホールについて
、第一層目アルミニウム配線１０３と第２層目アルミニ
ウム配線２０３との間の電気的導通状態を測定し、スル
ーホール径と導通良品率との関係を調べた。図２に、従
来の技術による多層配線と本実施例による多層配線にお
ける、スルーホール径と導通良品率との関係を示す。
図２を参照すると、従来の技術による多層配線では、ス
ルーホール径が１μｍ以下になると良品率が急激に低下
するのに対して、本実施例による多層配線では、１．０
μｍ以下でも良品率は低下せず、断線が起っていないと
判断できる。本実施例における金属配線層間絶縁膜は、
平坦性に優れ、従来発生していた１ μｍ径以下のスル
ーホールにおける腐蝕やステップカバレッジの悪化によ
る断線に対して非常に有効な絶縁膜であると判断できる
。
また第１層目アルミニウム配線１０３は、緻密な第１シ
リコン酸化膜１０４によって覆われているため、その後
の熱処理によってもボイドが発生することはない。Next, the electrical continuity between the first layer aluminum wiring 103 and the second layer aluminum wiring 203 was measured for through holes of various diameters, and the relationship between the through hole diameter and the rate of good conductivity was determined. I looked into it. FIG. 2 shows the relationship between the through hole diameter and the rate of conductive non-defective products in the multilayer wiring according to the conventional technology and the multilayer wiring according to the present embodiment. Referring to FIG. 2, in the multilayer wiring according to the conventional technology, when the through hole diameter becomes 1 μm or less, the non-defective rate rapidly decreases, whereas in the multilayer wiring according to this embodiment, the yield rate decreases rapidly when the through hole diameter becomes 1.0 μm or less.
Even if it is less than μm, the non-defective product rate does not decrease, and it can be determined that no wire breakage has occurred. The metal wiring interlayer insulating film in this example is as follows:
It can be judged that this insulating film has excellent flatness and is very effective against corrosion in through holes with a diameter of 1 μm or less and disconnection due to deterioration of step coverage, which conventionally occur. Furthermore, since the first layer aluminum wiring 103 is covered with the dense first silicon oxide film 104, no voids will be generated even during subsequent heat treatment.
【００３１】本発明の第２の実施例においては、第１の
実施例における第１シリコン酸化膜１０４および第２シ
リコン酸化膜１０６テトラエトキシオルソシリケイト（
ＴＥＯＳ）を用いたガス系で形成することによって、更
に平坦性に優れた層間絶縁膜を形成することができる。In the second embodiment of the present invention, the first silicon oxide film 104 and the second silicon oxide film 106 in the first embodiment are made of tetraethoxyorthosilicate (
By forming the interlayer insulating film using a gas system using TEOS, it is possible to form an interlayer insulating film with even better flatness.
【００３２】第１シリコン酸化膜の形成条件は、ＴＥＯ
Ｓ（３７℃）バブリング用ヘリウム（Ｈｅ ） ガス５
００ＳＣＣＭ、酸素ガス５００ＳＣＣＭ、圧力９Ｔｏｒ
ｒ、放電周波数１３．５６ＭＨｚ 、高周波電力密度２
Ｗ／ｃｍ２ 、基板温度３５５℃である。図３（ａ）を
参照すると、上記の条件下で形成されたシリコン酸化膜
の赤外吸収スペクトルは、熱酸化によって形成されたシ
リコン酸化膜の赤外吸収スペクトルとほぼ一致している
といえる。またこのシリコン酸化膜を９００℃窒素雰囲
気中で熱処理した時の膜収縮率は１．２８％であり、緻
密な膜が形成されていることが分る。The conditions for forming the first silicon oxide film are TEO
S (37℃) Helium (He) gas for bubbling 5
00SCCM, oxygen gas 500SCCM, pressure 9 Tor
r, discharge frequency 13.56MHz, high frequency power density 2
W/cm2, and the substrate temperature was 355°C. Referring to FIG. 3(a), it can be said that the infrared absorption spectrum of the silicon oxide film formed under the above conditions substantially matches the infrared absorption spectrum of the silicon oxide film formed by thermal oxidation. Furthermore, when this silicon oxide film was heat-treated at 900° C. in a nitrogen atmosphere, the film shrinkage rate was 1.28%, indicating that a dense film was formed.
【００３３】第２シリコン酸化膜の形成条件は、第１シ
リコン酸化膜の形成条件の高周波電力密度を１．３Ｗ／
ｃｍ２ に変えたものである。図３（ｂ）を参照すると
、第２シリコン酸化膜の赤外吸収スペクトルは、第１シ
リコン酸化膜に比べてＳｉ ーＯＨ結合やＨ２ Ｏを多
く含有し、疎な膜が形成されていることがわかる。この
第２シリコン酸化膜を９００℃窒素雰囲気中で熱処理し
た場合の膜収縮率は４．７６％である。これらの第１シ
リコン酸化膜および第２シリコン酸化膜を用いて形成さ
れた金属配線層間絶縁膜は非常に平坦性に優れ、１μｍ
径以下のスルーホールでも断線なく２層以上の金属配線
を形成することができる。The conditions for forming the second silicon oxide film are such that the high frequency power density of the first silicon oxide film is set to 1.3 W/
It was changed to cm2. Referring to FIG. 3(b), the infrared absorption spectrum of the second silicon oxide film shows that it contains more Si-OH bonds and H2O than the first silicon oxide film, and a sparse film is formed. I understand. When this second silicon oxide film is heat-treated at 900° C. in a nitrogen atmosphere, the film shrinkage rate is 4.76%. The metal wiring interlayer insulating film formed using these first silicon oxide film and second silicon oxide film has excellent flatness and has a thickness of 1 μm.
Two or more layers of metal wiring can be formed without disconnection even through holes smaller than the diameter.
【００３４】[0034]
【発明の効果】本発明の半導体装置の層間絶縁膜は、最
下層がプラズマ気相成長法による第１シリコン酸化膜、
中間絶縁層が塗布・熱処理による絶縁膜、最上層がプラ
ズマ気相成長による第２シリコン酸化膜からなるサンド
イッチ構造になっている。第１シリコン酸化膜は膜密度
が大きく密であり、第２シリコン酸化膜は膜密度が小さ
く疎である。Effects of the Invention The interlayer insulating film of the semiconductor device of the present invention includes a first silicon oxide film formed by plasma vapor deposition as the bottom layer;
It has a sandwich structure in which the intermediate insulating layer is an insulating film formed by coating and heat treatment, and the top layer is a second silicon oxide film formed by plasma vapor deposition. The first silicon oxide film has a high film density and is dense, and the second silicon oxide film has a low film density and is sparse.
【００３５】本発明の半導体装置では、第２層目配線用
の金属膜をスパッタで形成する時に発生する塗布膜から
のアウトガスが第２シリコン酸化膜を通して放出され、
スルーホールに集中することはない。このためアウトガ
スによる配線用金属膜の腐蝕やステップカバレッジの悪
化が起らず、第２層目金属配線のスルーホールでの断線
が防止される。In the semiconductor device of the present invention, outgas from the coating film generated when forming the metal film for the second layer wiring by sputtering is released through the second silicon oxide film.
Don't focus on through holes. Therefore, corrosion of the wiring metal film due to outgas and deterioration of step coverage do not occur, and disconnection at the through hole of the second layer metal wiring is prevented.
【００３６】本発明によれば、従来断線が起きていた１
μｍ以下の径のスルーホールを持つ半導体装置において
も、スルーホールでの金属配線の断線が起らないように
することができる。[0036] According to the present invention, wire breakage has occurred in the 1
Even in a semiconductor device having a through hole with a diameter of .mu.m or less, it is possible to prevent disconnection of metal wiring at the through hole.
【図１】本発明の第１の実施例をその製造工程順に説明
するための断面図である。FIG. 1 is a cross-sectional view for explaining a first embodiment of the present invention in the order of its manufacturing steps.
【図２】本発明の実施例による多層配線及び従来の技術
による多層配線における、第２層目アルミニウム配線の
導通良品率とスルーホール径との関係を示す図である。FIG. 2 is a diagram illustrating the relationship between the conductivity quality rate of the second layer aluminum wiring and the through-hole diameter in the multilayer wiring according to the embodiment of the present invention and the multilayer wiring according to the conventional technology.
【図３】本発明の第２の実施例のテトラエトキシオルソ
シリケイト（ＴＥＯＳ）を用いて形成した第１シリコン
酸化膜および第２シリコン酸化膜の赤外吸収スペクトル
を表す図である。FIG. 3 is a diagram showing infrared absorption spectra of a first silicon oxide film and a second silicon oxide film formed using tetraethoxyorthosilicate (TEOS) according to a second embodiment of the present invention.
１０１ シリコン基板
１０２ 絶縁膜
１０３，２０３ アルミニウム配線１０４
第１シリコン酸化膜
１０５ 有機シロキサンポリマー層１０６
第２シリコン酸化膜101 Silicon substrate 102 Insulating film 103, 203 Aluminum wiring 104
First silicon oxide film 105 Organosiloxane polymer layer 106
Second silicon oxide film
Claims (12)
れた第１の配線層と、前記第１の配線層および前記絶縁
膜をおおう膜密度が大きく緻密な第１のシリコン酸化膜
と、前記第１のシリコン酸化膜上に塗布法によって形成
された絶縁物層と、前記絶縁物層上に形成された膜密度
が小さく疎な第２のシリコン酸化膜と、前記第２のシリ
コン酸化膜上に設けられた第２の配線層とを含む半導体
装置。1. A first wiring layer formed on a semiconductor substrate via an insulating film; a first silicon oxide film having a high film density and covering the first wiring layer and the insulating film; an insulating layer formed on the first silicon oxide film by a coating method; a second silicon oxide film formed on the insulating layer and having a low film density and sparse; and the second silicon oxide film. and a second wiring layer provided thereon.
℃，窒素雰囲気中で熱処理後の膜収縮率が３％未満のシ
リコン酸化膜であり、前記第２のシリコン酸化膜は、９
００℃，窒素雰囲気中で熱処理後の膜収縮率が３％以上
のシリコン酸化膜である請求項１記載の半導体装置。2. The first silicon oxide film has a thickness of 900
The second silicon oxide film has a film shrinkage rate of less than 3% after heat treatment in a nitrogen atmosphere at 9°C.
2. The semiconductor device according to claim 1, wherein the semiconductor device is a silicon oxide film having a film shrinkage rate of 3% or more after heat treatment at 00° C. in a nitrogen atmosphere.
第２のシリコン酸化膜が気相成長法によって形成された
請求項１記載の半導体装置。3. The semiconductor device according to claim 1, wherein the first silicon oxide film and the second silicon oxide film are formed by a vapor phase growth method.
配線層を形成する工程と、前記第１の配線層および前記
絶縁膜をおおう膜密度が大きく緻密な第１のシリコン酸
化膜を形成する工程と、前記第１のシリコン酸化膜上に
塗布法によって絶縁物層を形成する工程と、前記絶縁物
層上に膜密度が小さく疎な第２のシリコン酸化膜を形成
する工程と、前記第２のシリコン酸化膜上に第２の配線
層を形成する工程とを含む半導体装置の製造方法。4. Forming a first wiring layer on a semiconductor substrate via an insulating film, and forming a first silicon oxide film having a high film density and covering the first wiring layer and the insulating film. a step of forming an insulating layer on the first silicon oxide film by a coating method; a step of forming a sparse second silicon oxide film with a low film density on the insulating layer; forming a second wiring layer on the second silicon oxide film.
℃，窒素雰囲気中で熱処理後の膜収縮率が３％未満のシ
リコン酸化膜であり、前記第２のシリコン酸化膜は、９
００℃，窒素雰囲気中で熱処理後の膜収縮率が３％以上
のシリコン酸化膜である請求項４記載の半導体装置の製
造方法。5. The first silicon oxide film has a thickness of 900
The second silicon oxide film has a film shrinkage rate of less than 3% after heat treatment in a nitrogen atmosphere at 9°C.
5. The method of manufacturing a semiconductor device according to claim 4, wherein the silicon oxide film has a film shrinkage rate of 3% or more after heat treatment at 00° C. in a nitrogen atmosphere.
エトキシオルソシリケイトを原料の一部に用い、基板温
度３３０℃以上かつ高周波電力密度１．５Ｗ／ｃｍ２
以上でプラズマ気相成長法を用いて形成する請求項４記
載の半導体装置の製造方法。6. The first silicon oxide film is formed by using tetraethoxyorthosilicate as a part of the raw material, at a substrate temperature of 330° C. or higher, and at a high frequency power density of 1.5 W/cm 2 .
5. The method of manufacturing a semiconductor device according to claim 4, wherein the semiconductor device is formed using a plasma vapor phase epitaxy method.
を原料の一部として用い、基板温度２８０℃以上でプラ
ズマ気相成長法を用い形成する請求項４記載の半導体装
置の製造方法。7. The method of manufacturing a semiconductor device according to claim 4, wherein the first silicon oxide film is formed using silane as a part of the raw material and using plasma vapor phase epitaxy at a substrate temperature of 280° C. or higher.
エトキシオルソシリケイトを原料の一部に用い、基板温
度３３０℃未満または高周波電力密度１．５Ｗ／ｃｍ２
未満でプラズマ気相成長法を用い形成する請求項６記
載の半導体装置の製造方法。8. The second silicon oxide film uses tetraethoxyorthosilicate as a part of the raw material, and the substrate temperature is less than 330° C. or the high frequency power density is 1.5 W/cm 2 .
7. The method of manufacturing a semiconductor device according to claim 6, wherein the semiconductor device is formed using a plasma vapor phase epitaxy method.
を原料の一部として用い、基板温度２８０℃未満でプラ
ズマ気相成長法を用い形成する請求項７記載の半導体装
置の製造方法。9. The method of manufacturing a semiconductor device according to claim 7, wherein the second silicon oxide film is formed using silane as a part of the raw material by plasma vapor deposition at a substrate temperature of less than 280° C.
物層を、有機シロキサンポリマー溶液を塗布し焼成する
工程を複数回繰り返し行なって形成する請求項４記載の
半導体装置の製造方法。10. The method of manufacturing a semiconductor device according to claim 4, wherein the insulating layer formed by the coating method is formed by repeating the steps of coating and baking an organic siloxane polymer solution a plurality of times.
た後に前記塗布法によって形成された絶縁物層の脱ガス
を行なう工程を有する請求項４記載の半導体装置の製造
方法。11. The method of manufacturing a semiconductor device according to claim 4, further comprising the step of degassing the insulating layer formed by the coating method after forming the second silicon oxide film.
た後に熱処理を行なう工程を有する請求項４記載の半導
体装置の製造方法。12. The method of manufacturing a semiconductor device according to claim 4, further comprising the step of performing heat treatment after forming the second silicon oxide film.
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| Country | Link |
|---|---|
| JP (1) | JP2646878B2 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0434936A (en) * | 1990-05-30 | 1992-02-05 | Mitsubishi Electric Corp | Semiconductor device and manufacture thereof |
| JP2013187414A (en) * | 2012-03-08 | 2013-09-19 | Asahi Kasei Electronics Co Ltd | Semiconductor device and method for manufacturing the same |
-
1991
- 1991-04-02 JP JP6960591A patent/JP2646878B2/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0434936A (en) * | 1990-05-30 | 1992-02-05 | Mitsubishi Electric Corp | Semiconductor device and manufacture thereof |
| JP2013187414A (en) * | 2012-03-08 | 2013-09-19 | Asahi Kasei Electronics Co Ltd | Semiconductor device and method for manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2646878B2 (en) | 1997-08-27 |
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