JPH04217027A - Information processor - Google Patents
Information processorInfo
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- JPH04217027A JPH04217027A JP41124390A JP41124390A JPH04217027A JP H04217027 A JPH04217027 A JP H04217027A JP 41124390 A JP41124390 A JP 41124390A JP 41124390 A JP41124390 A JP 41124390A JP H04217027 A JPH04217027 A JP H04217027A
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- JP
- Japan
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- register
- built
- function
- general
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- 230000010365 information processing Effects 0.000 claims description 9
- 230000006870 function Effects 0.000 abstract description 33
- 238000010586 diagram Methods 0.000 description 2
- 238000003672 processing method Methods 0.000 description 2
Landscapes
- Executing Machine-Instructions (AREA)
Abstract
Description
【０００１】0001
【産業上の利用分野】本発明は、組み込み関数の処理を
高速に実行するＶＬＩＷ（Ｖｅｒｙ Ｌｏｎｇ Ｉ
ｎｓｔｒｕｃｔｉｏｎ Ｗｏｒｄ）方式の情報処理方
式に関するものである。[Industrial Application Field] The present invention is a VLIW (Very Long IW) that executes built-in function processing at high speed.
The present invention relates to an information processing method based on the information processing method (Instruction Word).
【０００２】0002
【従来の技術】従来の情報処理装置のＶＬＩＷ方式のプ
ロセッサにおいては、組み込み関数の処理を高速に実行
する手段は採られていなかった。2. Description of the Related Art In VLIW type processors of conventional information processing apparatuses, no means for executing built-in function processing at high speed has been adopted.
【０００３】0003
【発明が解決しようとする課題】解決しようとする問題
点は、上述した従来のＶＬＩＷ方式のプロセッサは、組
み込み関数が多用される言語の処理において、組み込み
関数の呼び出しに時間がかかる点にある。The problem to be solved by the present invention is that in the above-mentioned conventional VLIW type processor, it takes time to call the built-in functions when processing a language that uses many built-in functions.
【０００４】0004
【課題を解決するための手段】本発明は、組み込み関数
の処理において、ソフトウェアビジブルな汎用レジスタ
の内容を複数個同時に読み出し，複数個の別のレジスタ
へ格納する第１の格納手段と、上記組み込み関数の実行
結果を格納するレジスタの番号をレジスタ番号指定レジ
スタに格納する第２の格納手段と、この第２の格納手段
によって格納すると同時に命令語によって指定された絶
対番地へ分岐し，戻りアドレスを命令語によって指定さ
れた汎用レジスタにロードする手段とを備えてなるもの
である。また、本発明の別の発明による情報処理装置は
、上記のものにおいて、上記発明の命令と組み合わせて
、組み込み関数からの復帰に際し、この組み込み関数の
実行結果を汎用レジスタに格納すると同時に、戻りアド
レスにリターンする組み込み関数復帰命令を実行するよ
うにしたものである。[Means for Solving the Problems] The present invention provides a first storage means for simultaneously reading the contents of a plurality of software-visible general-purpose registers and storing them in a plurality of separate registers in the processing of an intrinsic function; A second storage means stores the number of the register that stores the execution result of the function in the register number designation register, and at the same time that the second storage means stores it, it branches to the absolute address designated by the instruction word and sets the return address. and means for loading into a general-purpose register designated by an instruction word. Further, in the information processing device according to another invention of the present invention, in combination with the instruction of the above invention, when returning from the built-in function, the execution result of the built-in function is stored in a general-purpose register, and at the same time, the return address is It is designed to execute a built-in function return instruction that returns to .
【０００５】[0005]
【作用】本発明においては、組み込み関数の引き渡しと
，関数呼び出しを同時に行う命令、あるいは組み込み関
数からの復帰と，実行結果の格納を同時に行う命令を実
行する。[Operation] In the present invention, an instruction that simultaneously passes a built-in function and calls the function, or an instruction that simultaneously returns from the built-in function and stores the execution result is executed.
【０００６】[0006]
【実施例】図１は本発明の一実施例を示すブロック図で
ある。この図１において、１は機械語命令を格納する命
令語レジスタ、２はデータ類を格納する汎用レジスタの
集合である汎用レジスタ群で、この汎用レジスタ群２の
各レジスタには番号が付されている。３，４，５は汎用
レジスタ群２から読み出された引数を格納する引数レジ
スタ、６は組み込み関数の実行結果を格納する汎用レジ
スタの番号を格納するレジスタ番号指定レジスタ、７は
実行する機械語命令のアドレスを格納する命令アドレス
レジスタ、８はこの命令アドレスレジスタ７に保持され
ている命令アドレスをインクリメントする回路であるイ
ンクリメンタ、９は命令語レジスタ１からの命令アドレ
スと、インクリメンタ８からの命令アドレスあるいは汎
用レジスタ群２よりの命令アドレスの何れかを選択する
セレクタ、１０は引数レジスタ３，４，５からの引数を
受取り、組み込み関数を実行するための組み込み関数処
理回路である。DESCRIPTION OF THE PREFERRED EMBODIMENTS FIG. 1 is a block diagram showing an embodiment of the present invention. In this figure, 1 is an instruction register that stores machine language instructions, and 2 is a general-purpose register group that is a set of general-purpose registers that store data. Each register in general-purpose register group 2 is numbered. There is. 3, 4, and 5 are argument registers that store arguments read from general-purpose register group 2, 6 is a register number specification register that stores the number of the general-purpose register that stores the execution result of the built-in function, and 7 is a machine language to be executed. 8 is an incrementer which is a circuit that increments the instruction address held in the instruction address register 7. 9 is a circuit that stores the instruction address from the instruction word register 1 and the incrementer 8. A selector 10 selects either an instruction address or an instruction address from the general-purpose register group 2, and a built-in function processing circuit receives arguments from argument registers 3, 4, and 5 and executes the built-in function.
【０００７】そして、汎用レジスタ群２と引数レジスタ
３〜５は、ソフトウェアビジブルな汎用レジスタの内容
を複数個同時に読み出し，複数個の別のレジスタへ格納
する格納手段を構成している。また、レジスタ番号指定
レジスタ６は、組み込み関数の実行結果を格納するレジ
スタの番号をレジスタ番号指定レジスタに格納する手段
を構成している。また、命令語レジスタ１とセレクタ９
および命令アドレスレジスタ７と，インクリメンタ８と
汎用レジスタ群２は、この格納手段によって格納すると
同時に命令語によって指定された絶対番地へ分岐し（１
，９，７），戻りアドレスを命令語によって指定された
汎用レジスタにロードする（８，２）手段を構成してい
る。The general-purpose register group 2 and the argument registers 3 to 5 constitute storage means for simultaneously reading the contents of a plurality of software-visible general-purpose registers and storing them in a plurality of separate registers. Further, the register number designation register 6 constitutes means for storing the number of the register that stores the execution result of the built-in function in the register number designation register. In addition, instruction word register 1 and selector 9
The instruction address register 7, incrementer 8, and general-purpose register group 2 are stored by this storage means, and at the same time branch to the absolute address specified by the instruction word (1
, 9, 7) and means (8, 2) for loading the return address into the general-purpose register specified by the instruction word.
【０００８】つぎにこの図１に示す実施例の動作を説明
する。まず、組み込み関数呼び出し命令の実行に際し、
命令語レジスタ１に格納されている命令語によって指定
されたレジスタ番号により、汎用レジスタ群２内の３つ
の汎用レジスタから引数が読み出され、それぞれ引数レ
ジスタ３，４，５にロードされる。また、これと同時に
命令語レジスタ１内の命令語によって指定された組み込
み関数の実行結果を格納すべき汎用レジスタの番号がレ
ジスタ番号指定レジスタ６にロードされる。また、これ
と同時に戻りアドレスが命令語レジスタ１内の命令語に
よって指定された汎用レジスタにインクリメンタ８から
ロードされる。Next, the operation of the embodiment shown in FIG. 1 will be explained. First, when executing a built-in function call instruction,
Arguments are read from three general-purpose registers in general-purpose register group 2 according to the register number specified by the instruction word stored in instruction word register 1, and loaded into argument registers 3, 4, and 5, respectively. At the same time, the number of the general-purpose register in which the execution result of the built-in function specified by the instruction word in the instruction word register 1 is to be stored is loaded into the register number designation register 6. At the same time, the return address is loaded from the incrementer 8 into the general-purpose register specified by the instruction word in the instruction word register 1.
【０００９】つぎに、組み込み関数の実行は、組み込み
関数処理回路１０によって行われる。そして、つぎに組
み込み関数の実行が終了すると、組み込み関数復帰命令
が実行される。この命令の実行においては、レジスタ番
号指定レジスタ６によって指定された汎用レジスタに組
み込み関数処理回路１０からの結果がロードされる。ま
た、命令アドレスレジスタ７には、組み込み関数呼び出
し命令によって汎用レジスタに格納された戻りアドレス
がセレクタ９を介してロードされる。Next, the built-in function is executed by the built-in function processing circuit 10. Then, when the execution of the built-in function ends, the built-in function return instruction is executed. In executing this instruction, the result from the built-in function processing circuit 10 is loaded into the general-purpose register designated by the register number designation register 6. Further, the return address stored in the general-purpose register by the built-in function call instruction is loaded into the instruction address register 7 via the selector 9.
【００１０】0010
【発明の効果】以上説明したように本発明の情報処理装
置は、組み込み関数の引き渡しと関数呼び出しを同時に
行う命令、あるいは、組み込み関数の復帰と実行結果の
格納を同時に行う命令を実行できるようにすることによ
り、性能が著しく向上するという効果がある。[Effects of the Invention] As explained above, the information processing device of the present invention is capable of executing an instruction that simultaneously passes a built-in function and calls the function, or an instruction that simultaneously returns a built-in function and stores the execution result. This has the effect of significantly improving performance.
【図１】本発明の一実施例を示したブロック図である。FIG. 1 is a block diagram showing one embodiment of the present invention.
１ 命令語レジスタ ２ 汎用レジスタ群 ３〜５ 引数レジスタ ６ レジスタ番号指定レジスタ ７ 命令アドレスレジスタ ８ インクリメンタ ９ セレクタ １０ 組み込み関数処理回路 1 Instruction word register 2 General purpose register group 3-5 Argument register 6 Register number specification register 7 Instruction address register 8 Incrementer 9 Selector 10 Built-in function processing circuit
Claims (2)
ウェアビジブルな汎用レジスタの内容を複数個同時に読
み出し，複数個の別のレジスタへ格納する第１の格納手
段と、前記組み込み関数の実行結果を格納するレジスタ
の番号をレジスタ番号指定レジスタに格納する第２の格
納手段と、この第２の格納手段によって格納すると同時
に命令語によって指定された絶対番地へ分岐し，戻りア
ドレスを命令語によって指定された汎用レジスタにロー
ドする手段とを備えてなることを特徴とする情報処理装
置。1. A first storage means for simultaneously reading the contents of a plurality of software-visible general-purpose registers and storing the contents in a plurality of separate registers in the processing of the built-in function, and a register for storing the execution result of the built-in function. a second storage means for storing the number in the register number designation register, and at the same time that the second storage means stores the number, it branches to the absolute address specified by the instruction word, and the return address is stored in the general-purpose register specified by the instruction word. An information processing device comprising: means for loading data into an information processing device.
、請求項１の命令と組み合わせて、組み込み関数からの
復帰に際し、組み込み関数の実行結果を汎用レジスタに
格納すると同時に、戻りアドレスにリターンする組み込
み関数復帰命令を実行するようにしたことを特徴とする
情報処理装置。2. The information processing device according to claim 1, in which, in combination with the instruction according to claim 1, when returning from the built-in function, the built-in function stores the execution result of the built-in function in a general-purpose register and returns to the return address at the same time. An information processing device characterized by executing a function return instruction.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP41124390A JPH04217027A (en) | 1990-12-18 | 1990-12-18 | Information processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP41124390A JPH04217027A (en) | 1990-12-18 | 1990-12-18 | Information processor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04217027A true JPH04217027A (en) | 1992-08-07 |
Family
ID=18520274
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP41124390A Pending JPH04217027A (en) | 1990-12-18 | 1990-12-18 | Information processor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04217027A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08212075A (en) * | 1995-01-31 | 1996-08-20 | Nec Corp | Information processor |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5533236A (en) * | 1978-08-30 | 1980-03-08 | Toshiba Corp | Parameter control system |
| JPH02232727A (en) * | 1989-03-07 | 1990-09-14 | Nec Corp | Information processor |
-
1990
- 1990-12-18 JP JP41124390A patent/JPH04217027A/en active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5533236A (en) * | 1978-08-30 | 1980-03-08 | Toshiba Corp | Parameter control system |
| JPH02232727A (en) * | 1989-03-07 | 1990-09-14 | Nec Corp | Information processor |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08212075A (en) * | 1995-01-31 | 1996-08-20 | Nec Corp | Information processor |
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