JPH04212786A - Semiconductor integrated circuit - Google Patents
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Abstract
Description
【０００１】0001
【産業上の利用分野】この発明は、外部から供給される
電源電圧を集積回路の内部で降圧して内部電源電圧とし
て使用するようにした半導体集積回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit in which an externally supplied power supply voltage is stepped down within the integrated circuit and used as an internal power supply voltage.
【０００２】0002
【従来の技術】スタティック型半導体メモリ（以下、Ｓ
ＲＡＭと称する）等のように、多数の素子が集積化され
た半導体集積回路（以下、ＩＣと称する）では、高集積
化を図るためトランジスタの大きさが年々、縮小化され
ている。これに伴い、従来から使用されている５Ｖの標
準電源電圧をＩＣに供給すると、内部の微細化されたト
ランジスタが破壊される等、信頼性上の問題が生じてく
る。[Prior Art] Static semiconductor memory (hereinafter referred to as S
In semiconductor integrated circuits (hereinafter referred to as ICs) in which a large number of elements are integrated, such as RAM (hereinafter referred to as RAM), the size of transistors is being reduced year by year in order to achieve higher integration. As a result, if the conventionally used standard power supply voltage of 5V is supplied to the IC, reliability problems such as destruction of internal miniaturized transistors arise.
【０００３】従来、このような問題が発生する恐れがあ
る高集積化されたＩＣでは、図１８に示すように、内部
降圧回路９１を設け、外部から供給される標準の５Ｖの
電源電圧Ｖｅｘｔ をこの内部降圧回路９１で例えば３
Ｖ程度の内部電源電圧Ｖｉｎｔ に降圧した後、微細化
されたトランジスタを含む内部回路９２に供給している
。Conventionally, highly integrated ICs that are susceptible to such problems have been provided with an internal step-down circuit 91, as shown in FIG. For example, 3
After lowering the voltage to an internal power supply voltage Vint of approximately V, the voltage is supplied to an internal circuit 92 including miniaturized transistors.
【０００４】0004
【発明が解決しようとする課題】ところで、上記従来の
ＩＣを、電源ユニットで得られる標準の５Ｖの電源電圧
で常時動作させる場合には問題は生じない。しかしなが
ら、このＩＣがＳＲＡＭであり、しかも電池によってデ
ータを保持させるいわゆるバッテリーバックアップ動作
を行う場合に問題が生じる。すなわち、従来では、電源
ユニットで得られる電源電圧で動作させる時はもちろん
のこと、バッテリーによるバックアップ動作時にも内部
降圧回路９１では電流が消費される。このため、バック
アップ動作時にバッテリーの消耗が激しくなり、長期間
のバッテリーバックアップ動作が行えなくなる。By the way, no problem arises when the above-mentioned conventional IC is always operated with the standard power supply voltage of 5V obtained from a power supply unit. However, a problem arises when this IC is an SRAM and performs a so-called battery backup operation in which data is held by a battery. That is, conventionally, the internal step-down circuit 91 consumes current not only when operating with the power supply voltage obtained from the power supply unit but also during backup operation using the battery. As a result, the battery is rapidly consumed during the backup operation, making it impossible to perform the battery backup operation for a long period of time.
【０００５】この発明は上記のような事情を考慮してな
されたものであり、その目的は、外部電源電圧を降圧し
て内部電源電圧として使用するものにおいて、長期間の
バッテリーバックアップ動作が可能な半導体集積回路を
提供することである。The present invention was made in consideration of the above-mentioned circumstances, and its purpose is to provide a system that enables long-term battery backup operation in a device that steps down the external power supply voltage and uses it as the internal power supply voltage. The purpose of the present invention is to provide semiconductor integrated circuits.
【０００６】[0006]
【課題を解決するための手段】この発明の半導体集積回
路は、所定の機能を有する内部回路と、外部から電源電
圧が印加される電源端子と、上記電源端子の電圧値を検
出する電圧検出手段と、上記電圧検出手段の検出結果に
応じて活性化制御され、活性時に上記電源端子に供給さ
れる外部電源電圧を降圧して上記内部回路に内部電源電
圧として供給する電圧降圧手段と、上記電源端子と上記
内部回路との間に接続され、上記電源端子に印加される
電圧を上記電圧検出手段の検出結果に応じて上記内部回
路に供給制御する制御手段とを具備したことする。[Means for Solving the Problems] A semiconductor integrated circuit of the present invention includes an internal circuit having a predetermined function, a power supply terminal to which a power supply voltage is applied from the outside, and a voltage detection means for detecting the voltage value of the power supply terminal. a voltage step-down means whose activation is controlled according to the detection result of the voltage detection means, and which steps down the external power supply voltage supplied to the power supply terminal when activated and supplies it to the internal circuit as an internal power supply voltage; The apparatus further includes a control means connected between the terminal and the internal circuit for controlling supply of the voltage applied to the power supply terminal to the internal circuit in accordance with a detection result of the voltage detecting means.
【０００７】[0007]
【作用】電圧検出手段により電源端子の電圧値が検出さ
れる。この検出値が所定値より大きい場合には電圧降圧
手段が活性化され、外部電源電圧が降圧されて内部回路
に内部電源電圧として供給される。一方、バッテリーバ
ックアップ動作時のように電圧検出手段による検出値が
所定値より小さい場合には電圧降圧手段は活性化されず
、代わりに電源端子に印加される電圧が制御手段を介し
て内部回路に供給される。このバッテリーバックアップ
動作時、電圧降圧手段は動作せず、電流を消費しないの
で、バッテリーによる長時間動作が可能になる。[Operation] The voltage value of the power supply terminal is detected by the voltage detection means. If this detected value is larger than a predetermined value, the voltage step-down means is activated, and the external power supply voltage is stepped down and supplied to the internal circuit as the internal power supply voltage. On the other hand, when the detected value by the voltage detection means is smaller than a predetermined value, such as during battery backup operation, the voltage step-down means is not activated, and instead the voltage applied to the power supply terminal is applied to the internal circuit via the control means. Supplied. During this battery backup operation, the voltage step-down means does not operate and consumes no current, so long-term battery operation is possible.
【０００８】[0008]
【実施例】以下、図面を参照してこの発明を実施例によ
り説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will now be described by way of embodiments with reference to the drawings.
【０００９】図１はこの発明をＳＲＡＭに実施した、こ
の発明の第１の実施例の回路構成を示すブロック図であ
る。図において、１１は集積回路の外部から電源電圧Ｖ
ｅｘｔ が供給される外部電源端子である。この端子１
１には外部電源電圧Ｖｅｘｔ として、この集積回路が
通常の動作、すなわちデータの書き込み動作や読み出し
動作を行う時は電源回路で得られる標準の５Ｖの電圧が
供給される。
一方、スタンドバイ動作時には、バッテリーからの例え
ば３Ｖ程度の電圧が上記端子１１に供給される。上記端
子１１に供給される外部電源電圧Ｖｅｘｔ は外部電圧
検出回路１２、内部降圧回路１３及びスイッチ回路１４
にそれぞれ与えられる。FIG. 1 is a block diagram showing the circuit configuration of a first embodiment of the present invention in which the present invention is implemented in an SRAM. In the figure, 11 is the power supply voltage V from outside the integrated circuit.
This is an external power supply terminal to which ext is supplied. This terminal 1
1 is supplied with a standard 5V voltage obtained from the power supply circuit as the external power supply voltage Vext when this integrated circuit performs normal operations, that is, data write operations and data read operations. On the other hand, during standby operation, a voltage of, for example, about 3V from the battery is supplied to the terminal 11. The external power supply voltage Vext supplied to the terminal 11 is supplied to an external voltage detection circuit 12, an internal step-down circuit 13, and a switch circuit 14.
are given to each.
【００１０】上記外部電圧検出回路１２は、外部電源電
圧Ｖｅｘｔ の値を検出し、この検出値が所定電圧Ｖ０
よりも小さい時には“Ｌ”レベル、大きい時には“Ｈ”
レベルとなるような制御信号φ０を発生する。ただし、
Ｖ０は０Ｖと５Ｖとの間の値である。そして、この外部
電圧検出回路１２で発生される制御信号φ０は上記内部
降圧回路１３及び上記スイッチ回路１４に並列に供給さ
れる。The external voltage detection circuit 12 detects the value of the external power supply voltage Vext, and this detected value is determined to be a predetermined voltage V0.
When it is smaller than , it is “L” level, and when it is larger, it is “H”
A control signal φ0 having the same level is generated. however,
V0 is a value between 0V and 5V. The control signal φ0 generated by the external voltage detection circuit 12 is supplied to the internal voltage down converter 13 and the switch circuit 14 in parallel.
【００１１】上記内部降圧回路１３は上記制御信号φ０
のレベルに応じて活性化され、活性化されている時は５
Ｖの外部電源電圧Ｖｅｘｔ を降圧して例えば３Ｖ程度
の内部電源電圧Ｖｉｎｔ を発生する。また、上記スイ
ッチ回路１４は図示するように、例えばＰチャネルのＭ
ＯＳＦＥＴで構成されており、上記制御信号φ０のレベ
ルに応じて導通制御され、外部電源電圧Ｖｅｘｔ を通
過もしくは遮断する。上記内部降圧回路１３の出力及び
スイッチ回路１４の出力は、例えばデータ記憶機能を有
するメモリセルを含む内部回路１５に電源電圧として供
給される。The internal voltage down converter 13 receives the control signal φ0.
is activated according to the level of , and when activated it is 5
The external power supply voltage Vext of V is stepped down to generate an internal power supply voltage Vint of, for example, about 3V. Further, as shown in the figure, the switch circuit 14 has a P-channel M
It is composed of an OSFET, and conduction is controlled according to the level of the control signal φ0 to pass or cut off the external power supply voltage Vext. The output of the internal step-down circuit 13 and the output of the switch circuit 14 are supplied as a power supply voltage to an internal circuit 15 including, for example, a memory cell having a data storage function.
【００１２】次に上記構成でなる回路の動作を図２の信
号波形図を用いて説明する。いま、この集積回路が通常
動作、すなわちデータの書き込み動作や読み出し動作を
行う時は、電源ユニットからの５Ｖの電圧が端子１１に
外部電源電圧Ｖｅｘｔ として印加される。この時の電
圧Ｖｅｘｔ の値は、外部電圧検出回路１２における検
出値Ｖ０よりも大きいので、制御信号φ０は“Ｈ”レベ
ルとなる。この制御信号φ０により内部降圧回路１３が
活性化され、一方、スイッチ回路１４は非導通状態にな
り、外部電源電圧Ｖｅｘｔ が内部降圧回路１３で降圧
される。そして、内部降圧回路１３からの３Ｖ程度の出
力電圧が内部電源電圧Ｖｉｎｔ として内部回路１５に
供給される。Next, the operation of the circuit having the above configuration will be explained using the signal waveform diagram shown in FIG. Now, when this integrated circuit performs a normal operation, that is, a data write operation or a data read operation, a voltage of 5V from the power supply unit is applied to the terminal 11 as the external power supply voltage Vext. Since the value of the voltage Vext at this time is larger than the detection value V0 in the external voltage detection circuit 12, the control signal φ0 goes to the "H" level. Internal voltage down converter 13 is activated by control signal φ0, switch circuit 14 is rendered non-conductive, and external power supply voltage Vext is stepped down by internal voltage down converter 13. Then, an output voltage of about 3V from the internal voltage step-down circuit 13 is supplied to the internal circuit 15 as the internal power supply voltage Vint.
【００１３】一方、この集積回路がスタンドバイ動作を
行う時は、バッテリーからの例えば３Ｖ程度の電圧が端
子１１に外部電源電圧Ｖｅｘｔ として印加される。こ
の時の電圧Ｖｅｘｔ の値は外部電圧検出回路１２にお
ける検出値Ｖ０よりも小さい。このため、制御信号φ０
は“Ｌ”レベルになる。この制御信号φ０により内部降
圧回路１３は非活性状態となり、一方、スイッチ回路１
４は導通状態になる。このため、端子１１に供給された
バッテリーからの電圧が、スイッチ回路１４を介してそ
のまま内部電源電圧Ｖｉｎｔ として内部回路１５に供
給される。On the other hand, when this integrated circuit performs standby operation, a voltage of, for example, about 3V from the battery is applied to the terminal 11 as the external power supply voltage Vext. The value of the voltage Vext at this time is smaller than the detection value V0 in the external voltage detection circuit 12. Therefore, the control signal φ0
becomes “L” level. This control signal φ0 causes the internal voltage down converter 13 to become inactive, while the switch circuit 1
4 becomes conductive. Therefore, the voltage from the battery supplied to the terminal 11 is directly supplied to the internal circuit 15 via the switch circuit 14 as the internal power supply voltage Vint.
【００１４】このように上記実施例によれば、バッテリ
ーによるバックアップ動作時には、内部降圧回路１３の
動作を停止させて無駄な電流が消費されないようにした
ので、バッテリーの消耗を押さえることができ、もって
長期間のバッテリーバックアップ動作が可能となる。次
にこの発明の第２の実施例を図３により説明する。この
実施例では、前記外部電圧検出回路１２に換えて新たな
外部電圧検出回路１６が設けられている。As described above, according to the above embodiment, during backup operation using the battery, the operation of the internal step-down circuit 13 is stopped to prevent wasteful current consumption, so that battery consumption can be suppressed and Long-term battery backup operation is possible. Next, a second embodiment of the invention will be described with reference to FIG. In this embodiment, a new external voltage detection circuit 16 is provided in place of the external voltage detection circuit 12.
【００１５】上記新たな外部電圧検出回路１６は外部電
源電圧Ｖｅｘｔ の値を検出し、この検出値が所定電圧
Ｖ１よりも小さい時には“Ｌ”レベル、大きい時には“
Ｈ”レベルとなるような制御信号φ１と、検出値がＶ２
よりも小さい時には“Ｌ”レベル、大きい時には“Ｈ”
レベルとなるような制御信号φ２とを発生する。ただし
、Ｖ１とＶ２は共に０Ｖと５Ｖとの間の値であり、Ｖ１
＜Ｖ２であるとする。そして、この外部電圧検出回路１
６で発生される一方の制御信号φ１は上記内部降圧回路
１３に供給され、他方の制御信号φ２は上記スイッチ回
路１４に供給される。The new external voltage detection circuit 16 detects the value of the external power supply voltage Vext, and when this detected value is smaller than the predetermined voltage V1, it goes to "L" level, and when it is larger, it goes to "L" level.
Control signal φ1 that becomes H” level and detected value V2
When it is smaller than , it is “L” level, and when it is larger, it is “H”
A control signal φ2 having the same level as the control signal φ2 is generated. However, both V1 and V2 are values between 0V and 5V, and V1
<V2. And this external voltage detection circuit 1
One control signal φ1 generated at 6 is supplied to the internal step-down circuit 13, and the other control signal φ2 is supplied to the switch circuit 14.
【００１６】上記内部降圧回路１２は上記制御信号φ１
のレベルに応じて活性化され、活性化されている時に５
Ｖの外部電源電圧Ｖｅｘｔ を降圧して例えば３Ｖ程度
の内部電源電圧Ｖｉｎｔ を発生する。また、上記スイ
ッチ回路１４は前記図１の実施例の場合と同様に、例え
ばＰチャネルのＭＯＳトランジスタで構成されており、
上記制御信号φ２のレベルに応じて導通制御され、これ
により外部電源電圧Ｖｅｘｔ を通過もしくは遮断する
。The internal step-down circuit 12 receives the control signal φ1.
is activated according to the level of , and when activated, 5
The external power supply voltage Vext of V is stepped down to generate an internal power supply voltage Vint of, for example, about 3V. Further, the switch circuit 14 is composed of, for example, a P-channel MOS transistor, as in the embodiment of FIG.
The conduction is controlled according to the level of the control signal φ2, thereby passing or cutting off the external power supply voltage Vext.
【００１７】次に上記構成でなる回路の動作を図４の波
形図を用いて説明する。いま、この集積回路が通常動作
を行う時は、電源回路からの５Ｖの電圧が端子１１に外
部電源電圧Ｖｅｘｔ として供給される。この時の電圧
Ｖｅｘｔ の値は外部電圧検出回路１６における２つの
検出値Ｖ１、Ｖ２それぞれよりも大きいので、一方及び
他方の制御信号φ１、φ２は共に“Ｈ”レベルとなる。
このとき、制御信号φ１により内部降圧回路１３が活性
化され、一方、スイッチ回路１４は非導通状態になるの
で、外部電源電圧Ｖｅｘｔ が内部降圧回路１３で降圧
され、その３Ｖ程度の出力電圧が内部電源電圧Ｖｉｎｔ
として内部回路１５に供給される。Next, the operation of the circuit having the above configuration will be explained using the waveform diagram shown in FIG. Now, when this integrated circuit performs normal operation, a voltage of 5V from the power supply circuit is supplied to the terminal 11 as the external power supply voltage Vext. Since the value of the voltage Vext at this time is larger than each of the two detection values V1 and V2 in the external voltage detection circuit 16, one and the other control signals φ1 and φ2 both become "H" level. At this time, the internal step-down circuit 13 is activated by the control signal φ1, and the switch circuit 14 becomes non-conductive. Therefore, the external power supply voltage Vext is stepped down by the internal step-down circuit 13, and the output voltage of about 3 V is internally Power supply voltage Vint
The signal is supplied to the internal circuit 15 as a signal.
【００１８】一方、この集積回路がスタンドバイ動作を
行う時は、バッテリーからの例えば３Ｖ程度の電圧が端
子１１に外部電源電圧Ｖｅｘｔ として供給される。こ
の時の電圧Ｖｅｘｔ の値は外部電圧検出回路１６にお
ける２つの検出値Ｖ１、Ｖ２それぞれよりも小さいので
、一方及び他方の制御信号φ１、φ２は共に“Ｌ”レベ
ルとなる。このとき、制御信号φ１により内部降圧回路
１３は非活性状態となり、一方、スイッチ回路１４が導
通状態になる。このため、端子１１に供給されたバッテ
リーからの電圧が、スイッチ回路１４を介してそのまま
内部電源電圧Ｖｉｎｔ として内部回路１５に供給され
る。On the other hand, when this integrated circuit performs standby operation, a voltage of, for example, about 3V from the battery is supplied to the terminal 11 as the external power supply voltage Vext. Since the value of the voltage Vext at this time is smaller than each of the two detection values V1 and V2 in the external voltage detection circuit 16, one and the other control signals φ1 and φ2 both become "L" level. At this time, control signal φ1 causes internal voltage down converter 13 to become inactive, while switch circuit 14 becomes conductive. Therefore, the voltage from the battery supplied to the terminal 11 is directly supplied to the internal circuit 15 via the switch circuit 14 as the internal power supply voltage Vint.
【００１９】このように上記実施例でも、バッテリーに
よるバックアップ動作時には、内部降圧回路１３の動作
を停止させて無駄な電流が消費されないようにしたので
、バッテリーの消耗を押さえることができ、もって長期
間のバッテリーバックアップ動作が可能となる。In this way, in the above embodiment as well, during backup operation using the battery, the operation of the internal step-down circuit 13 is stopped to prevent wasteful current consumption, so that battery consumption can be suppressed and the battery can be used for a long period of time. battery backup operation is possible.
【００２０】しかも、上記実施例では、外部電圧検出回
路１６で値が異なる２つの検出値Ｖ１、Ｖ２を設定して
いるため、次のような効果も得ることができる。すなわ
ち、ＳＲＡＭ等のメモリでは一瞬たりとも電源電圧が供
給されない事態が発生すると、記憶データの破壊等の不
都合が生じる。前記図１の実施例回路の場合、外部電圧
検出回路１２で発生された１つの制御信号φ０を用いて
内部降圧回路１３とスイッチ回路１４の動作を同時に制
御すると、内部回路１５に電源電圧が一時的に供給され
なくなる恐れがある。このため、図３の実施例回路では
、外部電圧検出回路１６において値が異なる２つの検出
値Ｖ１、Ｖ２を設定し、図４に示すように２つの制御信
号φ１、φ２のレベルが同時に切り替わらないようにし
ている。これを具体的に説明すると、外部電源電圧Ｖｅ
ｘｔ の値が低下し、検出値Ｖ２よりもわずかに小さく
なると、制御信号φ２が“Ｌ”レベルになり、スイッチ
回路１４が導通する。このとき、電圧Ｖｅｘｔ の値は
検出値Ｖ１よりも大きいため、制御信号φ１は以前の“
Ｈ”レベルのままである。従って、このとき内部降圧回
路１３は動作している。
そして、外部電源電圧Ｖｅｘｔ の値がさらに低下し、
検出値Ｖ１よりも小さくなると、制御信号φ１が“Ｌ”
レベルに変化し、このとき内部降圧回路１３は始めて非
活性となる。すなわち、内部降圧回路１３が動作を停止
する前にスイッチ回路１４が導通するため、電源電圧が
一瞬たりとも内部回路１５に対して供給されない事態を
防ぐことができる。Moreover, in the above embodiment, since two different detection values V1 and V2 are set in the external voltage detection circuit 16, the following effects can also be obtained. That is, in a memory such as an SRAM, if a situation occurs in which power supply voltage is not supplied even for a moment, problems such as destruction of stored data occur. In the case of the embodiment circuit shown in FIG. There is a risk that the supply will be cut off. For this reason, in the embodiment circuit of FIG. 3, two different detection values V1 and V2 are set in the external voltage detection circuit 16, and the levels of the two control signals φ1 and φ2 do not switch at the same time as shown in FIG. That's what I do. To explain this specifically, the external power supply voltage Ve
When the value of xt decreases and becomes slightly smaller than the detected value V2, the control signal φ2 goes to the "L" level and the switch circuit 14 becomes conductive. At this time, since the value of the voltage Vext is larger than the detected value V1, the control signal φ1 is changed from the previous “
Therefore, the internal step-down circuit 13 is operating at this time. Then, the value of the external power supply voltage Vext further decreases,
When it becomes smaller than the detected value V1, the control signal φ1 goes “L”
At this time, the internal voltage down converter 13 becomes inactive for the first time. That is, since the switch circuit 14 becomes conductive before the internal voltage step-down circuit 13 stops operating, it is possible to prevent a situation in which the power supply voltage is not supplied to the internal circuit 15 even for a moment.
【００２１】また、外部電源電圧Ｖｅｘｔ の値が上昇
する場合でも、内部降圧回路１３が動作を開始した後に
スイッチ回路１４が非導通となるため、電源電圧が一瞬
たりとも内部回路１５に対して供給されない事態を防ぐ
ことができる。Furthermore, even if the value of the external power supply voltage Vext increases, the switch circuit 14 becomes non-conductive after the internal step-down circuit 13 starts operating, so that the power supply voltage is not supplied to the internal circuit 15 even for a moment. It is possible to prevent such situations from occurring.
【００２２】図５はこの発明の第３の実施例の構成を示
すブロック図である。この実施例回路は、前記外部電源
端子１１に供給される電源電圧Ｖｅｘｔ の値に応じて
スイッチ回路１４の動作を制御すると共に、電源電圧Ｖ
ｅｘｔ の値と集積回路の外部から供給されるチップ選
択信号（チップ・イネーブル信号）／ＣＥによって内部
降圧回路１３の動作を制御するようにしたものである。
なお、前記図１と対応する箇所には同じ符号を付して説
明を行う。FIG. 5 is a block diagram showing the configuration of a third embodiment of the present invention. This embodiment circuit controls the operation of the switch circuit 14 according to the value of the power supply voltage Vext supplied to the external power supply terminal 11, and also controls the operation of the switch circuit 14 according to the value of the power supply voltage
The operation of the internal voltage down converter 13 is controlled by the value of ext and a chip selection signal (chip enable signal) /CE supplied from outside the integrated circuit. Note that parts corresponding to those in FIG. 1 will be described with the same reference numerals.
【００２３】この実施例回路では、前記内部降圧回路１
３が通常動作用の第１の内部降圧回路２１と、スタンド
バイ動作用の第２の内部降圧回路２２とから構成されて
いる。
上記両内部降圧回路２１，２２には外部電源端子１１に
供給される電源電圧Ｖｅｘｔ が与えられる。In this embodiment circuit, the internal step-down circuit 1
3 is composed of a first internal voltage down converter 21 for normal operation and a second internal voltage down converter 22 for standby operation. The power supply voltage Vext supplied to the external power supply terminal 11 is applied to both the internal step-down circuits 21 and 22.
【００２４】また、両内部降圧回路２１，２２には、基
準電圧発生回路２３で発生される基準電圧Ｖｒｅｆ が
供給されている。この基準電圧発生回路２３は、活性化
されている期間に外部電源電圧Ｖｅｘｔ から一定の基
準電圧Ｖｒｅｆ を発生する。Further, both internal voltage down converters 21 and 22 are supplied with a reference voltage Vref generated by a reference voltage generating circuit 23. This reference voltage generation circuit 23 generates a constant reference voltage Vref from the external power supply voltage Vext during the activated period.
【００２５】また、図において、２４は集積回路の外部
からチップ選択信号／ＣＥが供給される外部制御端子で
ある。この端子２４に供給されるチップ選択信号／ＣＥ
はＮＡＮＤゲート２５の一方入力端及び遅延回路２６に
入力される。上記遅延回路２６は、上記チップ選択信号
／ＣＥを所定期間遅延する。そして、この遅延回路２６
の出力は上記ＮＡＮＤゲート２５の他方入力端に入力さ
れる。さらに、このＮＡＮＤゲート２５の出力はＮＡＮ
Ｄゲート２７及びＮＯＲゲート２８それぞれの一方入力
端に供給される。Further, in the figure, numeral 24 is an external control terminal to which a chip selection signal /CE is supplied from outside the integrated circuit. Chip selection signal /CE supplied to this terminal 24
is input to one input terminal of the NAND gate 25 and the delay circuit 26. The delay circuit 26 delays the chip selection signal /CE for a predetermined period. And this delay circuit 26
The output of is inputted to the other input terminal of the NAND gate 25. Furthermore, the output of this NAND gate 25 is NAN
It is supplied to one input end of each of the D gate 27 and the NOR gate 28.
【００２６】一方、外部電圧検出回路１２で発生される
制御信号φ０はスイッチ回路１４及び上記第２の内部降
圧回路２２に直接に供給されると共に、インバータ２９
を介して上記ＮＡＮＤゲート２７及びＮＯＲゲート２８
それぞれの他方入力端に供給される。On the other hand, the control signal φ0 generated by the external voltage detection circuit 12 is directly supplied to the switch circuit 14 and the second internal step-down circuit 22, and is also supplied to the inverter 29.
The above NAND gate 27 and NOR gate 28
are supplied to the other input terminals of each.
【００２７】上記基準電圧発生回路２３は上記ＮＡＮＤ
ゲート２７の出力に基づき、通常動作用の第１の内部降
圧回路２１は上記ＮＯＲゲート２８の出力に基づき、ス
タンドバイ動作用の第２の内部降圧回路２２は制御信号
φ０に基づきそれぞれ活性化される。The reference voltage generation circuit 23 is connected to the NAND
Based on the output of the gate 27, the first internal step-down circuit 21 for normal operation is activated based on the output of the NOR gate 28, and the second internal step-down circuit 22 for standby operation is activated based on the control signal φ0. Ru.
【００２８】なお、上記両内部降圧回路２１，２２は共
に同様の回路構成にされているが、内部の対応するトラ
ンジスタの素子寸法等を異ならせることにより、スタン
ドバイ動作用の第２の内部降圧回路２２の消費電流が通
常動作用の第１の内部降圧回路２１のそれよりも少なく
なるようにされている。Although both of the internal step-down circuits 21 and 22 have the same circuit configuration, by making the element dimensions of the corresponding internal transistors different, a second internal step-down voltage circuit for standby operation can be created. The current consumption of the circuit 22 is made smaller than that of the first internal step-down circuit 21 for normal operation.
【００２９】次に上記構成でなる回路の動作を図６の信
号波形図を用いて説明する。いま、電源ユニットからの
５Ｖの電圧が端子１１に外部電源電圧Ｖｅｘｔ として
供給されており、かつチップ選択信号／ＣＥが“Ｌ”レ
ベルにされている通常動作時では、電圧Ｖｅｘｔ の値
が前記検出値Ｖ０よりも大きいので、外部電圧検出回路
１２で発生される制御信号φ０は“Ｈ”レベルとなる。
従って、スイッチ回路１４は非導通状態になる。また、
制御信号φ０により第２の内部降圧回路２２が活性化さ
れる。さらに、チップ選択信号／ＣＥが“Ｌ”レベルに
されているので、ＡＮＤゲート２５の出力も“Ｌ”レベ
ルとなる。また、インバータ２９の出力が“Ｌ”レベル
であるため、ＮＡＮＤゲート２７及びＮＯＲゲート２８
それぞれの出力は共に“Ｈ”レベルとなる。従って、基
準電圧発生回路２３及び第１の内部降圧回路２２が共に
活性化される。そして、活性化された基準電圧発生回路
２３で発生される基準電圧Ｖｒｅｆ が第１、第２の内
部降圧回路２１，２２に供給されることにより、両内部
降圧回路２１，２２ではこの基準電圧Ｖｒｅｆ を基準
として外部電源電圧Ｖｅｘｔ が降圧され、それぞれで
降圧された内部電源電圧Ｖｉｎｔ が内部回路１５に供
給される。すなわち、この状態の時は第１、第２の内部
降圧回路２１，２２によって並列に外部電源電圧Ｖｅｘ
ｔ が降圧され、降圧後の電圧Ｖｉｎｔ が内部回路１
５に供給される。Next, the operation of the circuit having the above configuration will be explained using the signal waveform diagram shown in FIG. Now, during normal operation when a voltage of 5V from the power supply unit is supplied to the terminal 11 as the external power supply voltage Vext and the chip selection signal /CE is set to "L" level, the value of the voltage Vext is the same as that detected above. Since it is larger than the value V0, the control signal φ0 generated by the external voltage detection circuit 12 becomes "H" level. Therefore, the switch circuit 14 becomes non-conductive. Also,
Second internal voltage down converter 22 is activated by control signal φ0. Furthermore, since the chip selection signal /CE is set to the "L" level, the output of the AND gate 25 also becomes the "L" level. Furthermore, since the output of the inverter 29 is at "L" level, the NAND gate 27 and the NOR gate 28
Both outputs become "H" level. Therefore, both the reference voltage generation circuit 23 and the first internal voltage down converter 22 are activated. Then, the reference voltage Vref generated by the activated reference voltage generation circuit 23 is supplied to the first and second internal step-down circuits 21 and 22, so that the reference voltage Vref is The external power supply voltage Vext is stepped down with reference to Vext, and the internal power supply voltage Vint, which has been stepped down respectively, is supplied to the internal circuit 15. That is, in this state, the external power supply voltage Vex is applied in parallel by the first and second internal step-down circuits 21 and 22.
t is stepped down, and the voltage Vint after stepping down is applied to the internal circuit 1.
5.
【００３０】次に５Ｖの電圧が端子１１に供給されてい
る期間にチップ選択信号／ＣＥが“Ｈ”レベルにされる
と、ＡＮＤゲート２５の出力が遅延回路２６における遅
延時間の後に“Ｈ”レベルになる。このとき、インバー
タ２９の出力は“Ｌ”レベルのままであるため、ＮＡＮ
Ｄゲート２７の出力は“Ｈ”レベルのままであるが、Ｎ
ＯＲゲート２８の出力は以前の“Ｈ”レベルから“Ｌ”
レベルに反転する。従って、チップ選択信号によるスタ
ンドバイ動作時は、内部降圧回路１３内の消費電流が小
さい方の第２の内部降圧回路２２のみが活性化され、こ
の内部降圧回路２２によって外部電源電圧Ｖｅｘｔ が
降圧され、降圧後の電圧Ｖｉｎｔ が内部回路１５に供
給される。Next, when the chip selection signal /CE is set to the "H" level while the voltage of 5V is being supplied to the terminal 11, the output of the AND gate 25 becomes "H" after the delay time in the delay circuit 26. become the level. At this time, the output of the inverter 29 remains at "L" level, so the NAN
The output of the D gate 27 remains at the "H" level, but the N
The output of the OR gate 28 changes from the previous “H” level to “L”
Flip to level. Therefore, during standby operation by the chip selection signal, only the second internal step-down circuit 22 that consumes less current in the internal step-down circuit 13 is activated, and the external power supply voltage Vext is stepped down by this internal step-down circuit 22. , the voltage Vint after step-down is supplied to the internal circuit 15.
【００３１】さらに、バッテリーからの例えば３Ｖ程度
の電圧が端子１１に外部電源電圧Ｖｅｘｔ として供給
されるバッテリーバックアップ動作時には、電圧Ｖｅｘ
ｔ の値が外部電圧検出回路１２における検出値Ｖ０よ
りも小さいので、図１の実施例回路の場合と同様に、制
御信号０が“Ｌ”レベルとなる。そして、制御信号φ０
により内部降圧回路１３内の両内部降圧回路２１，２２
が共に非活性状態となり、さらに基準電圧発生回路２３
も非活性状態となり、無駄な消費電流の大幅な削減が図
られる。Furthermore, during battery backup operation in which a voltage of, for example, about 3V from the battery is supplied to the terminal 11 as the external power supply voltage Vext, the voltage Vext
Since the value of t is smaller than the detection value V0 in the external voltage detection circuit 12, the control signal 0 goes to the "L" level as in the case of the embodiment circuit of FIG. Then, the control signal φ0
Therefore, both internal voltage down converters 21 and 22 in internal voltage down circuit 13
Both become inactive, and the reference voltage generation circuit 23
is also inactive, resulting in a significant reduction in wasteful current consumption.
【００３２】しかも、この場合は、制御信号φ０により
スイッチ回路１４が導通状態になり、端子１１に供給さ
れているバッテリーからの電圧がそのまま内部回路１５
に内部電源電圧Ｖｉｎｔ として供給される。Moreover, in this case, the switch circuit 14 becomes conductive due to the control signal φ0, and the voltage from the battery supplied to the terminal 11 is directly transferred to the internal circuit 15.
is supplied as the internal power supply voltage Vint.
【００３３】図７に示すこの発明の第４の実施例回路で
は、上記図５の実施例回路の外部電圧検出回路１２に換
えて、前記図３の実施例の場合と同様に２種類の制御信
号φ１、φ２を発生する新たな外部電圧検出回路１６を
設けるようにしたものである。In the fourth embodiment of the present invention shown in FIG. 7, in place of the external voltage detection circuit 12 in the embodiment shown in FIG. A new external voltage detection circuit 16 that generates signals φ1 and φ2 is provided.
【００３４】上記外部電圧検出回路１６で発生される一
方の制御信号φ１は前記第２の内部降圧回路２２に直接
に供給されると共にインバータ２９を介して上記ＮＡＮ
Ｄゲート２７及びＮＯＲゲート２８それぞれの他方入力
端に供給される。他方の制御信号φ２は前記スイッチ回
路１４に供給されるOne control signal φ1 generated by the external voltage detection circuit 16 is directly supplied to the second internal step-down circuit 22, and is also supplied to the NAN via an inverter 29.
It is supplied to the other input terminal of each of the D gate 27 and the NOR gate 28. The other control signal φ2 is supplied to the switch circuit 14.
【００３５】なお、この実施例の場合、外部電圧検出回
路１６における２つの検出値Ｖ１、Ｖ２それぞれには、
外部電源電圧Ｖｅｘｔ にノイズが混入したときの誤動
作を防止するため、図８に示すようなヒステリシス特性
を持たせている。なお、前記図３の実施例回路の場合に
もこのようなヒステリシス特性を持たせることができる
。次に上記図５及び図７の各実施例回路における個々の
回路の詳細な構成について説明する。In the case of this embodiment, the two detection values V1 and V2 in the external voltage detection circuit 16 are as follows:
In order to prevent malfunctions when noise is mixed into the external power supply voltage Vext, a hysteresis characteristic as shown in FIG. 8 is provided. Note that such a hysteresis characteristic can also be provided in the case of the embodiment circuit shown in FIG. Next, detailed configurations of individual circuits in each of the embodiment circuits shown in FIGS. 5 and 7 will be described.
【００３６】図９は、前記基準電圧Ｖｒｅｆ を発生す
る基準電圧発生回路２３の詳細な回路図である。この回
路はＰチャネルのＭＯＳＦＥＴ４１，４２及びＮチャネ
ルのＭＯＳＦＥＴ４３からなるカレントミラー回路で発
生される一定電流を、前記ＮＡＮＤナンドゲート２７の
出力で制御されるＮチャネルのＭＯＳＦＥＴ４４に流す
ことにより、外部電源電圧Ｖｅｘｔ からＰチャネルの
ＭＯＳＦＥＴ２個分の閾値電圧を差し引いた電圧がノー
ドＡに得られる。また、定電流源として動作するＰチャ
ネルのＭＯＳＦＥＴ４５に上記ノードＡの電圧を供給し
、このＦＥＴ４５の負荷として動作するＰチャネルのＭ
ＯＳＦＥＴ４６をＮＡＮＤゲート２７の出力の反転信号
で制御することにより、上記両ＦＥＴ４５，４６の直列
接続点であるノードＢからほぼＰチャネルのＭＯＳＦＥ
Ｔ２個分の閾値電圧に相当する基準電圧Ｖｒｅｆ が得
られる。FIG. 9 is a detailed circuit diagram of the reference voltage generation circuit 23 that generates the reference voltage Vref. This circuit allows a constant current generated by a current mirror circuit consisting of P-channel MOSFETs 41 and 42 and an N-channel MOSFET 43 to flow through an N-channel MOSFET 44 controlled by the output of the NAND gate 27, thereby increasing the external power supply voltage Vex. A voltage obtained by subtracting the threshold voltage of two P-channel MOSFETs from the voltage is obtained at node A. Further, the voltage of the node A is supplied to the P-channel MOSFET 45 that operates as a constant current source, and the P-channel MOSFET 45 that operates as a load of this FET 45
By controlling the OSFET 46 with the inverted signal of the output of the NAND gate 27, a nearly P-channel MOSFE is connected from the node B, which is the series connection point of the above-mentioned FETs 45 and 46.
A reference voltage Vref corresponding to the threshold voltage of T2 is obtained.
【００３７】図１０は前記第１、第２の内部降圧回路２
１，２２の詳細な回路図である。これらの回路は前記の
ように共に同様の回路構成にされており、前記基準電圧
発生回路２３で発生される基準電圧Ｖｒｅｆ と内部電
源電圧Ｖｉｎｔ とを比較する電圧コンパレータ５１と
、このコンパレータ５１から出力される差電圧により導
通制御されるＰチャネルのＭＯＳＦＥＴ５２とから構成
されている。FIG. 10 shows the first and second internal step-down circuits 2.
1 and 22 are detailed circuit diagrams. These circuits have the same circuit configuration as described above, and include a voltage comparator 51 that compares the reference voltage Vref generated by the reference voltage generation circuit 23 with the internal power supply voltage Vint, and an output from this comparator 51. The MOSFET 52 is composed of a P-channel MOSFET 52 whose conduction is controlled by a differential voltage applied thereto.
【００３８】この回路では、電圧コンパレータ５１によ
り内部電源電圧Ｖｉｎｔ と基準電圧Ｖｒｅｆ とが比
較され、Ｖｉｎｔ がＶｒｅｆ よりも小さくなると、
電圧コンパレータ５１の出力電圧が小さくなってＦＥＴ
５２の導通抵抗が低下し、Ｖｉｎｔ が上昇する。逆に
、Ｖｉｎｔ がＶｒｅｆ よりも大きくと、電圧コンパ
レータ５１の出力電圧が大きくなってＦＥＴ５２の導通
抵抗が低下し、Ｖｉｎｔ が降下する。このようにして
Ｖｉｎｔ がＶｒｅｆ と一致するように制御される。In this circuit, the internal power supply voltage Vint and the reference voltage Vref are compared by the voltage comparator 51, and when Vint becomes smaller than Vref,
The output voltage of the voltage comparator 51 becomes smaller and the FET
The conduction resistance of 52 decreases and Vint increases. Conversely, when Vint is larger than Vref, the output voltage of voltage comparator 51 increases, the conduction resistance of FET 52 decreases, and Vint drops. In this way, Vint is controlled to match Vref.
【００３９】図１１は上記図１０の内部降圧回路の電圧
コンパレータ５１をさらに詳細に示したものである。こ
こで、上記電圧コンパレータ５１は図示のように、Ｐチ
ャネルのＭＯＳＦＥＴ６１，６２及びＮチャネルのＭＯ
ＳＦＥＴ６３，６４，６５からなる通常のＣＭＯＳ構成
の電圧コンパレータに対して、スタンドバイ動作時もし
くはバッテリーバックアップ動作時に直流電流が発生す
ることを防止するため、前記ＮＯＲゲート２８の出力又
は制御信号φ０もしくはφ１が供給されるＰチャネルの
ＭＯＳＦＥＴ６６，６７とＮチャネルのＭＯＳＦＥＴ６
８とが追加されたものである。なお、前記のように、第
１、第２の内部降圧回路２１，２２の消費電流を異なら
せるため、互いに対応するＦＥＴの素子寸法が異なるよ
うに形成されている。FIG. 11 shows the voltage comparator 51 of the internal step-down circuit shown in FIG. 10 in more detail. Here, the voltage comparator 51 is connected to P-channel MOSFETs 61 and 62 and N-channel MOSFETs 61 and 62 as shown in the figure.
In order to prevent a DC current from being generated in a normal CMOS voltage comparator consisting of SFETs 63, 64, and 65 during standby operation or battery backup operation, the output of the NOR gate 28 or the control signal φ0 or φ1 is P-channel MOSFETs 66 and 67 and N-channel MOSFET 6 supplied with
8 was added. Note that, as described above, in order to make the current consumption of the first and second internal step-down circuits 21 and 22 different, the element dimensions of the corresponding FETs are formed to be different from each other.
【００４０】図１２は前記図７内の外部電圧検出回路１
６の詳細な回路図である。この回路は、直列接続された
３個の抵抗により外部電源電圧Ｖｅｘｔ を分割してノ
ードＦ１、Ｆ２に値が異なる２つの基準電圧を発生する
基準電圧発生回路７１と、上記一方のノードＦ１の電圧
が供給されこのノードの電圧と外部電源電圧Ｖｅｘｔ
を比較して前記のようなヒステリシス特性を有する制御
信号φ１を出力する第１の制御信号発生回路７２と、上
記他方のノードＦ２の電圧が供給されこのノードの電圧
と外部電源電圧Ｖｅｘｔ とを比較して前記のようなヒ
ステリシス特性を有する制御信号φ２を出力する第２の
制御信号発生回路７３とから構成されている。FIG. 12 shows the external voltage detection circuit 1 in FIG.
6 is a detailed circuit diagram of FIG. This circuit includes a reference voltage generation circuit 71 that divides an external power supply voltage Vext by three resistors connected in series to generate two reference voltages with different values at nodes F1 and F2, and a voltage at one of the nodes F1. is supplied, and the voltage at this node and the external power supply voltage Vext
The first control signal generation circuit 72 outputs the control signal φ1 having the hysteresis characteristic by comparing the voltages of the voltage at the other node F2 and the voltage at this node is compared with the external power supply voltage Vext. and a second control signal generating circuit 73 that outputs a control signal φ2 having the above-mentioned hysteresis characteristic.
【００４１】上記第１、第２の制御信号発生回路７２，
７３は同様な構成にされており、一方の回路７３で例示
するように、電圧Ｖｅｘｔ とノードＣとの間に挿入さ
れ、ノードＦ２（もしくはＦ１）の電圧がゲートに供給
されるＰチャネルのＭＯＳＦＥＴ８１と、上記ノードＣ
と接地電圧との間に挿入され、電圧Ｖｅｘｔ がゲート
に供給されるＮチャネルのＭＯＳＦＥＴ８２と、上記ノ
ードＣと接地電圧との間に挿入されたＮチャネルのＭＯ
ＳＦＥＴ８３と、上記ノードＣの信号を反転するＣＭＯ
Ｓ型のインバータ８４と、このインバータ８４の出力を
反転するＣＭＯＳ型のインバータ８５と、このインバー
タ８５の出力を反転するインバータ８６及びこのインバ
ータ８６の出力を反転して前記制御信号φ２（もしくは
φ１）を出力するインバータ８７が設けられている。そ
して、インバータ８６の出力は上記ＦＥＴ８３のゲート
に帰還されている。The first and second control signal generation circuits 72,
73 has a similar configuration, and as illustrated in one circuit 73, a P-channel MOSFET 81 is inserted between the voltage Vext and the node C, and the voltage of the node F2 (or F1) is supplied to the gate. and the above node C
An N-channel MOSFET 82 is inserted between the node C and the ground voltage, and the voltage Vext is supplied to the gate, and an N-channel MOSFET 82 is inserted between the node C and the ground voltage.
SFET83 and a CMO that inverts the signal of the above node C
An S-type inverter 84, a CMOS-type inverter 85 that inverts the output of this inverter 84, an inverter 86 that inverts the output of this inverter 85, and an inverter that inverts the output of this inverter 86 to generate the control signal φ2 (or φ1). An inverter 87 is provided to output. The output of the inverter 86 is fed back to the gate of the FET 83.
【００４２】上記のような回路において、外部電源電圧
Ｖｅｘｔ が５Ｖの時は２つの制御信号発生回路７２，
７３内の各ＰチャネルのＭＯＳＦＥＴ８１がオン状態で
あり、制御信号φ１、φ２は共に“Ｈ”レベルになって
いる。そして、外部電源電圧Ｖｅｘｔ が３Ｖ程度に下
がり、この電圧Ｖｅｘｔ とノードＦ２の電圧との電位
差が上記ＦＥＴ８１の閾値電圧よりも小さくなると、制
御信号発生回路７３内のＦＥＴ８１がオフし、制御信号
φ２が“Ｌ”レベルになる。さらに外部電源電圧Ｖｅｘ
ｔ が下がり、電圧Ｖｅｘｔ とノードＦ１の電圧との
電位差が上記ＦＥＴ８１の閾値電圧よりも小さくなると
、制御信号発生回路７２内のＦＥＴ８１がオフし、制御
信号φ１が“Ｌ”レベルになる。なお、上記両制御信号
発生回路７２，７３において、前記のようなヒステリシ
ス特性を持たせる必要がない場合には、帰還用のＦＥＴ
８３が省略される。In the circuit as described above, when the external power supply voltage Vext is 5V, the two control signal generation circuits 72,
Each P-channel MOSFET 81 in 73 is in an on state, and control signals φ1 and φ2 are both at "H" level. Then, when the external power supply voltage Vext drops to about 3V and the potential difference between this voltage Vext and the voltage at the node F2 becomes smaller than the threshold voltage of the FET 81, the FET 81 in the control signal generation circuit 73 is turned off, and the control signal φ2 is turned off. It becomes “L” level. Furthermore, the external power supply voltage Vex
When t decreases and the potential difference between voltage Vext and the voltage at node F1 becomes smaller than the threshold voltage of FET 81, FET 81 in control signal generation circuit 72 is turned off and control signal φ1 goes to "L" level. Note that in both of the control signal generation circuits 72 and 73, if it is not necessary to have the above-mentioned hysteresis characteristic, a feedback FET is used.
83 is omitted.
【００４３】図１３はこの発明の第５の実施例に係る構
成を示している。前記図７の実施例回路では基準電圧発
生回路２３の動作を、前記ＮＡＮＤゲート２５及びイン
バータ２９の各出力を受けるＮＡＮＤゲートの出力で制
御するようにしている。これに対し、この図１３の実施
例回路では、前記外部電圧検出回路１６で発生される制
御信号φ１によって基準電圧発生回路２３の動作を制御
するように回路接続を変更したものである。FIG. 13 shows a configuration according to a fifth embodiment of the present invention. In the embodiment circuit shown in FIG. 7, the operation of the reference voltage generation circuit 23 is controlled by the output of the NAND gate that receives the outputs of the NAND gate 25 and the inverter 29. In contrast, in the embodiment circuit of FIG. 13, the circuit connection is changed so that the operation of the reference voltage generation circuit 23 is controlled by the control signal φ1 generated by the external voltage detection circuit 16.
【００４４】従って、この実施例回路では、チップ選択
信号／ＣＥのレベルにかかわらずに、外部電源電圧Ｖｅ
ｘｔ の値がＶ１よりも大きいときに基準電圧発生回路
２３が活性化され、基準電圧Ｖｒｅｆ が発生される。
しかし、内部降圧回路１３内の第１の内部降圧回路２１
の動作は前記図７の実施例回路の場合と同様にチップ選
択信号／ＣＥのレベルに応じて決定される。Therefore, in this embodiment circuit, regardless of the level of the chip selection signal /CE, the external power supply voltage Ve
When the value of xt is greater than V1, the reference voltage generation circuit 23 is activated and the reference voltage Vref is generated. However, the first internal step-down circuit 21 in the internal step-down circuit 13
The operation of is determined according to the level of chip selection signal /CE, as in the case of the embodiment circuit of FIG.
【００４５】図１４はこの発明の第６の実施例に係る構
成を示している。この図１４の実施例回路では、前記図
７の実施例回路の場合と同様に基準電圧発生回路２３の
動作を前記ＮＡＮＤゲート２７の出力によって制御され
ると共に、内部降圧回路１３内の第２の内部降圧回路２
２の動作もこのＮＡＮＤゲート２７の出力によって制御
されるように回路接続を変更したものである。FIG. 14 shows a configuration according to a sixth embodiment of the present invention. In the embodiment circuit of FIG. 14, the operation of the reference voltage generation circuit 23 is controlled by the output of the NAND gate 27, as in the case of the embodiment circuit of FIG. Internal step-down circuit 2
The circuit connection is changed so that the operation of No. 2 is also controlled by the output of this NAND gate 27.
【００４６】図１５はこの発明の第７の実施例に係る構
成を示している。この実施例回路は前記図７の実施例回
路中の１個の基準電圧発生回路２３に替えて２個の基準
電圧発生回路１０１ ，１０２ を設けるようにしたの
である。なお、ここでは前記チップ選択信号／ＣＥと遅
延回路２６の出力を受ける前記ＮＡＮＤゲート２５の代
わりにＡＮＤゲート３１が用いられている。FIG. 15 shows a configuration according to a seventh embodiment of the present invention. In this embodiment circuit, two reference voltage generation circuits 101 and 102 are provided in place of the one reference voltage generation circuit 23 in the embodiment circuit of FIG. Here, an AND gate 31 is used in place of the NAND gate 25 which receives the chip selection signal /CE and the output of the delay circuit 26.
【００４７】上記一方の基準電圧発生回路１０１ 及び
第１の内部降圧回路２１の動作はＡＮＤゲート１０３
の出力で制御される。このＡＮＤゲート１０３ には前
記ＡＮＤゲート３１の出力がインバータ１０４ を介し
て入力され、かつ前記制御信号φ１が直接入力されてい
る。また、上記他方の基準電圧発生回路１０２ 及び第
２の内部降圧回路２２の動作は前記制御信号φ１で制御
される。The operation of one of the reference voltage generation circuits 101 and the first internal step-down circuit 21 is controlled by the AND gate 103.
controlled by the output of The output of the AND gate 31 is input to this AND gate 103 via an inverter 104, and the control signal φ1 is directly input. Further, the operations of the other reference voltage generation circuit 102 and the second internal voltage down converter 22 are controlled by the control signal φ1.
【００４８】すなわち、上記実施例回路では、制御信号
φ１が“Ｈ”レベルのときに他方の基準電圧発生回路１
０２ が活性化され、この基準電圧発生回路１０２ で
発生される基準電圧Ｖｒｅｆ２が第２の内部降圧回路２
２に供給される。そして、この第２の内部降圧回路２２
では、外部電源電圧Ｖｅｘｔ 及び基準電圧Ｖｒｅｆ２
に基づいて内部電源電圧Ｖｉｎｔが発生される。さらに
、制御信号φ１が“Ｈ”レベルでかつチップ選択信号／
ＣＥが“Ｌ”レベルのときは、一方の基準電圧発生回路
１０１ も活性化され、この基準電圧発生回路１０１
で発生される基準電圧Ｖｒｅｆ１が第１の内部降圧回路
２１に供給される。そして、この第１の内部降圧回路２
１では、外部電源電圧Ｖｅｘｔ 及び基準電圧Ｖｒｅｆ
１に基づいて内部電源電圧Ｖｉｎｔ が発生される。That is, in the above embodiment circuit, when the control signal φ1 is at the "H" level, the other reference voltage generating circuit 1
02 is activated, and the reference voltage Vref2 generated by this reference voltage generation circuit 102 is applied to the second internal step-down circuit 2.
2. This second internal step-down circuit 22
Then, external power supply voltage Vext and reference voltage Vref2
Internal power supply voltage Vint is generated based on. Furthermore, control signal φ1 is at “H” level and chip selection signal /
When CE is at "L" level, one of the reference voltage generation circuits 101 is also activated, and this reference voltage generation circuit 101
The reference voltage Vref1 generated by the reference voltage Vref1 is supplied to the first internal step-down circuit 21. This first internal step-down circuit 2
1, external power supply voltage Vext and reference voltage Vref
An internal power supply voltage Vint is generated based on V.1.
【００４９】図１６はこの発明の第８の実施例に係る構
成を示している。この実施例回路では、上記図１５の実
施例回路における第２の基準電圧発生圧回路１０２ の
動作を前記制御信号φ１で制御する代わりに、新たに前
記インバータ１０４ 及び制御信号φ１を受けるＯＲゲ
ート１０５ を設け、このＯＲゲート１０５ の出力で
第２の基準電圧発生圧回路１０２ の動作が制御される
ように回路接続を変更したものである。なお、第２の内
部降圧回路２２の動作は前記の場合と同様に制御信号φ
１で制御される。FIG. 16 shows a configuration according to an eighth embodiment of the present invention. In this embodiment circuit, instead of controlling the operation of the second reference voltage generation pressure circuit 102 using the control signal φ1 in the embodiment circuit shown in FIG. The circuit connection is changed so that the operation of the second reference voltage generation pressure circuit 102 is controlled by the output of the OR gate 105. Note that the operation of the second internal voltage down converter 22 is similar to that described above, based on the control signal φ.
Controlled by 1.
【００５０】図１７はこの発明の第９の実施例に係る構
成を示している。この実施例回路では、上記図１６の実
施例の場合と同様に第２の基準電圧発生圧回路１０２
の動作をＯＲゲート１０５ の出力で制御すると共に、
前記第２の内部降圧回路２２の動作もこのＯＲゲート１
０５ の出力で制御するように変更したものである。FIG. 17 shows a configuration according to a ninth embodiment of the present invention. In this embodiment circuit, as in the embodiment shown in FIG. 16, the second reference voltage generation pressure circuit 102
The operation of is controlled by the output of OR gate 105, and
The operation of the second internal step-down circuit 22 also depends on this OR gate 1.
This has been changed so that it is controlled by the output of 05.
【００５１】[0051]
【発明の効果】以上説明したようにこの発明によれば、
長期間のバッテリーバックアップ動作が可能な半導体集
積回路を提供することができる。[Effects of the Invention] As explained above, according to the present invention,
A semiconductor integrated circuit capable of long-term battery backup operation can be provided.
【図１】この発明の第１の実施例の回路構成を示すブロ
ック図。FIG. 1 is a block diagram showing a circuit configuration of a first embodiment of the present invention.
【図２】上記第１の実施例を説明するための信号波形図
。FIG. 2 is a signal waveform diagram for explaining the first embodiment.
【図３】この発明の第２の実施例の回路構成を示すブロ
ック図。FIG. 3 is a block diagram showing the circuit configuration of a second embodiment of the invention.
【図４】上記第２の実施例を説明するための信号波形図
。FIG. 4 is a signal waveform diagram for explaining the second embodiment.
【図５】この発明の第３の実施例の回路構成を示すブロ
ック図。FIG. 5 is a block diagram showing the circuit configuration of a third embodiment of the invention.
【図６】上記第３の実施例を説明するための信号波形図
。FIG. 6 is a signal waveform diagram for explaining the third embodiment.
【図７】この発明の第４の実施例の回路構成を示すブロ
ック図。FIG. 7 is a block diagram showing the circuit configuration of a fourth embodiment of the invention.
【図８】上記第４の実施例を説明するための信号波形図
。FIG. 8 is a signal waveform diagram for explaining the fourth embodiment.
【図９】上記図５及び図７の各実施例回路内の基準電圧
発生回路の詳細な構成を示す回路図。9 is a circuit diagram showing a detailed configuration of a reference voltage generation circuit in each of the embodiment circuits shown in FIGS. 5 and 7; FIG.
【図１０】上記図５及び図７の各実施例回路内の内部降
圧回路の詳細な構成を示す回路図。10 is a circuit diagram showing a detailed configuration of an internal voltage down converter in each of the embodiment circuits shown in FIGS. 5 and 7; FIG.
【図１１】上記図１０の内部降圧回路のさらに詳細な構
成を示す回路図。FIG. 11 is a circuit diagram showing a more detailed configuration of the internal step-down circuit shown in FIG. 10;
【図１２】上記図３の実施例回路内の外部電圧検出回路
の詳細な構成を示す回路図。12 is a circuit diagram showing a detailed configuration of an external voltage detection circuit in the embodiment circuit of FIG. 3; FIG.
【図１３】この発明の第５の実施例の回路構成を示すブ
ロック図。FIG. 13 is a block diagram showing the circuit configuration of a fifth embodiment of the invention.
【図１４】この発明の第６の実施例の回路構成を示すブ
ロック図。FIG. 14 is a block diagram showing the circuit configuration of a sixth embodiment of the invention.
【図１５】この発明の第７の実施例の回路構成を示すブ
ロック図。FIG. 15 is a block diagram showing the circuit configuration of a seventh embodiment of the invention.
【図１６】この発明の第８の実施例の回路構成を示すブ
ロック図。FIG. 16 is a block diagram showing the circuit configuration of an eighth embodiment of the invention.
【図１７】この発明の第９の実施例の回路構成を示すブ
ロック図。FIG. 17 is a block diagram showing the circuit configuration of a ninth embodiment of the invention.
【図１８】従来回路のブロック図。FIG. 18 is a block diagram of a conventional circuit.
１１…外部電源端子、１２…外部電圧検出回路、１３…
内部降圧回路、１４…スイッチ回路、１５…内部回路、
１６…外部電圧検出回路、２１…第１の内部降圧回路、
２２…第２の内部降圧回路、２３…基準電圧発生回路、
２４…外部制御端子、２５…ＮＡＮＤゲート、２６…遅
延回路、２７…ＮＡＮＤゲート、２８…ＮＯＲゲート、
２９…インバータ、３１…ＡＮＤゲート、１０１ …第
１の基準電圧発生回路、１０２ …第２の基準電圧発生
回路、１０３ …ＡＮＤゲート、１０４ …インバータ
、１０５ …ＯＲゲート。11...External power supply terminal, 12...External voltage detection circuit, 13...
Internal step-down circuit, 14... switch circuit, 15... internal circuit,
16... External voltage detection circuit, 21... First internal step-down circuit,
22... Second internal step-down circuit, 23... Reference voltage generation circuit,
24...External control terminal, 25...NAND gate, 26...Delay circuit, 27...NAND gate, 28...NOR gate,
29...Inverter, 31...AND gate, 101...First reference voltage generation circuit, 102...Second reference voltage generation circuit, 103...AND gate, 104...Inverter, 105...OR gate.
Claims (13)
から電源電圧が印加される電源端子と、上記電源端子の
電圧値を検出する電圧検出手段と、上記電圧検出手段の
検出結果に応じて活性化制御され、活性時に上記電源端
子に供給される外部電源電圧を降圧して上記内部回路に
内部電源電圧として供給する電圧降圧手段と、上記電源
端子と上記内部回路との間に接続され、上記電源端子に
印加される電圧を上記電圧検出手段の検出結果に応じて
上記内部回路に供給制御する制御手段とを具備したこと
を特徴する半導体集積回路。Claim 1: An internal circuit having a predetermined function, a power supply terminal to which a power supply voltage is applied from the outside, a voltage detection means for detecting the voltage value of the power supply terminal, and a voltage detection means according to the detection result of the voltage detection means. a voltage step-down means whose activation is controlled and which steps down an external power supply voltage supplied to the power supply terminal when activated and supplies it to the internal circuit as an internal power supply voltage; connected between the power supply terminal and the internal circuit; A semiconductor integrated circuit comprising: control means for controlling supply of a voltage applied to the power supply terminal to the internal circuit according to a detection result of the voltage detection means.
スイッチ回路で構成されている請求項１に記載の半導体
集積回路。2. The semiconductor integrated circuit according to claim 1, wherein said control means is constituted by a switch circuit including a MOSFET.
段及び前記制御手段に並列に与える１つの制御信号を発
生する請求項１に記載の半導体集積回路。3. The semiconductor integrated circuit according to claim 1, wherein said voltage detection means generates one control signal applied in parallel to said voltage step-down means and said control means.
段に与える第１の制御信号と、前記制御手段に与える第
２の制御信号を発生する請求項１に記載の半導体集積回
路。4. The semiconductor integrated circuit according to claim 1, wherein said voltage detection means generates a first control signal to be applied to said voltage step-down means and a second control signal to be applied to said control means.
値が第１の電圧値よりも大きいときには前記電圧降圧手
段が活性化され、外部電源電圧の値が第１の電圧値より
も小さいときは非活性となるような第１の制御信号を発
生し、かつ外部電源電圧が上記第１の電圧値よりも大き
な第２の電圧値よりも小さいときには前記電源端子に印
加される電圧が前記制御手段により前記内部回路に与え
られ、外部電源電圧が第２の電圧値よりも大きいときに
は前記外部電源端子に印加される電圧が前記内部回路に
与えられないような第２の制御信号を発生する請求項４
に記載の半導体集積回路。5. The voltage detecting means activates the voltage step-down means when the value of the external power supply voltage is larger than a first voltage value, and when the value of the external power supply voltage is smaller than the first voltage value. generates a first control signal such that it becomes inactive, and when the external power supply voltage is smaller than a second voltage value that is larger than the first voltage value, the voltage applied to the power supply terminal becomes inactive. generating a second control signal applied to the internal circuit by means such that the voltage applied to the external power supply terminal is not applied to the internal circuit when the external power supply voltage is larger than a second voltage value; Section 4
The semiconductor integrated circuit described in .
から電源電圧が供給される電源端子と、上記電源端子の
電圧値を検出して制御信号を発生する電圧検出手段と、
上記制御信号及び外部から供給されるチップ選択信号に
応じて活性化もしくは非活性化され、活性化されている
ときに上記電源端子に供給される外部電源電圧を降圧し
て上記内部回路に内部電源電圧として供給する第１の電
圧降圧手段と、上記制御信号に応じて活性化もしくは非
活性化され、活性化されているときに上記電源端子に供
給される外部電源電圧を降圧して上記内部回路に内部電
源電圧として供給する第２の電圧降圧手段と、上記電源
端子と上記内部回路との間に接続され、上記電源端子に
供給される外部電源電圧を上記制御信号に応じて上記内
部回路に与える制御手段とを具備したことを特徴とする
半導体集積回路。6. An internal circuit having a predetermined function, a power supply terminal to which a power supply voltage is supplied from the outside, and voltage detection means for detecting the voltage value of the power supply terminal and generating a control signal.
It is activated or deactivated according to the above control signal and a chip selection signal supplied from the outside, and when activated, the external power supply voltage supplied to the above power supply terminal is stepped down to provide the internal power supply to the above internal circuit. a first voltage step-down means that supplies the voltage as a voltage; and a first voltage step-down means that is activated or deactivated in accordance with the control signal, and steps down the external power supply voltage that is supplied to the power supply terminal when activated, and converts the internal circuit into the internal circuit. a second voltage step-down means, which is connected between the power supply terminal and the internal circuit, and supplies the external power supply voltage supplied to the power supply terminal to the internal circuit in accordance with the control signal; What is claimed is: 1. A semiconductor integrated circuit characterized by comprising: control means for providing control.
スイッチ回路で構成されている請求項６に記載の半導体
集積回路。7. The semiconductor integrated circuit according to claim 6, wherein said control means is constituted by a switch circuit including a MOSFET.
の回路構成を有し、第１の電圧降圧手段の前記内部回路
に対する電流供給能力が第２の電圧降圧手段のそれより
も大きく設定されている請求項６に記載の半導体集積回
路。8. The first and second voltage step-down means have the same circuit configuration, and the first voltage step-down means has a larger current supply capacity to the internal circuit than the second voltage step-down means. The semiconductor integrated circuit according to claim 6, wherein the semiconductor integrated circuit is set.
る２種の基準電圧を発生する基準電圧発生回路と、前記
電源端子に印加される電圧値と上記２種の基準電圧のそ
れぞれとを比較して前記第１、第２の制御信号を発生す
る第１、第２の制御信号発生回路とを備えている請求項
６に記載の半導体集積回路。9. The voltage detection means includes a reference voltage generation circuit that generates two types of reference voltages having different values, and compares a voltage value applied to the power supply terminal with each of the two types of reference voltages. 7. The semiconductor integrated circuit according to claim 6, further comprising first and second control signal generation circuits that generate the first and second control signals.
部から電源電圧が供給される電源端子と、上記電源端子
の電圧値を検出して第１及び第２の制御信号を発生する
電圧検出手段と、上記第１の制御信号及び外部から供給
されるチップ選択信号に応じて活性化もしくは非活性化
され、活性化されているときに上記電源端子に供給され
る外部電源電圧を降圧して上記内部回路に内部電源電圧
として供給する第１の電圧降圧手段と、上記第１の制御
信号に応じて活性化もしくは非活性化され、活性化され
ているときに上記電源端子に供給される外部電源電圧を
降圧して上記内部回路に内部電源電圧として供給する第
２の電圧降圧手段と、上記電源端子と上記内部回路との
間に接続され、上記電源端子に供給される外部電源電圧
を上記第２の制御信号に応じて上記内部回路に与える制
御手段とを具備したことを特徴とする半導体集積回路。10. An internal circuit having a predetermined function, a power supply terminal to which a power supply voltage is supplied from the outside, and voltage detection means for detecting the voltage value of the power supply terminal and generating first and second control signals. and is activated or deactivated according to the first control signal and a chip selection signal supplied from the outside, and when activated, the external power supply voltage supplied to the power supply terminal is stepped down to a first voltage step-down means that supplies an internal power supply voltage to an internal circuit; and an external power supply that is activated or deactivated in accordance with the first control signal and is supplied to the power supply terminal when activated. A second voltage step-down means is connected between the power supply terminal and the internal circuit to step down the voltage and supply it to the internal circuit as an internal power supply voltage, and 2. A semiconductor integrated circuit comprising control means for applying the control signal to the internal circuit in accordance with the control signal of No. 2.
るスイッチ回路で構成されている請求項１０に記載の半
導体集積回路。11. The semiconductor integrated circuit according to claim 10, wherein the control means is constituted by a switch circuit including a MOSFET.
一の回路構成を有し、第１の電圧降圧手段の前記内部回
路に対する電流供給能力が第２の電圧降圧手段のそれよ
りも大きく設定されている請求項１０に記載の半導体集
積回路。12. The first and second voltage step-down means have the same circuit configuration, and the first voltage step-down means has a larger current supply capability to the internal circuit than the second voltage step-down means. The semiconductor integrated circuit according to claim 10, wherein the semiconductor integrated circuit is set.
なる２種の基準電圧を発生する基準電圧発生回路と、前
記電源端子に印加される電圧値と上記２種の基準電圧の
それぞれとを比較して前記第１、第２の制御信号を発生
する第１、第２の制御信号発生回路とを備えている請求
項１０に記載の半導体集積回路。13. The voltage detection means includes a reference voltage generation circuit that generates two types of reference voltages having different values, and compares a voltage value applied to the power supply terminal with each of the two types of reference voltages. 11. The semiconductor integrated circuit according to claim 10, further comprising first and second control signal generation circuits that generate the first and second control signals.
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