JPH0421209A - Clock signal disconnection detection circuit - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔概 要〕
クロック信号の断を検出する回路に関し、被検出クロッ
ク信号を入力するのみで、あらゆる周波数のクロック信
号の断を検出できるクロッり信号断検出回路を提供する
ことを目的とし、発振手段と、その出力を分周する分周
手段と、被検出クロック信号よりクリア信号を発生する
クリア信号発生手段と、分周手段の出力と、クリア信号
発生手段の出力をする比較手段と、分周手段の出力をク
ロック信号とし、クリア信号発生手段の出力をクリア信
号として、入力端子に接続された「ハイ」レベルを読み
込み、ｎ段の保護を行った結果を出力するｎ段のシフト
手段とを備え、発振手段の出力を分周手段で分周したク
ロック信号の周波−数と、被検出クロック信号より発生
したクリア信号との周波数を比較し、分周手段の周波数
と、クリア信号の周波数の比が所定の値以上となったと
きに、分周手段の分周比を上げ周波数を低くした出力を
クロック信号として、シフト手段の入力端子に接続され
た「ハイ」レベルを読み込み出力することにより、被検
出クロック信号の断を検出し、ｎ段の保護をかけた結果
を出力するように構成する。[Detailed Description of the Invention] [Summary] Regarding a circuit for detecting disconnection of a clock signal, the present invention provides a clock signal disconnection detection circuit that can detect disconnection of a clock signal of any frequency by simply inputting a clock signal to be detected. The purpose of the present invention is to provide an oscillation means, a frequency division means for dividing the output of the oscillation means, a clear signal generation means for generating a clear signal from the detected clock signal, an output of the frequency division means, and an output of the clear signal generation means. The outputs of the comparing means and frequency dividing means are used as clock signals, the output of the clear signal generating means is used as a clear signal, the "high" level connected to the input terminal is read, and the result of n-stage protection is output. The frequency of the clock signal obtained by dividing the output of the oscillation means by the frequency dividing means is compared with the frequency of the clear signal generated from the detected clock signal, and the frequency of the frequency dividing means is determined. When the frequency ratio of the clear signal is equal to or higher than a predetermined value, the output of the frequency dividing means that increases the frequency division ratio and lowers the frequency is used as a clock signal, and the "high" signal is connected to the input terminal of the shift means. By reading and outputting the level, the disconnection of the detected clock signal is detected, and the result of n-stage protection is output.
本発明は、クロック信号の断を検出する回路に関する。 The present invention relates to a circuit for detecting disconnection of a clock signal.
ディジタル技術の進展に伴い、広い範囲でディジタル機
器が使用されている。With the advancement of digital technology, digital devices are being used in a wide range of areas.
このようなディジタル機器はクロック信号を基準として
動作するものであり、クロック信号の断が起こると、機
器が誤動作を起こすことになる。Such digital equipment operates based on a clock signal, and if the clock signal is interrupted, the equipment will malfunction.
そこで、あらゆる周波数のクロック信号の断を検出する
ことができる検出回路が要求されている。Therefore, there is a need for a detection circuit that can detect interruptions in clock signals of all frequencies.
第４図は従来例を説明する図、第５−Ａ図は従来例のタ
イムチャートを説明する図（正常動作）、第５−Ｂ図は
従来例のタイムチャートを説明する図（誤動作）をそれ
ぞれ示す。Figure 4 is a diagram explaining the conventional example, Figure 5-A is a diagram explaining the time chart of the conventional example (normal operation), and Figure 5-B is a diagram explaining the time chart of the conventional example (malfunction). Each is shown below.
第４図に示す従来例は、否定論理積回路１１と遅延回路
１２よりなり、一定周期で発振する発振回路１０Ａと、
外部より入力されるクロック信号と発振回路１ＯＡの出
力である内部クロック信号を選択するクロックセレクタ
２３と、
排他的否定論理和回路３１と遅延回路３２よりなり、被
検出クロック信号の立ち上がりと立ち下がりでクリアパ
ルスを発生するクリアパルス発生回路３０Ａと、
クロックセレクタ２３で選択されたクロックをクロック
入力とし、入力端子に接続されている「ハイ」レベルを
読み込み出力し、クリア端子にはクリアパルス発生回路
３０Ａで発生したクリアパルスを入力する２段のフリッ
プフロップ回路（以下ＦＦ回路と称する）５１．５２よ
り構成している。The conventional example shown in FIG. 4 consists of an oscillation circuit 10A that oscillates at a constant cycle, which includes a NAND circuit 11 and a delay circuit 12, and a clock signal input from the outside and an internal clock signal that is the output of the oscillation circuit 1OA. a clock selector 23 for selecting a clock; a clear pulse generating circuit 30A that is composed of an exclusive NOR circuit 31 and a delay circuit 32 and generates clear pulses at the rising and falling edges of the detected clock signal; A two-stage flip-flop circuit (hereinafter referred to as FF circuit) uses a clock as a clock input, reads and outputs the "high" level connected to the input terminal, and inputs the clear pulse generated by the clear pulse generation circuit 30A to the clear terminal. ) 51.52.
かかるクロック断検出回路はＡＳＩＣとして１個のＬＳ
Ｉに構成していることが多い。Such a clock disconnection detection circuit is implemented as one LS as an ASIC.
It is often configured as I.
したがって、内部クロック信号はＬＳＩの内部の発振回
路１０Ａで発生し、図に示すクロック信号はＬＳＩの外
部より供給するクロック信号となる。Therefore, the internal clock signal is generated by the oscillation circuit 10A inside the LSI, and the clock signal shown in the figure is a clock signal supplied from outside the LSI.
上述の従来例の動作を第５−Ａ図及び第５−Ｂ図及より
説明する。The operation of the above-mentioned conventional example will be explained with reference to FIGS. 5-A and 5-B.
第５−Ａ図は正常にクロック信号の断を検出している例
である。FIG. 5-A shows an example in which disconnection of the clock signal is normally detected.
（１）断検出をする被検出クロック信号である。(1) This is a detected clock signal for which disconnection is detected.
（２）被検出クロック信号（１）の立ち上がりと立ち下
がりでクリアパルス発生回路３０Ａにより発生するクリ
アパルスである。(2) This is a clear pulse generated by the clear pulse generation circuit 30A at the rising and falling edges of the detected clock signal (1).
（３）クロックセレクタ２３が選択し出力するクロック
信号であり、例えば、内部クロック信号を選択している
とすると、発振回路１０Ａの出力を示す。(3) A clock signal selected and outputted by the clock selector 23. For example, if an internal clock signal is selected, this indicates the output of the oscillation circuit 10A.
（４）ＦＦ回路５１の出力であり、入力端子に接続され
ている「ハイ」レベルをクロック信号（３）で読み込み
「１」となり、クリアパルス（２）の「ロウ」レベルで
「０」となる。(4) It is the output of the FF circuit 51, and the "high" level connected to the input terminal is read with the clock signal (3) and becomes "1", and the "low" level of the clear pulse (2) becomes "0". Become.
例えば、被検出クロック信号が断となると、クリアパル
ス（２）が発生しないので、「ハイ」レベル読み込み、
出力はｒｌ、を持続する。For example, if the detected clock signal is disconnected, the clear pulse (2) will not occur, so reading the "high" level,
The output persists rl.
（５）ＦＦ回路５１の出力（４）をクロック信号（３）
で読み込んだ出力であり、被検出クロック信号が断とな
り、出力が「１」を持続したときには、２個目のクロッ
ク信号（３）で「１」を出力し、被クロック信号が断に
なったこと示すクロック断検出信号を出力する。(5) Output (4) of FF circuit 51 as clock signal (3)
This is the output read in when the detected clock signal is disconnected and the output continues to be "1", the second clock signal (3) outputs "1", and the clock signal is disconnected. Outputs a clock loss detection signal indicating this.
第５−Ｂ図はクロック信号断検出回路が誤動作した例で
ある。FIG. 5-B shows an example in which the clock signal disconnection detection circuit malfunctions.
（１）′断検出をする被検出クロック信号である。(1) It is a detected clock signal for detecting disconnection.
（２）′被検出クロック信号（１）′の立ち上がりと立
ち下がりでクリアパルス発生回路１０Ａにより発生する
クリアパルスである。(2) This is a clear pulse generated by the clear pulse generating circuit 10A at the rising and falling edges of the detected clock signal (1).
（３）′クロックセレクタ２３が選択して出力するクロ
ック信号である。(3)' This is a clock signal selected and output by the clock selector 23.
（４）’ＦＦ回路５１の出力である。(4)' is the output of the FF circuit 51.
ここでは、クロック信号（３）′の周波数が高くなり、
被検出クロック信号（１）′の周波数の２倍以上となる
と、クリアパルス（２）′の１周期の中に、クロック信
号（３）′の立ち上がりが２画人ることが起こる。Here, the frequency of the clock signal (3)' increases,
When the frequency is more than twice the frequency of the detected clock signal (1)', the rise of the clock signal (3)' may occur two times in one cycle of the clear pulse (2)'.
（５）′クリアパルス（２）′の１周期の中に、クロッ
ク信号（３）′の立ち上がりが２画人ると、被検出クロ
ック信号は正常に入力されていても、ＦＦ回路５２の出
力に「１」が発生し、クロック信号の断と誤検出する。(5) If the clock signal (3)' rises twice within one cycle of the 'clear pulse (2)', the output of the FF circuit 52 may occur even if the detected clock signal is input normally. ``1'' is generated, which is erroneously detected as a disconnection of the clock signal.
したがって、このような誤動作をなくするために、従来
例においては、クロックセレクタ２３により、外部クロ
ック信号を選択し使用することにより、上述の誤検出を
防止する。Therefore, in order to eliminate such malfunctions, in the conventional example, the clock selector 23 selects and uses an external clock signal to prevent the above-mentioned false detection.
上述の従来例では、被検出クロック信号の周波数に対し
、クロック信号の周波数が２倍以上になると、クリアパ
ルスの１周期の中に、クロック信号の立ち上がりが２画
人ることが起こり、被検出クロック信号が正常に入力さ
れていても、クロック断として誤検出になる。In the conventional example described above, when the frequency of the clock signal is more than twice the frequency of the clock signal to be detected, the rise of the clock signal may occur two times in one period of the clear pulse, and the clock signal to be detected may Even if the clock signal is input normally, it will be erroneously detected as a clock disconnection.
このクロック断の誤検出を防止するために外部より被検
出クロック信号の周波数に応じたクロック信号を入力す
ることが必要となる。In order to prevent this erroneous detection of clock disconnection, it is necessary to input a clock signal corresponding to the frequency of the detected clock signal from the outside.
本発明は、被検出クロック信号を入力するのみで、あら
ゆる周波数のクロック信号の断を検出できるクロック信
号断検出回路を提供することを目的とする。SUMMARY OF THE INVENTION An object of the present invention is to provide a clock signal disconnection detection circuit that can detect disconnection of a clock signal of any frequency by simply inputting a clock signal to be detected.
第１図は本発明の詳細な説明するブロック図を示す。 FIG. 1 shows a block diagram illustrating the invention in detail.
第１図に示す本発明の原理ブロック図中の１０は一定周
波数で発振する発振手段であり、２０は発振手段１０の
出力を分周する分周手段であり、３０はクロック信号断
を検出する被検出クロック信号の立ち上がりと立ち下が
りでクリア信号を発生するクリア信号発生手段である。In the block diagram of the principle of the present invention shown in FIG. 1, 10 is an oscillating means that oscillates at a constant frequency, 20 is a frequency dividing means that divides the output of the oscillating means 10, and 30 is a device that detects clock signal disconnection. This is a clear signal generating means that generates a clear signal at the rising and falling edges of the detected clock signal.
また、４０は、分周手段２０の出力と、クリア信号発生
手段３０の出力を比較し、その結果より分周手段２０の
分周比を制御する比較手段であり、５０は分周手段２０
の出力をクロック信号とし、クリア信号発生手段３０の
出力をクリア信号として、入力端子に接続された「ハイ
」レベルを読み込み、ｎ段の保護を行った結果を出力す
るシフト手段５０であり、
発振手段１０の出力を分周手段２０で分周した出力と、
被検出クロック信号より発生したクリア信号との周波数
を比較手段４０で比較し、分周手段２０と、クリア信号
の周波数の比が所定の値以上となったときには、分周手
段２０の分周比を少なくした出力をクロック信号として
、シフト手段５０により被検出クロック信号の断を検出
し、ｎ段の保護をかけた検出結果を出力する。Further, 40 is a comparing means that compares the output of the frequency dividing means 20 and the output of the clear signal generating means 30, and controls the frequency division ratio of the frequency dividing means 20 based on the result.
The output of the clear signal generating means 30 is used as a clock signal, the output of the clear signal generating means 30 is used as a clear signal, the shift means 50 reads the "high" level connected to the input terminal, performs n-stage protection, and outputs the result, and oscillates. An output obtained by dividing the output of the means 10 by the frequency dividing means 20;
The comparison means 40 compares the frequency with the clear signal generated from the detected clock signal, and when the frequency ratio of the frequency dividing means 20 and the frequency of the clear signal exceeds a predetermined value, the frequency division ratio of the frequency dividing means 20 is determined. Using the reduced output as a clock signal, the shift means 50 detects the disconnection of the detected clock signal, and outputs the detection result with n stages of protection applied.
［作 用］
一定周波数で発振する発振手段１０の出力を分周手段２
０で分周した出力と、被検出クロック信号よりクリア信
号発生手段３０で発生したクリア信号との周波数を比較
手段４０で比較する。[Function] The output of the oscillation means 10 that oscillates at a constant frequency is divided into the frequency dividing means 2.
The comparison means 40 compares the frequency of the output divided by 0 and the clear signal generated by the clear signal generation means 30 from the detected clock signal.
この比較結果より分周手段２０の周波数と、クリア信号
の周波数の比が所定の値以上となったことを検出したと
きには、分周手段２０の分周比を上げ、周波数を低下し
た出力をクロック信号として出力し、シフト手段５０に
より被検出クロック信号の断を検出し、ｎ段の保護をか
けた検出結果を出力することにより、あらゆる周波数の
クロック信号の断を検出することが可能となる。When it is detected from this comparison result that the ratio of the frequency of the frequency dividing means 20 and the frequency of the clear signal is equal to or higher than a predetermined value, the frequency division ratio of the frequency dividing means 20 is increased, and the output with the lowered frequency is clocked. By outputting it as a signal, detecting the disconnection of the clock signal to be detected by the shift means 50, and outputting the detection result with n stages of protection, it becomes possible to detect the disconnection of the clock signal of any frequency.
以下本発明の要旨を第２図、第３図に示す実施例により
具体的に説明する。The gist of the present invention will be specifically explained below with reference to embodiments shown in FIGS. 2 and 3.
第２図は本発明の詳細な説明する図、第３図は本発明の
実施例のタイムチャートを説明する図をそれぞれ示す。FIG. 2 is a diagram for explaining the present invention in detail, and FIG. 3 is a diagram for explaining a time chart of an embodiment of the present invention.
なお、全図を通じて同一符号は同一対象物を示す。Note that the same reference numerals indicate the same objects throughout the figures.
第２図に示す本発明の実施例は、第１図で説明した発振
手段１０として、第４図で説明したのと同一の内容を有
する発振回路１０Ａと、分周手段２０として、発振回路
１０Ａの発振出力を分周する分周器２１と、分周器２１
の複数の出力から１つを選択して出力するセレクタ２２
と、クリア信号発生手段３０として、第４図で説明した
のと同一の内容を有するクリアパルス発生回路３０Ａと
、
比較手段４０として、セレクタ２２の出力とクリアパル
ス発生回路３０Ａの出力を比較する比較回路４１と、
シフト手段５０として、３個のＦＦ回路５１．５２．５
３とから構成している。The embodiment of the present invention shown in FIG. 2 includes an oscillation circuit 10A having the same content as that explained in FIG. 4 as the oscillation means 10 explained in FIG. a frequency divider 21 that divides the oscillation output of the frequency divider 21;
a selector 22 that selects and outputs one from a plurality of outputs;
A clear pulse generating circuit 30A having the same contents as explained in FIG. A circuit 41, and three FF circuits 51, 52, 5 as shift means 50.
It consists of 3.
かかるクロック断検出回路は従来例で述べたようにＡｓ
Ｉ Ｃとして１個のＬＳＩに構成していることが多い
。As described in the conventional example, such a clock disconnection detection circuit
It is often configured as a single LSI as an IC.
上述の実施例の動作は、第５−Ａ図、第５−Ｂ図の従来
例で説明したのと同じであり、セレクタ２２の出力であ
るクロック信号の周波数が、クリアパルス発生回路３０
Ａの出力であるクリアパルスの周波数の２倍以上になる
と、被検出クロック信号の断として誤検出をする可能性
があるので、比較回路４１で、セレクタ２２の出力の周
波数とクリアパルス発生回路３０Ａの出力の周波数を比
較し、２倍以上になったときには、セレクタ２２は分周
器２１の１段上の出力を選択出力して、セレクタ２２の
出力の周波数をクリアパルス発生回路３０Ａの出力周波
数の２倍以下に抑えることにより誤検出をなくすること
が可能になる。The operation of the above-mentioned embodiment is the same as that explained in the conventional example shown in FIGS.
If the frequency is more than twice the frequency of the clear pulse output from A, there is a possibility that it will be incorrectly detected as a disconnection of the detected clock signal. compares the frequency of the output of It is possible to eliminate false detections by suppressing the value to twice or less.
第３図はタイムチャートを説明する図である。FIG. 3 is a diagram illustrating a time chart.
（ａ） 被検出クロック信号である。(a) This is the detected clock signal.
（ロ）被検出クロック信号（ａ）より、発生するクリア
パルスである。(b) This is a clear pulse generated from the detected clock signal (a).
（Ｃ） セレクタ２２の出力のクロック信号である。(C) This is the clock signal output from the selector 22.
（ｄ）ＦＦ回路５１の出力であり、クロック信号（Ｃ）
の立ち上がりで「ハイ」レベルを読み込み、ＦＦ回路５
２に出力する。ＦＦ回路５２はＦＦ回路５１から「ハイ
」レベルが入力されているとき、クリアパルスが入力さ
れていなければ、「ハイ」レベルを読み込みＦＦ回路５
３へ出力し、ＦＦ回路５３はＦＦ回路５′２から「ハイ
」レベルが入力されているとき、クリアパルスが入力さ
れていなければ、「ハイ」レベルを読み込み出力する。(d) Output of the FF circuit 51, clock signal (C)
Reads the "high" level at the rising edge of FF circuit 5.
Output to 2. When the FF circuit 52 receives a "high" level from the FF circuit 51, if no clear pulse is input, the FF circuit 52 reads the "high" level and outputs the FF circuit 5.
3, and when the FF circuit 53 receives the "high" level from the FF circuit 5'2, and the clear pulse is not input, the FF circuit 53 reads and outputs the "high" level.
（ｅ） （Ｃ）の矢印に示すようにクロック信号（Ｃ
）の立ち上がりが、クリアパルス（ロ）の１周期の中に
２個入ったことを比較回路４１が検出すると制御信号を
出力し、例えば、これまで分周器２１の出力端子Ａの出
力を選んでいたとすると、出力端子（Ａ＋１）の出力を
選んで出力し、クロック信号の周波数が被検出クロック
信号の周波数の２倍以上とならないように制御すること
により、外部クロック信号は使用することなく、被検出
クロック信号を入力するのみで、あらゆる周波数のクロ
ック信号の断検出を行うことができる。(e) As shown by the arrow in (C), the clock signal (C
) When the comparator circuit 41 detects that two rising edges of the clear pulse (b) have occurred in one period of the clear pulse (b), it outputs a control signal. If so, by selecting and outputting the output of the output terminal (A+1) and controlling the frequency of the clock signal so that it is not more than twice the frequency of the detected clock signal, it can be done without using an external clock signal. By simply inputting the clock signal to be detected, disconnection of clock signals of any frequency can be detected.
以上のような本発明によれば、クロック信号の周波数が
被検出クロック信号の周波数の２倍以上とならないよう
に制御することにより、あらゆる周波数のクロック信号
の断検出が可能なりロック信号断検出回路を提供するこ
とができる。According to the present invention as described above, by controlling the frequency of the clock signal so that it is not more than twice the frequency of the clock signal to be detected, it is possible to detect the disconnection of clock signals of all frequencies, and the lock signal disconnection detection circuit can be provided.
第１図は本発明の詳細な説明するブロック図、第２図は
本発明の詳細な説明する図、
第３図は本発明の実施例のタイムチャートを説明する図
、
第４図は従来例を説明する図、
第５−Ａ図は従来例のタイムチャートを説明する図（正
常動作）、
第５−Ｂ図は従来例のタイムチャートを説明する図（誤
動作）、
をそれぞれ示す。
図において、
１０は発振手段、 ＩＯＡは発振回路、１１はＮＡ
ＮＤ回路、１２．３２は遅延回路、２０は分周手段、
２１は分周器、２２はセレクタ、 ２３はク
ロックセレクタ、３０はクリア信号発生手段、
３０Ａはクリアパルス発生回路、
３１はＥＸ−ＮＯＲ回路、
４０は比較手段、 ４１は比較回路、５０はシフト
手段、
５１．５２．５３はＦＦ回路、
をそれぞれ示す。
本発明の詳細な説明するブロック図
第１図
一、ｒ、−１−０忙。
、（、−引ｏ−
”’３”ＯＡ
本発明の詳細な説明する図
第２図
従来例を説明する図
第４図FIG. 1 is a block diagram explaining the present invention in detail, FIG. 2 is a diagram explaining the present invention in detail, FIG. 3 is a diagram explaining a time chart of the embodiment of the present invention, and FIG. 4 is a conventional example. FIG. 5-A is a diagram explaining the time chart of the conventional example (normal operation), and FIG. 5-B is a diagram explaining the time chart of the conventional example (malfunction). In the figure, 10 is the oscillation means, IOA is the oscillation circuit, and 11 is the NA
ND circuit, 12.32 is a delay circuit, 20 is frequency dividing means,
21 is a frequency divider, 22 is a selector, 23 is a clock selector, 30 is a clear signal generation means, 30A is a clear pulse generation circuit, 31 is an EX-NOR circuit, 40 is a comparison means, 41 is a comparison circuit, 50 is a shift means , 51.52.53 are FF circuits, respectively. FIG. 1 is a detailed block diagram illustrating the present invention. , (, -o- ``'3'' OA Figure 2 for explaining the present invention in detail Figure 4 for explaining the conventional example
Claims (1)
で発振する発振手段（１０）と、前記発振手段（１０）
の出力を分周する分周手段（２０）と、 クロック信号断を検出する被検出クロック信号の立ち上
がりと立ち下がりでクリア信号を発生するクリア信号発
生手段（３０）と、 前記分周手段（２０）の出力と、前記クリア信号発生手
段（３０）の出力を比較し、その結果より前記分周手段
（２０）の分周比を制御する比較手段（４０）と、 前記分周手段（２０）の出力をクロック信号とし、前記
クリア信号発生手段（３０）の出力をクリア信号として
、入力端子に接続された「ハイ」レベルを読み込み、ｎ
段の保護を行った結果を出力するｎ段のシフト手段（５
０）とを備え、一定周波数で発振する前記発振手段（１
０）の出力を前記分周手段（２０）で分周したクロック
信号の周波数と、被検出クロック信号より前記クリア信
号発生手段（３０）で発生したクリア信号との周波数を
比較手段（４０）で比較し、前記分周手段（２０）の周
波数と、クリア信号の周波数の比が所定の値以上となっ
たときに、前記分周手段（２０）の分周比を上げ、周波
数を低くした出力をクロック信号として、前記シフト手
段（５０）の入力端子に接続された「ハイ」レベルを読
み込み出力することにより、被検出クロック信号の断を
検出し、ｎ段の保護をかけた結果を出力することを特徴
とするクロック信号断検出回路。[Claims] A circuit for detecting disconnection of a clock signal, comprising an oscillating means (10) that oscillates at a constant frequency, and the oscillating means (10).
a frequency dividing means (20) that divides the output of the clock signal; a clear signal generating means (30) that generates a clear signal at the rising and falling edges of the detected clock signal that detects clock signal disconnection; ) and the output of the clear signal generating means (30), comparing means (40) for controlling the frequency division ratio of the frequency dividing means (20) based on the result; and the frequency dividing means (20). The output of the clear signal generating means (30) is used as a clock signal, the output of the clear signal generating means (30) is used as a clear signal, and the "high" level connected to the input terminal is read, n
An n-stage shift means (5
0), and the oscillation means (1) oscillates at a constant frequency.
Comparing means (40) compares the frequency of the clock signal obtained by dividing the output of 0) by the frequency dividing means (20) and the frequency of the clear signal generated by the clear signal generating means (30) from the detected clock signal. When the ratio of the frequency of the frequency dividing means (20) and the frequency of the clear signal exceeds a predetermined value, the frequency dividing ratio of the frequency dividing means (20) is increased to lower the frequency. is used as a clock signal, and by reading and outputting the "high" level connected to the input terminal of the shift means (50), a disconnection of the detected clock signal is detected, and the result of applying n-stage protection is output. A clock signal disconnection detection circuit characterized by:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12642090A JPH0421209A (en) | 1990-05-16 | 1990-05-16 | Clock signal disconnection detection circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12642090A JPH0421209A (en) | 1990-05-16 | 1990-05-16 | Clock signal disconnection detection circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0421209A true JPH0421209A (en) | 1992-01-24 |
Family
ID=14934733
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12642090A Pending JPH0421209A (en) | 1990-05-16 | 1990-05-16 | Clock signal disconnection detection circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0421209A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6157869A (en) * | 1992-10-06 | 2000-12-05 | Fanuc Ltd. | Machining program checking method for a numerical control device |
-
1990
- 1990-05-16 JP JP12642090A patent/JPH0421209A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6157869A (en) * | 1992-10-06 | 2000-12-05 | Fanuc Ltd. | Machining program checking method for a numerical control device |
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