JPH04208535A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04208535A JPH04208535A JP40002290A JP40002290A JPH04208535A JP H04208535 A JPH04208535 A JP H04208535A JP 40002290 A JP40002290 A JP 40002290A JP 40002290 A JP40002290 A JP 40002290A JP H04208535 A JPH04208535 A JP H04208535A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
［０００１１
【産業上の利用分野］本発明は、半導体装置の製造方法
に係り、特に、ＭＯＳデバイスのゲート酸化膜の形成に
関する。 ［０００２］ ＭＯＳやＢｉＣＭＯ３のＳＲＡＭにおい
ては、その回路上の必要性から、メモリーセル内におい
て、ゲート電極と基板がコンタクトをとる必要がある。 このゲート電極と基板のコンタクトを確保し、さらにゲ
ート酸化膜の特性を損なわない製造方法を提供する。 ［０００３］ 【従来の技術】図３は従来例の説明図である。図におい
て、８は基板、９はフィールド酸化膜、１０はゲート酸
化膜、１１は開口、１２はエツチング液、１３はゲート
電極膜である。 ［０００４１図４に示すように、従来はゲート酸化膜１
０に直接レジストを塗布し、開口１１を形成し、その後
にゲート電極膜１２を成長していた。 ［０００５］
に係り、特に、ＭＯＳデバイスのゲート酸化膜の形成に
関する。 ［０００２］ ＭＯＳやＢｉＣＭＯ３のＳＲＡＭにおい
ては、その回路上の必要性から、メモリーセル内におい
て、ゲート電極と基板がコンタクトをとる必要がある。 このゲート電極と基板のコンタクトを確保し、さらにゲ
ート酸化膜の特性を損なわない製造方法を提供する。 ［０００３］ 【従来の技術】図３は従来例の説明図である。図におい
て、８は基板、９はフィールド酸化膜、１０はゲート酸
化膜、１１は開口、１２はエツチング液、１３はゲート
電極膜である。 ［０００４１図４に示すように、従来はゲート酸化膜１
０に直接レジストを塗布し、開口１１を形成し、その後
にゲート電極膜１２を成長していた。 ［０００５］
【発明が解決しようとする課題】従来技術を用いた場合
に、■ゲート酸化膜１０に直接レジストを塗布している
ため、レジスト除去の際にゲート酸化膜１０がレジスト
剥離装置のプラズマに叩かれる。 ［０００６］■レジスト剥離にプラズマを用いず、エツ
チング液１２のウェット処理のみでレジストを剥離した
場合には、ごみや汚染物質等のパーティクル除去能力が
不足する。 ［０００７］■基板８とのコンタクトを確保するためと
、上記レジストの残渣を除去するために、ゲート電極膜
１３の成長に先立ち、弗酸系のエツチング液１２を含む
ウェット処理を行う必要があった。 ［０００８１以上の問題点により、ゲート酸化膜１０の
耐圧やリーク等の特性の劣化が避けられず、デバイスの
歩留り低下の大きな原因となっていた。本発明は、上記
の点を鑑み、ゲート電極と基板のコンタクトを確保し、
かつ、ゲート酸化膜の特性を劣化させない方法を提供す
ることを目的とする。 ［０００９］
に、■ゲート酸化膜１０に直接レジストを塗布している
ため、レジスト除去の際にゲート酸化膜１０がレジスト
剥離装置のプラズマに叩かれる。 ［０００６］■レジスト剥離にプラズマを用いず、エツ
チング液１２のウェット処理のみでレジストを剥離した
場合には、ごみや汚染物質等のパーティクル除去能力が
不足する。 ［０００７］■基板８とのコンタクトを確保するためと
、上記レジストの残渣を除去するために、ゲート電極膜
１３の成長に先立ち、弗酸系のエツチング液１２を含む
ウェット処理を行う必要があった。 ［０００８１以上の問題点により、ゲート酸化膜１０の
耐圧やリーク等の特性の劣化が避けられず、デバイスの
歩留り低下の大きな原因となっていた。本発明は、上記
の点を鑑み、ゲート電極と基板のコンタクトを確保し、
かつ、ゲート酸化膜の特性を劣化させない方法を提供す
ることを目的とする。 ［０００９］
【課題を解決するための手段】図１に本発明の原理説明
図を示す。図において、１は基板、２はフィールド酸化
膜、３はゲート酸化膜、４は第１のゲー１へ電極膜、５
は開口、６はエツチング液、７は第２のゲート電極膜で
ある。 ［００１０１上記の従来技術の問題点を解決するために
は、下記の工程を採れば良い。即ち、ゲー１へ酸化膜３
に開口５を形成する前に、ポリＳｉ等の第１のゲート電
極膜４を必要なゲート電極膜６の厚さの１／１０程度の
厚さに成長する。 ［００１１１ここで、ゲート電極膜６と基板１のコンタ
クト形成用の開口５を形成する。エツチングの際には。 ポリＳｉ膜とゲート酸化膜のエツチングとなる。開校５
の形成後、ゲート電極膜６と基板１のコンタクトを採る
ため、弗酸系のエツチング液６により、ウェット処理を
行う。 ［００１２］薄く成長した第１のゲート電極膜４に所要
の厚さまで残りの第２のゲート電極膜を成長する。即ち
９本発明の目的は、ゲート酸化膜３に開口５を形成して
、基板１との電気的なコンタクトを形成するに際し。 第１図（ｂ）に示すように、該ゲート酸化膜３に該開口
５を形成する前に、該基板１上にゲート電極膜の所要の
厚さの一部を形成する第１のゲート電極膜４を成長する
工程と、第１図（Ｃ）に示すように、該第１のゲート電
極膜４と該ゲート酸化膜３を同時にエツチングして該開
口５を形成する工程と、しかる後、第２のゲート電極膜
７を成長して、所要の厚さのゲート電極膜を形成すると
共に、該開口５と該第２のゲート電極膜７とを電気的に
コンタクトさせる工程とを含むことにより、また、前記
第１及び／または第２のゲート電極膜として、多結晶シ
リコン膜、金属シリサイド膜、或いは、ポリサイド膜を
使用することにより達成される。 ［００１３］
図を示す。図において、１は基板、２はフィールド酸化
膜、３はゲート酸化膜、４は第１のゲー１へ電極膜、５
は開口、６はエツチング液、７は第２のゲート電極膜で
ある。 ［００１０１上記の従来技術の問題点を解決するために
は、下記の工程を採れば良い。即ち、ゲー１へ酸化膜３
に開口５を形成する前に、ポリＳｉ等の第１のゲート電
極膜４を必要なゲート電極膜６の厚さの１／１０程度の
厚さに成長する。 ［００１１１ここで、ゲート電極膜６と基板１のコンタ
クト形成用の開口５を形成する。エツチングの際には。 ポリＳｉ膜とゲート酸化膜のエツチングとなる。開校５
の形成後、ゲート電極膜６と基板１のコンタクトを採る
ため、弗酸系のエツチング液６により、ウェット処理を
行う。 ［００１２］薄く成長した第１のゲート電極膜４に所要
の厚さまで残りの第２のゲート電極膜を成長する。即ち
９本発明の目的は、ゲート酸化膜３に開口５を形成して
、基板１との電気的なコンタクトを形成するに際し。 第１図（ｂ）に示すように、該ゲート酸化膜３に該開口
５を形成する前に、該基板１上にゲート電極膜の所要の
厚さの一部を形成する第１のゲート電極膜４を成長する
工程と、第１図（Ｃ）に示すように、該第１のゲート電
極膜４と該ゲート酸化膜３を同時にエツチングして該開
口５を形成する工程と、しかる後、第２のゲート電極膜
７を成長して、所要の厚さのゲート電極膜を形成すると
共に、該開口５と該第２のゲート電極膜７とを電気的に
コンタクトさせる工程とを含むことにより、また、前記
第１及び／または第２のゲート電極膜として、多結晶シ
リコン膜、金属シリサイド膜、或いは、ポリサイド膜を
使用することにより達成される。 ［００１３］
【作用】上述のように９本発明により、ゲート酸化膜へ
の窓開き時に、ゲート酸化膜に直接レジストが触れるこ
とが避けられる。 ［００１４］さらに、二度目のゲート電極膜成長時には
、コンタクト確保のために本発明においても弗酸系の処
理を行うが、薄いポリＳｉで覆われているために、ゲー
ト酸化膜が弗酸に触れることはなく、ゲー１へ酸化膜の
劣化が防止できる。 ［００１５］
の窓開き時に、ゲート酸化膜に直接レジストが触れるこ
とが避けられる。 ［００１４］さらに、二度目のゲート電極膜成長時には
、コンタクト確保のために本発明においても弗酸系の処
理を行うが、薄いポリＳｉで覆われているために、ゲー
ト酸化膜が弗酸に触れることはなく、ゲー１へ酸化膜の
劣化が防止できる。 ［００１５］
【実施例】図１は本発明の原理説明図兼一実施例の工程
順模式断面図７図２は本発明と従来例のＢｉＣＭＯ３に
おける酸化膜の耐圧の比較である。 ［００１６］第１図（ａ）に示すように基板１であるシ
ノコンウエハを窒化シリコン膜をマスクとしてフィール
ド酸化膜２を熱酸化法により６．０００への厚さに形成
する。 続いて、ゲート酸化膜３を塩酸酸化法により２
２０への厚さに形成する。 ［００１７］第１図（ｂ）に示すように、ＣＶＤ法によ
り６００℃で第１のゲート電極膜４として、ポリＳｉ膜
を４００への厚さに生成する。 第１図（Ｃ）に示すよ
う（乙ＣＶＤ法により、レジストをマスクとして、ゲー
ト酸化膜３とポリＳ１膜４をエツチングしてコンタクト
用の開口５を形成する。 ［００１８］第１図（ｄ）に示すように、レジストをプ
ラズマアッシャ−により除去した後、硝酸、弗酸系エツ
チング液６により開口５の表面を処理する。第１図（ｅ
）に示すように、ＣＶＤ法により第２のゲート電極膜７
として、ポリＳ１膜を３．６００への厚さに堆積して、
所要のゲート電極膜を形成する。 （ｏ ｏ １９１この後７通常の工程によりＢｉＣＭＯ
３を完成させる。この結果、第２図（ａ）に示すように
、２２０への厚さのゲート酸化膜の耐圧は１６Ｖを維持
し、第２図（ｂ）に示した従来方法による耐圧の劣化は
殆ど見られなかった。 ［００２０１この実施例では、ゲート電極膜としてポリ
Ｓ１膜を用いたが、金属シリサイド膜或いは、ポリＳ１
膜と金属シリサイド膜を併用したポリサイド膜でも本発
明の工程を適用できる。 ［００２１１ 【発明の効果］以上説明したように７本発明によれば。 ＭＯＳ、Ｂ ｉＣＭＯ３で最も重要なゲート酸化膜は、
レジストが触れることはなく、また弗酸系のエツチング
液にも曝されることがなくなる。 ［００２２］このため、ゲート酸化膜の特性を劣化させ
ることがなく、高い歩留りを期待できる。
順模式断面図７図２は本発明と従来例のＢｉＣＭＯ３に
おける酸化膜の耐圧の比較である。 ［００１６］第１図（ａ）に示すように基板１であるシ
ノコンウエハを窒化シリコン膜をマスクとしてフィール
ド酸化膜２を熱酸化法により６．０００への厚さに形成
する。 続いて、ゲート酸化膜３を塩酸酸化法により２
２０への厚さに形成する。 ［００１７］第１図（ｂ）に示すように、ＣＶＤ法によ
り６００℃で第１のゲート電極膜４として、ポリＳｉ膜
を４００への厚さに生成する。 第１図（Ｃ）に示すよ
う（乙ＣＶＤ法により、レジストをマスクとして、ゲー
ト酸化膜３とポリＳ１膜４をエツチングしてコンタクト
用の開口５を形成する。 ［００１８］第１図（ｄ）に示すように、レジストをプ
ラズマアッシャ−により除去した後、硝酸、弗酸系エツ
チング液６により開口５の表面を処理する。第１図（ｅ
）に示すように、ＣＶＤ法により第２のゲート電極膜７
として、ポリＳ１膜を３．６００への厚さに堆積して、
所要のゲート電極膜を形成する。 （ｏ ｏ １９１この後７通常の工程によりＢｉＣＭＯ
３を完成させる。この結果、第２図（ａ）に示すように
、２２０への厚さのゲート酸化膜の耐圧は１６Ｖを維持
し、第２図（ｂ）に示した従来方法による耐圧の劣化は
殆ど見られなかった。 ［００２０１この実施例では、ゲート電極膜としてポリ
Ｓ１膜を用いたが、金属シリサイド膜或いは、ポリＳ１
膜と金属シリサイド膜を併用したポリサイド膜でも本発
明の工程を適用できる。 ［００２１１ 【発明の効果］以上説明したように７本発明によれば。 ＭＯＳ、Ｂ ｉＣＭＯ３で最も重要なゲート酸化膜は、
レジストが触れることはなく、また弗酸系のエツチング
液にも曝されることがなくなる。 ［００２２］このため、ゲート酸化膜の特性を劣化させ
ることがなく、高い歩留りを期待できる。
【図１】本発明の原理説明図。
【図２】本発明と従来例のＢｉＣＭＯ３における酸化膜
耐圧の比較。
耐圧の比較。
【図３】従来例の説明図
１ 基板
２ フィールド酸化膜
３ ゲート酸化膜
４ 第１のゲート電極膜
５ 開口
６ エツチング液
７ 第２のゲート電極膜
Claims (2)
- 【請求項１】ゲート酸化膜（３）に開口（５）を形成し
て、基板（１）との電気的なコンタクトを形成するに際
し、該ゲート酸化膜（３）に該開口（５）を形成する前
に、該基板（１）上にゲート電極膜の所要の厚さの一部
を形成する第１のゲート電極膜（４）を成長する工程と
、該第１のゲート電極膜（４）と該ゲート酸化膜（３）
を同時にエッチングして該開口（５）を形成する工程と
、しかる後、第２のゲート電極膜（７）を成長して、所
要の厚さのゲート電極膜を形成すると共に、該開口（５
）と該第２のゲート電極膜（７）とを電気的にコンタク
トさせる工程とを含むことを特徴とする半導体装置の製
造方法。 - 【請求項２】前記第１及び／または第２のゲート電極膜
として、多結晶シリコン膜、金属シリサイド膜、或いは
ポリサイド膜を使用することを特徴とする請求項１記載
の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP40002290A JPH04208535A (ja) | 1990-12-01 | 1990-12-01 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP40002290A JPH04208535A (ja) | 1990-12-01 | 1990-12-01 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04208535A true JPH04208535A (ja) | 1992-07-30 |
Family
ID=18509941
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP40002290A Withdrawn JPH04208535A (ja) | 1990-12-01 | 1990-12-01 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04208535A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007335891A (ja) * | 1997-03-31 | 2007-12-27 | Freescale Semiconductor Inc | 半導体デバイス |
| JP2015060989A (ja) * | 2013-09-19 | 2015-03-30 | 富士通セミコンダクター株式会社 | 半導体装置およびその製造方法 |
-
1990
- 1990-12-01 JP JP40002290A patent/JPH04208535A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007335891A (ja) * | 1997-03-31 | 2007-12-27 | Freescale Semiconductor Inc | 半導体デバイス |
| JP2015060989A (ja) * | 2013-09-19 | 2015-03-30 | 富士通セミコンダクター株式会社 | 半導体装置およびその製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980312 |