JPH04207674A - Screen display device - Google Patents
Screen display deviceInfo
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- JPH04207674A JPH04207674A JP2337496A JP33749690A JPH04207674A JP H04207674 A JPH04207674 A JP H04207674A JP 2337496 A JP2337496 A JP 2337496A JP 33749690 A JP33749690 A JP 33749690A JP H04207674 A JPH04207674 A JP H04207674A
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- 230000015572 biosynthetic process Effects 0.000 claims 1
- 239000000470 constituent Substances 0.000 claims 1
- 238000003786 synthesis reaction Methods 0.000 claims 1
- 230000006870 function Effects 0.000 abstract description 2
- 230000002194 synthesizing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 3
- 230000004044 response Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 235000007575 Calluna vulgaris Nutrition 0.000 description 1
- 241000272201 Columbiformes Species 0.000 description 1
- 240000007594 Oryza sativa Species 0.000 description 1
- 235000007164 Oryza sativa Nutrition 0.000 description 1
- 101000697856 Rattus norvegicus Bile acid-CoA:amino acid N-acyltransferase Proteins 0.000 description 1
- 238000010009 beating Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 235000021395 porridge Nutrition 0.000 description 1
- 235000009566 rice Nutrition 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明にテレビジョン等の1面にキャラクタを表示さ
せる画面表示装置に関し、特にそのキャラクタ表示に必
要な部分回路である表示用データRAMへの文字データ
書き込み回路に関するものである。[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to a screen display device for displaying characters on one screen of a television or the like, and particularly relates to a display data RAM that is a partial circuit necessary for character display. This relates to a character data writing circuit.
第8図に従来の画面表示装置のブロック図で、図におい
て%+11は所望の文字あるいはハ41−ン麦示を行な
うためのデータ及びアドレスヲ入力制御する入力側#回
路、(21は人力されたデータを制御するデータ制御回
路、131はアドレスのデコード方式7に制御するアド
レスデコーダ、(6)は表示用キャラクタROM +7
1の任意のパターンデータに指定する文字コードデータ
金記慣している表示用データRAM、+71iキヤラク
タのパターンデータを記憶している表示用キャラクタR
OM 、 l!!Iは表示用キャラクタROM 、71
より出力されたパラレルのデータ出力を7リアル出力に
変換するシフトレジスタ%+91 tdシフトレジスタ
(8)からの文字7オントデータVc加え、表示用デー
タRA M :61からの又字巴など金表わす色情報デ
ータ等の表示データを出力1vII御する表示出力制御
回路である。Fig. 8 is a block diagram of a conventional screen display device. 131 is an address decoder that controls address decoding method 7; (6) is a display character ROM +7;
Character code data specified for arbitrary pattern data of 1.Display data RAM that is used to store display character R that stores pattern data of +71i character.
OM, l! ! I is display character ROM, 71
Shift register that converts the parallel data output output from 7 to real output %+91 Character 7 ont data Vc from td shift register (8), display data RAM: 61 to 7 character tomoe, etc. Color representing gold This is a display output control circuit that controls output 1vII of display data such as information data.
第4図ri第8図の点畿枠内dυの回路構威乞具体的に
示す回路図で図において、fず表示用データRA M
161から述べると、 (4a )〜(4h ) *
及び(4aつ〜(4に1“)#−1r各々、ビットライ
ン対klltする非反転ビットライン (以下ビットラ
インと記す)、及び反転ビットライン (以下ビットパ
ーラインと紀丁)で、このビットライン対には複数の記
憶素子(la)〜(1n)が配クリされており、これら
の記憶素子(1a)〜(1n)はデータの1き込み及び
読み出し可龜な逆並列接続の2つのインバータI!l!
l路から慎tc孕れている。(sa)〜(gn) 1s
tsE億X子(la)〜(1n)の−熾とビットライン
(41L)〜(4n)との関他端とビットバーライク(
4a’)〜(+g)との間に接続されたスイッチトラン
ジスタ、同様にn’sa)〜(3n)は読み出し用スイ
ッチトランジスl、(5a)〜(6n)にIII記スイ
ッチトランジスタ(2a)〜(2n)のゲートにΦ続さ
れたワードライン、(8Δ)〜(8n)はタイミングジ
ェネレータ(図示せず)iCより絖み出しのタイきング
を1111aしている読み出し制御信号% (9a)〜
(9h)は文字コードデータである。Figure 4 is a circuit diagram specifically showing the circuit structure of dυ within the dotted frame of Figure 8.
Starting from 161, (4a) to (4h) *
and (4a to (4 to 1") #-1r, respectively, a non-inverted bit line (hereinafter referred to as a bit line) and an inverted bit line (hereinafter referred to as a bit per line and a bit line) that correspond to a bit line, and this bit A plurality of memory elements (la) to (1n) are arranged in the line pair, and these memory elements (1a) to (1n) are connected in two anti-parallel connections that allow data to be loaded and read at once. Inverter I!l!
Shintc is pregnant from the road. (sa) ~ (gn) 1s
The connection between the -熾 of tsE billions (la) to (1n) and the bit lines (41L) to (4n) and the other end of the bit line (41L) to (4n)
4a') to (+g), similarly, n'sa) to (3n) are readout switch transistors l, and (5a) to (6n) are switch transistors III (2a) to The word line (8Δ) to (8n) is connected to the gate of (2n) in Φ, and the read control signal % (9a) to
(9h) is character code data.
次にアドレスデコーダ31について述べると、(6a)
はアドレスバスで、このアドレスバス(6a)i入力と
すると@1のインバータL!l!Il@if1個とmE
各もlのインバータ回路の出力を入力とする第2のイン
バータ回路([数1固とを入力とし、各々II1.第2
の2つのインバータからなる複数のインバータ回w!1
対の出力の少なくとも一万を入力に持ち、その入力はす
べて違ったアドレスの組合せとなる複数のAND回路(
7a)〜(7n)から構成されている。次に動作につい
て説明する。Next, regarding the address decoder 31, (6a)
is an address bus, and if this address bus (6a) is an input, the inverter L of @1 is input! l! 1 Il@if and mE
A second inverter circuit (with the output of the inverter circuit of II1 as input, respectively
Multiple inverter times consisting of two inverters w! 1
Multiple AND circuits (
It is composed of 7a) to (7n). Next, the operation will be explained.
第8図において、まず、所望の文字あるいはパターン表
示を行なうためのデータ及びアドレスt%入力制御回路
11)を介して入力する。アドレスデコーダ)3)によ
りこの入力されたアドレスに従って%2f示用データR
AM+61”アドレス指定する。この表示用データRA
M +61は同一アドレス仝関上にSなったアドレス
を割当てて配置されており、これにより前記入力された
データがデータ1fll III L!!回路+!I
f介して1表示用データRAM1B)の指定されたアド
レスバス誉き込まれる。データにζ文字コードデータな
どがt筐れる。In FIG. 8, first, data and address t% for displaying desired characters or patterns are inputted via the input control circuit 11). The address decoder) 3) determines the %2f indication data R according to this input address.
AM+61” address. This display data RA
M+61 is placed by assigning the address S on the same address relation, so that the input data becomes data 1fll III L! ! Circuit +! I
1 display data RAM 1B) is read into the designated address bus via f. The data includes ζ character code data and the like.
ここで、従来用データRA M +61へのWき込み動
作につ−て詳述する。Here, the W write operation to the conventional data RAM +61 will be described in detail.
いま、111Iilljm行Xn列の1iii[io表
示’rqえてみる。Now, look at 111Iilljm row Xn column 1iii[io display'rq.
柔4図に示す二うに、−面の1行分(n文字)を表示す
るのに従来では、まずはじめにビットライン(4a)
〜(4h)及びビットラインC4つ〜(ah’)に書き
込むデータ’i−t!ツトする。この時、ビットライン
(45L)〜(4h)とビットバーライン(41LI)
〜(4hつには各々論理的に反転したデータをセットし
。As shown in Fig. 4, conventionally, to display one line (n characters) on the - side, first the bit line (4a) is displayed.
Data 'i-t!' to be written to ~(4h) and bit line C4~(ah'). to tsut. At this time, bit lines (45L) to (4h) and bit bar line (41LI)
~(Set logically inverted data in each of the 4h.
これと1司時にアドレスバス(6a)から予め割当てら
れたアドレスを又字本位毎に指定することにより、その
アドレスに河応する1つのワードラインを激択する。こ
こでは衣に、ワードライン(ISa)が岐択されたとす
ると、ワードライン(lsa)H状急となり、スイッチ
トランジスタ(ga)tアクティブ(オン状g)にし、
っま9、記憶素子がビットライン14a)〜(4h)&
ヒピットバーライン(4′)〜(4hつと接続され、外
部よりセットした文字コードデータが記憶素子に書き込
まれ、1文字分の文字コードデータを記憶し保持する。At the same time, by specifying an address previously assigned from the address bus (6a) for each character, one word line corresponding to that address is selected. Here, if the word line (ISa) is selected, the word line (lsa) becomes H-state, and the switch transistor (ga) becomes active (on-state g).
9, the memory elements are on the bit lines 14a) to (4h) &
It is connected to the hippit bar lines (4') to (4h), and character code data set from the outside is written into the storage element, and character code data for one character is stored and held.
そして、データ書き込みが完了した後、タイミングジェ
ネレータ(図示せず)で読み出しのタイミングftfi
l制御した読み出し酒す(?a )i’H“状急にする
ことにより、文字コードデータ(9a)倉絖み出す。After the data write is completed, a timing generator (not shown) sets the read timing ftfi.
Character code data (9a) is read out by controlling readout (?a)i'H''.
このようにして、各々アドレスの割当てられたh個の記
憶素子に文字率位毎に頓次アドレス指定して、データを
書き込みまたは読み出丁ことにより1行分(n文字)の
文字コードデータをアクセスする・同様に上記の操作I
n回繰返し行なうことでII!ii面分の文字コードデ
ータ金アクセスする。そして、表示用データRA M
+61からアクセスされ次文字コードデータft表示用
キャラクタROM +71に与え、これに応答して表示
中キャラクタROM 171からig応fる又字フォン
トデータが読み吊される。In this way, character code data for one line (n characters) can be stored by writing data to or reading data from h memory elements to which addresses are assigned at once for each character level. Access ・Similarly to the above operation I
II by repeating n times! Access character code data for page ii. And display data RAM
+61 is accessed and the next character code data ft is applied to the character ROM +71 for display, and in response, the font data corresponding to ig is read from the currently displayed character ROM 171.
この乙み出された文字フォントのデータにシフトレジス
タ(8)でパラレル形式からシリアル形式に変換される
。iIk後に、シリアル形式の文字フォントデータを表
示出力制御回路(9)に与えることにより1画面上にm
行×n列字分の所望の文字やパターンを表示させていた
。The extracted character font data is converted from parallel format to serial format using a shift register (8). After iIk, m is displayed on one screen by giving serial format character font data to the display output control circuit (9).
Desired characters and patterns for rows x n columns were displayed.
従来の画面表示装置は以上のように構成されていたので
1例えa1行分の文字7オントデータを同一にする即ち
、表示用データRAMに1行分の同一文字コードデータ
を軒き込壕せる場合には、各記憶素子のアドレス?逐次
アクセスし、1文字ずつ又字コードデータの6き込み動
作全行なわねばならず、このために1行分のブランク出
力などといった表示ではcpσ(中央漬算処理装[)の
−台数が多くなり、ソフトの負荷?与えるとともに、書
き込み時間を要するなどの問題qがあった◇
この発明は上記のような間組屯を解決するためになされ
たもので、ブランク出力とめった一面の1行かt岡−文
字及びパターンで表示する際、表示用データRAMの記
憶素子に文字率位でデータkfき込むたけでなく、1行
率位で一括して同一文字データ七肥億素子に書き込むこ
とのできる記憶回路を有するl!!i面表示装置を得る
こと金目的とする@
〔課題?解決するための手段〕
この発明に係る画面表示装置に、その購成回路の1つで
ある表示用データuAmklll#している本来のアド
レスデコード機it有した躬lのアドレスデコーダに7
10えて、予めあるアドレスを指定すると画面1行分に
対応するビットライン対と記憶素子と1に4Ialさせ
ることもでさる=j1+2のアドレスデコーダヲ備工、
かつこの第1及び処2のアドレスデコーダによるデコー
ド18号の論理和金貸なうOR回kIltを従来回路に
付加したものである。Since the conventional screen display device was configured as described above, for example, one line of character 7 ont data should be made the same, that is, one line of the same character code data should be embedded in the display data RAM. If so, the address of each storage element? It is necessary to access the data sequentially and perform all 6 input operations of the character code data one character at a time, and for this reason, the number of cpσ (central calculation processing units) increases when displaying blank output for one line. , Soft load? ◇ This invention was made in order to solve the above-mentioned problems, and it is possible to print blank output and rarely display one line on one page with letters and patterns. When doing so, the display data RAM has a memory circuit that can not only write data kf in character units to the memory element, but also write the same character data in batches in one line unit to the 7 cells. ! The goal is to obtain an i-screen display device @ [Problem? Means for Solving the Problem] The screen display device according to the present invention has an original address decoding device that carries display data uAmkllll# which is one of its purchasing circuits.
10 Additionally, if a certain address is specified in advance, it is possible to set 4Ial to the bit line pair and memory element 1 corresponding to one line of the screen.Equipped with an address decoder of = j1 + 2,
In addition, an OR circuit kIlt, which is the logical sum of decode No. 18 by the first and second address decoders, is added to the conventional circuit.
この発明におけるlI!1Iilfi表示装童は、従来
用いられてさた本来l】デコード−蛾を有したもlのア
ドレスデコーダの他1Cfi2のアドレスデコーダ?用
いて、莞1及び鳩2の6々のアドレスデコーダの出力f
! ’j ’k m理和(OR処理)することにより1
文字率位毎に対応するビットラインと記憶素子のみでな
く1行本位毎に朽応するビットライン対と記憶素子とを
導通させることで表示用データRAMにデータを一括憂
き込みし1行分の−」−文字を表示できることを可能に
する。lI in this invention! The 1Iilfi display device has the address decoder of the 1Cfi2 as well as the address decoder of the 1Iilfi display device, which was originally used in the past. Using the output f of the six address decoders of Kan 1 and Pigeon 2,
! 'j 'k m By performing the sum (OR processing), 1
By connecting not only the bit line and memory element corresponding to each character level but also the corresponding bit line pair and memory element for each line, data can be stored all at once into the display data RAM. −” − Enables characters to be displayed.
以下、この発明の一実施例を図について説明する。 An embodiment of the present invention will be described below with reference to the drawings.
@1図にこの発明の一実施例である画面表示装置のブロ
ック図、第3図を1第1図の点線枠内側の回路鴎改を示
す回路図である。Figure 1 is a block diagram of a screen display device according to an embodiment of the present invention, and Figure 3 is a circuit diagram showing the circuit inside the dotted line frame in Figure 1.
第1図及び第8図において、図中同一符号に6々前記第
8図及び第4図さj司−又に相当部分を示しており、+
41ijアドレスバス16)からのアドレス1ざ号によ
り、ワードラインrlla)〜(I In)を介して、
スイッチトランジスタ(2a)〜(2n) kオン、オ
フ制(2)する懺能を有し、ここではある特定のアドレ
スを受けて面画の1行分に相当するスイッチトランジス
タ(fa)〜(2n)を導通させるようワードライン出
力ヲ利御するワードライン制[有]手段を有するアドレ
スデコーダでる。このアドレスデコーダ141は嘱8図
で示すように、従来用いられてさた粥1のアドレスデコ
ーダ・3)と同様の回路構成で、アドレスの割当て4地
が異なっている。161はa区回路叩ちOR回路(10
八〜(10n)で、第lアドレスデコーダ(3)と第2
アドレスデコーダ+41の各デコード信号金合威してい
る。In FIG. 1 and FIG. 8, the same reference numerals indicate corresponding parts in FIG. 8 and FIG.
41ij address bus 16) via word lines rlla) to (I In).
Switch transistors (2a) to (2n) have the ability to turn on and turn off (2), and here, in response to a certain address, the switch transistors (fa) to (2n) corresponding to one line of the screen ) is an address decoder having word line control means for controlling the word line output to conduct. As shown in FIG. 8, this address decoder 141 has a circuit configuration similar to that of the address decoder 3) of the conventionally used rice porridge 1, but differs in four address assignment locations. 161 is the a section circuit beating OR circuit (10
8 to (10n), the l-th address decoder (3) and the second address decoder (3)
Each decode signal of the address decoder +41 is output.
次に動作につめて説明する。Next, the operation will be explained.
初めIC第1図において、所望の文字あるいはパターン
表示を行なうためのデータ、及びアドレスを入力、t+
+@回路、11を介して入力する0久に、アドレスに従
って画面に表示したい文字のコードデータ?表示用デー
タRA M l&+に6き込むのだが、い筐、ある画面
の1行分だけ同一文字で麦示したい場aft考えてみる
。従来のものでは1文字ごとにアドレスを相定して1表
示用データRA M +61に表示したい文字のコーF
を書き込んでいたが、不実jiI例ではめる特定した1
つのアドレスを所定ずれは、1行分筐とめて一括してコ
ードデニタを書き込めるようにした。そこで、この4i
さ込み動作について詳述する。First, input the data and address for displaying desired characters or patterns on the IC diagram 1, press t+
+@Circuit, code data of the character you want to display on the screen according to the address in 0ku input via 11? 6 are written into the display data RAM l&+, but let's think about a case where you want to display one line of a certain screen using the same character. In the conventional method, an address is assigned for each character and the code F of the character to be displayed is assigned to one display data RAM +61.
1, but I specified it in a false example.
A predetermined shift in two addresses is stopped by one line so that the code deni- tor can be written all at once. Therefore, this 4i
The insertion operation will be explained in detail.
@8図に示すようにまず、ピットライン(4a)〜(4
h)及びピットバーライン(4a’)〜(*h’)にデ
ータ利m回路12)を介して優られる書き込みデータを
セットする。この時、ピットライン(4a)〜(4h)
とピットバーライン(4a’)(4nつに゛は薔々−理
ER]に反転したデータIJH−t!ツトし、これと同
時に、アドレスバス(6a)から予め割当てられたアド
レスをも2のアドレスデコーダ(4)を介して指定する
と、@面1行分に相当するピットライン対と記dl素子
とを4通させることのできるデコード制御信号を発生さ
せ、爽にこの信号をOR回路(101L)〜(jOn)
で論理和処理すると、ワードライン(11a)〜(ll
n)’(’ H“状態にし、スイッチトランジスp (
+a)〜(gn)t 7クテイプcオン)状aにする。@As shown in Figure 8, first, pit lines (4a) to (4)
h) and pit bar lines (4a') to (*h') are set with the selected write data via the data utilization circuit 12). At this time, pit line (4a) to (4h)
and the inverted data IJH-t! to the pit bar line (4a') (4n is rose-ER), and at the same time, the address previously assigned from the address bus (6a) is also transferred to the 2nd address. When specified via the address decoder (4), a decode control signal is generated that allows four pit line pairs corresponding to one row of the @ side to pass through the recording dl element, and this signal is sent to the OR circuit (101L). )〜(jOn)
When performing logical sum processing, the word lines (11a) to (ll
n)'('H" state, switch transistor p (
+a)~(gn)t 7 Cuttape c on) Make the state a.
つまり、記憶素子がビットライン対(4a)〜(4h)
及びピットバーライン対(+a)Hmm ’)と接続さ
n。In other words, the storage elements are bit line pairs (4a) to (4h)
and pit bar line pair (+a)Hmm') connected to n.
データ利−回路1!1よリセットしたデータが記憶素子
に書き込まれて、−面1行分の文字コードデータを記憶
し保持することになる口
ここで1文字毎にデータ1に表示用データRAM16)
に薔き込みたい場合は、′@lのアドレスデコード・3
1を坩いて同様の操作により行なうことができかつ、こ
の0a回路(10a)〜(10n) にLす、アドレス
の?1i定の仕方で文字毎l(あるいは行毎に、データ
書き込みの使い分は全可能にしている。Data utilization circuit 1! The data reset by 1 is written into the memory element, and character code data for one line on the - side is stored and held. )
If you want to add a rose to the address decode of '@l, 3
1 can be carried out by the same operation, and the address ? It is possible to write data for each character (or for each line) in a fixed manner.
・そしてデータ書き込みが光子した恢、タイミングジェ
ネレータ(図示せず)で絖み出しf11号(sa)2(
lln)を誤訳“H“状態にすることにより、文字コー
ドデータ(9a)〜(9n)を読み出す。このようにし
て1表示用データRA M 161からアクセスされた
【字コードデータを表示用キャラクタROM+71iC
与えることで、これl/c応答して1表示用キャラクタ
ROM 171から対応する文字フォントデータが読み
出される。この絖み出された文字フォントデータはシフ
トレジスタ(8)により、パラレル形式からシリアル形
式に変換される。・Then, when the data is written in photons, the timing generator (not shown) is used to start the start f11 (sa) 2 (
Character code data (9a) to (9n) are read by setting the mistranslation "H" state to character code data (9a) to (9n). In this way, the character code data accessed from the display data RAM 161 is transferred to the display character ROM+71iC.
In response to this l/c, the corresponding character font data is read from the 1 display character ROM 171. The extracted character font data is converted from parallel format to serial format by a shift register (8).
最後にシリアル形式の文字フォントデータを表示出力制
御回路(9)に与えることにより、−面上K1行分同−
の文字あるいはパターン1に表示させることができる。Finally, by giving serial format character font data to the display output control circuit (9),
can be displayed in the characters or pattern 1.
これは−面の1行分に限らず、アドレスデコーダのデコ
ードの仕方でIJiIiI11o全体同一文字を表示す
ることもできる。This is not limited to one line on the - side, but it is also possible to display the same character throughout IJiIiI11o depending on the decoding method of the address decoder.
以上のようにこの発明vc工れdt杢米のアドレスデコ
ード機能を有するilのアドレスデコーダにカロえて、
各行単位 に対応するビットライン対と記憶素子と+4
4させることt可能にした処2のアドレスデコーダをW
えかつ前記第1及びも2のアドレスデコーダの各デコー
ド信号を合成するように構成したので、促来同−文半1
に:表示する場合に1文字ずつアドレス指定し表示用デ
ータRAMKデータ倉書き込んでい之のが、1行毎1と
めて一括して表示用データRAMにデータを薔き込み表
示を行なえ、壷き込み時間の短St図るとともに、CP
U(中央演算処理装置t)の命合数を抑えソフトの負荷
を軽減できるという効果がある。As mentioned above, this invention has been added to the IL address decoder having the address decoding function of VC and DT heather,
Bit line pairs and storage elements corresponding to each row
The address decoder of 2 is W
Since the decoded signals of the first and second address decoders are combined,
To: When displaying, it is better to address each character one by one and write the data into the display data RAMK, but instead of writing the data into the display data RAM at once for each line and displaying it. In addition to shortening the loading time, the CP
This has the effect of reducing the number of hits on U (central processing unit t) and reducing the software load.
第1図はこの発明の一実施例である画面表示装置のブロ
ック図、第8図に第1図の点線枠内Uαの1!!回路#
成金示す回路図、第8図は従来の画面表示装置のブロッ
ク囚、第壱図に第8図の点線枠内1υの回路構成−を示
す回路図である。
1iを−一人力I11#回路、I!1−−−データ制御
回路、 +11−一一第1アドレスデコーダ、 141
−−−も2アドレスデコーダ、 16+ −−一合区回
路、 +61−−一衰示用データRA M 、t?l−
−一表示由キャラクタROM、181−−−シフトレジ
スタ、 191.−−一表示出力制@回路。
なお、図中、同一符号に同一、又は柑当部分r示す。FIG. 1 is a block diagram of a screen display device according to an embodiment of the present invention, and FIG. 8 shows 1! of Uα within the dotted line frame in FIG. ! circuit#
FIG. 8 is a block diagram of a conventional screen display device, and FIG. 1 is a circuit diagram showing the circuit configuration of 1υ within the dotted line frame in FIG. 1i - single power I11# circuit, I! 1---data control circuit, +11-11 first address decoder, 141
--- Also 2 address decoder, 16+ -- Combined circuit, +61 -- Data RAM for single decay indication, t? l-
- Single display character ROM, 181 --- Shift register, 191. --One display output system @circuit. In addition, in the drawings, the same reference numerals indicate the same or corresponding parts r.
Claims (1)
において、その表示装置の構成回路の1つである表示用
1次記憶回路と、前記1次記憶回路のアドレスを制御す
るアドレスデコーダは1つの文字データをあるアドレス
領域を指定して前記1次記憶回路に1文字ずつ書き込み
制御できる第1のアドレスデコーダと、かつ1つの文字
データをあるアドレス領域を指定して前記1次記憶回路
に複数文字分一括して書き込み制御できる第2のアドレ
スデコーダのアドレスデコード信号を合成回路にて論理
和することによつて、画面に表示する文字データを前記
1次記憶回路の記憶素子へ一括書き込みを可能にして複
数の同一キャラクタを表示できることを特徴とする画面
表示装置。In a screen display device that displays a plurality of the same characters on the screen, a display primary memory circuit, which is one of the constituent circuits of the display device, and an address decoder that controls the address of the primary memory circuit are configured to display one character. a first address decoder capable of controlling data to be written one character at a time into the primary storage circuit by specifying a certain address area, and one character data for a plurality of characters by specifying a certain address area into the primary storage circuit; By ORing the address decoded signals of the second address decoder, which can control writing at once, in a synthesis circuit, character data to be displayed on the screen can be written at once to the storage elements of the primary storage circuit. A screen display device characterized by being capable of displaying a plurality of the same characters.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2337496A JPH04207674A (en) | 1990-11-30 | 1990-11-30 | Screen display device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2337496A JPH04207674A (en) | 1990-11-30 | 1990-11-30 | Screen display device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04207674A true JPH04207674A (en) | 1992-07-29 |
Family
ID=18309201
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2337496A Pending JPH04207674A (en) | 1990-11-30 | 1990-11-30 | Screen display device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04207674A (en) |
-
1990
- 1990-11-30 JP JP2337496A patent/JPH04207674A/en active Pending
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