JPH04207674A - Screen display device - Google Patents

Abstract

PURPOSE:To allow the data writing of data for every one line into a data RAM for display and the displaying of this data by synthesizing the respective decoder signals of 1st and 2nd address decoders. CONSTITUTION:The 2nd address decoder 4 which conducts the bit line pair corresponding to one line of the screen and a memory element when a certain address is previously assigned is provided in addition to the 1st address decoder 3 having the address decoding function controlling the data RAM 6 for display which is one of constituting circuits. In addition, an OR circuit 5 which ORs the decoding signals by the 1st and 2nd address decoders 3, 4 is added. The conduction of not only the bit line corresponding to every character unit and the memory element but also the bit line pair corresponding to every line unit and the memory element is, therefore, possible. The data are simultaneously written into the data RAM for display and the same characters for one line are displayed.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明にテレビジョン等の１面にキャラクタを表示さ
せる画面表示装置に関し、特にそのキャラクタ表示に必
要な部分回路である表示用データＲＡＭへの文字データ
書き込み回路に関するものである。[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to a screen display device for displaying characters on one screen of a television or the like, and particularly relates to a display data RAM that is a partial circuit necessary for character display. This relates to a character data writing circuit.

〔従来の技術〕[Conventional technology]

第８図に従来の画面表示装置のブロック図で、図におい
て％＋１１は所望の文字あるいはハ４１−ン麦示を行な
うためのデータ及びアドレスヲ入力制御する入力側＃回
路、（２１は人力されたデータを制御するデータ制御回
路、１３１はアドレスのデコード方式７に制御するアド
レスデコーダ、（６）は表示用キャラクタＲＯＭ　＋７
１の任意のパターンデータに指定する文字コードデータ
金記慣している表示用データＲＡＭ、＋７１ｉキヤラク
タのパターンデータを記憶している表示用キャラクタＲ
ＯＭ　、　ｌ！！Ｉは表示用キャラクタＲＯＭ　、７１
より出力されたパラレルのデータ出力を７リアル出力に
変換するシフトレジスタ％＋９１　ｔｄシフトレジスタ
（８）からの文字７オントデータＶｃ加え、表示用デー
タＲＡ　Ｍ　：６１からの又字巴など金表わす色情報デ
ータ等の表示データを出力１ｖＩＩ御する表示出力制御
回路である。Fig. 8 is a block diagram of a conventional screen display device. 131 is an address decoder that controls address decoding method 7; (6) is a display character ROM +7;
Character code data specified for arbitrary pattern data of 1.Display data RAM that is used to store display character R that stores pattern data of +71i character.
OM, l! ! I is display character ROM, 71
Shift register that converts the parallel data output output from 7 to real output %+91 Character 7 ont data Vc from td shift register (8), display data RAM: 61 to 7 character tomoe, etc. Color representing gold This is a display output control circuit that controls output 1vII of display data such as information data.

第４図ｒｉ第８図の点畿枠内ｄυの回路構威乞具体的に
示す回路図で図において、ｆず表示用データＲＡ　Ｍ　
１６１から述べると、　　（４ａ　）〜（４ｈ　）　＊
及び（４ａつ〜（４に１“）＃−１ｒ各々、ビットライ
ン対ｋｌｌｔする非反転ビットライン　（以下ビットラ
インと記す）、及び反転ビットライン　（以下ビットパ
ーラインと紀丁）で、このビットライン対には複数の記
憶素子（ｌａ）〜（１ｎ）が配クリされており、これら
の記憶素子（１ａ）〜（１ｎ）はデータの１き込み及び
読み出し可龜な逆並列接続の２つのインバータＩ！ｌ！
ｌ路から慎ｔｃ孕れている。（ｓａ）〜（ｇｎ）　１ｓ
ｔｓＥ億Ｘ子（ｌａ）〜（１ｎ）の−熾とビットライン
（４１Ｌ）〜（４ｎ）との関他端とビットバーライク（
４ａ’）〜（＋ｇ）との間に接続されたスイッチトラン
ジスタ、同様にｎ’ｓａ）〜（３ｎ）は読み出し用スイ
ッチトランジスｌ、（５ａ）〜（６ｎ）にＩＩＩ記スイ
ッチトランジスタ（２ａ）〜（２ｎ）のゲートにΦ続さ
れたワードライン、（８Δ）〜（８ｎ）はタイミングジ
ェネレータ（図示せず）ｉＣより絖み出しのタイきング
を１１１１ａしている読み出し制御信号％　（９ａ）〜
（９ｈ）は文字コードデータである。Figure 4 is a circuit diagram specifically showing the circuit structure of dυ within the dotted frame of Figure 8.
Starting from 161, (4a) to (4h) *
and (4a to (4 to 1") #-1r, respectively, a non-inverted bit line (hereinafter referred to as a bit line) and an inverted bit line (hereinafter referred to as a bit per line and a bit line) that correspond to a bit line, and this bit A plurality of memory elements (la) to (1n) are arranged in the line pair, and these memory elements (1a) to (1n) are connected in two anti-parallel connections that allow data to be loaded and read at once. Inverter I!l!
Shintc is pregnant from the road. (sa) ~ (gn) 1s
The connection between the -熾 of tsE billions (la) to (1n) and the bit lines (41L) to (4n) and the other end of the bit line (41L) to (4n)
4a') to (+g), similarly, n'sa) to (3n) are readout switch transistors l, and (5a) to (6n) are switch transistors III (2a) to The word line (8Δ) to (8n) is connected to the gate of (2n) in Φ, and the read control signal % (9a) to
(9h) is character code data.

次にアドレスデコーダ３１について述べると、（６ａ）
はアドレスバスで、このアドレスバス（６ａ）ｉ入力と
すると＠１のインバータＬ！ｌ！Ｉｌ＠ｉｆ１個とｍＥ
各もｌのインバータ回路の出力を入力とする第２のイン
バータ回路（［数１固とを入力とし、各々ＩＩ１．第２
の２つのインバータからなる複数のインバータ回ｗ！１
対の出力の少なくとも一万を入力に持ち、その入力はす
べて違ったアドレスの組合せとなる複数のＡＮＤ回路（
７ａ）〜（７ｎ）から構成されている。次に動作につい
て説明する。Next, regarding the address decoder 31, (6a)
is an address bus, and if this address bus (6a) is an input, the inverter L of @1 is input! l! 1 Il@if and mE
A second inverter circuit (with the output of the inverter circuit of II1 as input, respectively
Multiple inverter times consisting of two inverters w! 1
Multiple AND circuits (
It is composed of 7a) to (7n). Next, the operation will be explained.

第８図において、まず、所望の文字あるいはパターン表
示を行なうためのデータ及びアドレスｔ％入力制御回路
１１）を介して入力する。アドレスデコーダ）３）によ
りこの入力されたアドレスに従って％２ｆ示用データＲ
ＡＭ＋６１”アドレス指定する。この表示用データＲＡ
　Ｍ　＋６１は同一アドレス仝関上にＳなったアドレス
を割当てて配置されており、これにより前記入力された
データがデータ１ｆｌｌ　ＩＩＩ　Ｌ！！回路＋！Ｉ　
ｆ介して１表示用データＲＡＭ１Ｂ）の指定されたアド
レスバス誉き込まれる。データにζ文字コードデータな
どがｔ筐れる。In FIG. 8, first, data and address t% for displaying desired characters or patterns are inputted via the input control circuit 11). The address decoder) 3) determines the %2f indication data R according to this input address.
AM+61” address. This display data RA
M+61 is placed by assigning the address S on the same address relation, so that the input data becomes data 1fll III L! ! Circuit +! I
1 display data RAM 1B) is read into the designated address bus via f. The data includes ζ character code data and the like.

ここで、従来用データＲＡ　Ｍ　＋６１へのＷき込み動
作につ−て詳述する。Here, the W write operation to the conventional data RAM +61 will be described in detail.

いま、１１１Ｉｉｌｌｊｍ行Ｘｎ列の１ｉｉｉ［ｉｏ表
示’ｒｑえてみる。Now, look at 111Iilljm row Xn column 1iii[io display'rq.

柔４図に示す二うに、−面の１行分（ｎ文字）を表示す
るのに従来では、まずはじめにビットライン（４ａ）　
〜（４ｈ）及びビットラインＣ４つ〜（ａｈ’）に書き
込むデータ’ｉ−ｔ！ツトする。この時、ビットライン
（４５Ｌ）〜（４ｈ）とビットバーライン（４１ＬＩ）
〜（４ｈつには各々論理的に反転したデータをセットし
。As shown in Fig. 4, conventionally, to display one line (n characters) on the - side, first the bit line (4a) is displayed.
Data 'i-t!' to be written to ~(4h) and bit line C4~(ah'). to tsut. At this time, bit lines (45L) to (4h) and bit bar line (41LI)
~(Set logically inverted data in each of the 4h.

これと１司時にアドレスバス（６ａ）から予め割当てら
れたアドレスを又字本位毎に指定することにより、その
アドレスに河応する１つのワードラインを激択する。こ
こでは衣に、ワードライン（ＩＳａ）が岐択されたとす
ると、ワードライン（ｌｓａ）Ｈ状急となり、スイッチ
トランジスタ（ｇａ）ｔアクティブ（オン状ｇ）にし、
っま９、記憶素子がビットライン１４ａ）〜（４ｈ）＆
ヒピットバーライン（４′）〜（４ｈつと接続され、外
部よりセットした文字コードデータが記憶素子に書き込
まれ、１文字分の文字コードデータを記憶し保持する。At the same time, by specifying an address previously assigned from the address bus (6a) for each character, one word line corresponding to that address is selected. Here, if the word line (ISa) is selected, the word line (lsa) becomes H-state, and the switch transistor (ga) becomes active (on-state g).
9, the memory elements are on the bit lines 14a) to (4h) &
It is connected to the hippit bar lines (4') to (4h), and character code data set from the outside is written into the storage element, and character code data for one character is stored and held.

そして、データ書き込みが完了した後、タイミングジェ
ネレータ（図示せず）で読み出しのタイミングｆｔｆｉ
ｌ制御した読み出し酒す（？ａ　）ｉ’Ｈ“状急にする
ことにより、文字コードデータ（９ａ）倉絖み出す。After the data write is completed, a timing generator (not shown) sets the read timing ftfi.
Character code data (9a) is read out by controlling readout (?a)i'H''.

このようにして、各々アドレスの割当てられたｈ個の記
憶素子に文字率位毎に頓次アドレス指定して、データを
書き込みまたは読み出丁ことにより１行分（ｎ文字）の
文字コードデータをアクセスする・同様に上記の操作Ｉ
ｎ回繰返し行なうことでＩＩ！ｉｉ面分の文字コードデ
ータ金アクセスする。そして、表示用データＲＡ　Ｍ　
＋６１からアクセスされ次文字コードデータｆｔ表示用
キャラクタＲＯＭ　＋７１に与え、これに応答して表示
中キャラクタＲＯＭ　１７１からｉｇ応ｆる又字フォン
トデータが読み吊される。In this way, character code data for one line (n characters) can be stored by writing data to or reading data from h memory elements to which addresses are assigned at once for each character level. Access ・Similarly to the above operation I
II by repeating n times! Access character code data for page ii. And display data RAM
+61 is accessed and the next character code data ft is applied to the character ROM +71 for display, and in response, the font data corresponding to ig is read from the currently displayed character ROM 171.

この乙み出された文字フォントのデータにシフトレジス
タ（８）でパラレル形式からシリアル形式に変換される
。ｉＩｋ後に、シリアル形式の文字フォントデータを表
示出力制御回路（９）に与えることにより１画面上にｍ
行×ｎ列字分の所望の文字やパターンを表示させていた
。The extracted character font data is converted from parallel format to serial format using a shift register (8). After iIk, m is displayed on one screen by giving serial format character font data to the display output control circuit (9).
Desired characters and patterns for rows x n columns were displayed.

〔発明か解決しようとする課題〕[Invention or problem to be solved]

従来の画面表示装置は以上のように構成されていたので
１例えａ１行分の文字７オントデータを同一にする即ち
、表示用データＲＡＭに１行分の同一文字コードデータ
を軒き込壕せる場合には、各記憶素子のアドレス？逐次
アクセスし、１文字ずつ又字コードデータの６き込み動
作全行なわねばならず、このために１行分のブランク出
力などといった表示ではｃｐσ（中央漬算処理装［）の
−台数が多くなり、ソフトの負荷？与えるとともに、書
き込み時間を要するなどの問題ｑがあった◇ この発明は上記のような間組屯を解決するためになされ
たもので、ブランク出力とめった一面の１行かｔ岡−文
字及びパターンで表示する際、表示用データＲＡＭの記
憶素子に文字率位でデータｋｆき込むたけでなく、１行
率位で一括して同一文字データ七肥億素子に書き込むこ
とのできる記憶回路を有するｌ！！ｉ面表示装置を得る
こと金目的とする＠ 〔課題？解決するための手段〕 この発明に係る画面表示装置に、その購成回路の１つで
ある表示用データｕＡｍｋｌｌｌ＃している本来のアド
レスデコード機ｉｔ有した躬ｌのアドレスデコーダに７
１０えて、予めあるアドレスを指定すると画面１行分に
対応するビットライン対と記憶素子と１に４Ｉａｌさせ
ることもでさる＝ｊ１＋２のアドレスデコーダヲ備工、
かつこの第１及び処２のアドレスデコーダによるデコー
ド１８号の論理和金貸なうＯＲ回ｋＩｌｔを従来回路に
付加したものである。Since the conventional screen display device was configured as described above, for example, one line of character 7 ont data should be made the same, that is, one line of the same character code data should be embedded in the display data RAM. If so, the address of each storage element? It is necessary to access the data sequentially and perform all 6 input operations of the character code data one character at a time, and for this reason, the number of cpσ (central calculation processing units) increases when displaying blank output for one line. , Soft load? ◇ This invention was made in order to solve the above-mentioned problems, and it is possible to print blank output and rarely display one line on one page with letters and patterns. When doing so, the display data RAM has a memory circuit that can not only write data kf in character units to the memory element, but also write the same character data in batches in one line unit to the 7 cells. ! The goal is to obtain an i-screen display device @ [Problem? Means for Solving the Problem] The screen display device according to the present invention has an original address decoding device that carries display data uAmkllll# which is one of its purchasing circuits.
10 Additionally, if a certain address is specified in advance, it is possible to set 4Ial to the bit line pair and memory element 1 corresponding to one line of the screen.Equipped with an address decoder of = j1 + 2,
In addition, an OR circuit kIlt, which is the logical sum of decode No. 18 by the first and second address decoders, is added to the conventional circuit.

〔作用〕[Effect]

この発明におけるｌＩ！１Ｉｉｌｆｉ表示装童は、従来
用いられてさた本来ｌ】デコード−蛾を有したもｌのア
ドレスデコーダの他１Ｃｆｉ２のアドレスデコーダ？用
いて、莞１及び鳩２の６々のアドレスデコーダの出力ｆ
！　’ｊ　’ｋ　ｍ理和（ＯＲ処理）することにより１
文字率位毎に対応するビットラインと記憶素子のみでな
く１行本位毎に朽応するビットライン対と記憶素子とを
導通させることで表示用データＲＡＭにデータを一括憂
き込みし１行分の−」−文字を表示できることを可能に
する。lI in this invention! The 1Iilfi display device has the address decoder of the 1Cfi2 as well as the address decoder of the 1Iilfi display device, which was originally used in the past. Using the output f of the six address decoders of Kan 1 and Pigeon 2,
! 'j 'k m By performing the sum (OR processing), 1
By connecting not only the bit line and memory element corresponding to each character level but also the corresponding bit line pair and memory element for each line, data can be stored all at once into the display data RAM. −” − Enables characters to be displayed.

〔実施例〕〔Example〕

以下、この発明の一実施例を図について説明する。 An embodiment of the present invention will be described below with reference to the drawings.

＠１図にこの発明の一実施例である画面表示装置のブロ
ック図、第３図を１第１図の点線枠内側の回路鴎改を示
す回路図である。Figure 1 is a block diagram of a screen display device according to an embodiment of the present invention, and Figure 3 is a circuit diagram showing the circuit inside the dotted line frame in Figure 1.

第１図及び第８図において、図中同一符号に６々前記第
８図及び第４図さｊ司−又に相当部分を示しており、＋
４１ｉｊアドレスバス１６）からのアドレス１ざ号によ
り、ワードラインｒｌｌａ）〜（Ｉ　Ｉｎ）を介して、
スイッチトランジスタ（２ａ）〜（２ｎ）　ｋオン、オ
フ制（２）する懺能を有し、ここではある特定のアドレ
スを受けて面画の１行分に相当するスイッチトランジス
タ（ｆａ）〜（２ｎ）を導通させるようワードライン出
力ヲ利御するワードライン制［有］手段を有するアドレ
スデコーダでる。このアドレスデコーダ１４１は嘱８図
で示すように、従来用いられてさた粥１のアドレスデコ
ーダ・３）と同様の回路構成で、アドレスの割当て４地
が異なっている。１６１はａ区回路叩ちＯＲ回路（１０
八〜（１０ｎ）で、第ｌアドレスデコーダ（３）と第２
アドレスデコーダ＋４１の各デコード信号金合威してい
る。In FIG. 1 and FIG. 8, the same reference numerals indicate corresponding parts in FIG. 8 and FIG.
41ij address bus 16) via word lines rlla) to (I In).
Switch transistors (2a) to (2n) have the ability to turn on and turn off (2), and here, in response to a certain address, the switch transistors (fa) to (2n) corresponding to one line of the screen ) is an address decoder having word line control means for controlling the word line output to conduct. As shown in FIG. 8, this address decoder 141 has a circuit configuration similar to that of the address decoder 3) of the conventionally used rice porridge 1, but differs in four address assignment locations. 161 is the a section circuit beating OR circuit (10
8 to (10n), the l-th address decoder (3) and the second address decoder (3)
Each decode signal of the address decoder +41 is output.

次に動作につめて説明する。Next, the operation will be explained.

初めＩＣ第１図において、所望の文字あるいはパターン
表示を行なうためのデータ、及びアドレスを入力、ｔ＋
＋＠回路、１１を介して入力する０久に、アドレスに従
って画面に表示したい文字のコードデータ？表示用デー
タＲＡ　Ｍ　ｌ＆＋に６き込むのだが、い筐、ある画面
の１行分だけ同一文字で麦示したい場ａｆｔ考えてみる
。従来のものでは１文字ごとにアドレスを相定して１表
示用データＲＡ　Ｍ　＋６１に表示したい文字のコーＦ
を書き込んでいたが、不実ｊｉＩ例ではめる特定した１
つのアドレスを所定ずれは、１行分筐とめて一括してコ
ードデニタを書き込めるようにした。そこで、この４ｉ
さ込み動作について詳述する。First, input the data and address for displaying desired characters or patterns on the IC diagram 1, press t+
+@Circuit, code data of the character you want to display on the screen according to the address in 0ku input via 11? 6 are written into the display data RAM l&+, but let's think about a case where you want to display one line of a certain screen using the same character. In the conventional method, an address is assigned for each character and the code F of the character to be displayed is assigned to one display data RAM +61.
1, but I specified it in a false example.
A predetermined shift in two addresses is stopped by one line so that the code deni- tor can be written all at once. Therefore, this 4i
The insertion operation will be explained in detail.

＠８図に示すようにまず、ピットライン（４ａ）〜（４
ｈ）及びピットバーライン（４ａ’）〜（＊ｈ’）にデ
ータ利ｍ回路１２）を介して優られる書き込みデータを
セットする。この時、ピットライン（４ａ）〜（４ｈ）
とピットバーライン（４ａ’）（４ｎつに゛は薔々−理
ＥＲ］に反転したデータＩＪＨ−ｔ！ツトし、これと同
時に、アドレスバス（６ａ）から予め割当てられたアド
レスをも２のアドレスデコーダ（４）を介して指定する
と、＠面１行分に相当するピットライン対と記ｄｌ素子
とを４通させることのできるデコード制御信号を発生さ
せ、爽にこの信号をＯＲ回路（１０１Ｌ）〜（ｊＯｎ）
で論理和処理すると、ワードライン（１１ａ）〜（ｌｌ
ｎ）’（’　Ｈ“状態にし、スイッチトランジスｐ　（
＋ａ）〜（ｇｎ）ｔ　７クテイプｃオン）状ａにする。@As shown in Figure 8, first, pit lines (4a) to (4)
h) and pit bar lines (4a') to (*h') are set with the selected write data via the data utilization circuit 12). At this time, pit line (4a) to (4h)
and the inverted data IJH-t! to the pit bar line (4a') (4n is rose-ER), and at the same time, the address previously assigned from the address bus (6a) is also transferred to the 2nd address. When specified via the address decoder (4), a decode control signal is generated that allows four pit line pairs corresponding to one row of the @ side to pass through the recording dl element, and this signal is sent to the OR circuit (101L). )〜(jOn)
When performing logical sum processing, the word lines (11a) to (ll
n)'('H" state, switch transistor p (
+a)~(gn)t 7 Cuttape c on) Make the state a.

つまり、記憶素子がビットライン対（４ａ）〜（４ｈ）
及びピットバーライン対（＋ａ）Ｈｍｍ　’）と接続さ
ｎ。In other words, the storage elements are bit line pairs (4a) to (4h)
and pit bar line pair (+a)Hmm') connected to n.

データ利−回路１！１よリセットしたデータが記憶素子
に書き込まれて、−面１行分の文字コードデータを記憶
し保持することになる口 ここで１文字毎にデータ１に表示用データＲＡＭ１６）
に薔き込みたい場合は、′＠ｌのアドレスデコード・３
１を坩いて同様の操作により行なうことができかつ、こ
の０ａ回路（１０ａ）〜（１０ｎ）　にＬす、アドレス
の？１ｉ定の仕方で文字毎ｌ（あるいは行毎に、データ
書き込みの使い分は全可能にしている。Data utilization circuit 1! The data reset by 1 is written into the memory element, and character code data for one line on the - side is stored and held. )
If you want to add a rose to the address decode of '@l, 3
1 can be carried out by the same operation, and the address ? It is possible to write data for each character (or for each line) in a fixed manner.

・そしてデータ書き込みが光子した恢、タイミングジェ
ネレータ（図示せず）で絖み出しｆ１１号（ｓａ）２（
ｌｌｎ）を誤訳“Ｈ“状態にすることにより、文字コー
ドデータ（９ａ）〜（９ｎ）を読み出す。このようにし
て１表示用データＲＡ　Ｍ　１６１からアクセスされた
【字コードデータを表示用キャラクタＲＯＭ＋７１ｉＣ
与えることで、これｌ／ｃ応答して１表示用キャラクタ
ＲＯＭ　１７１から対応する文字フォントデータが読み
出される。この絖み出された文字フォントデータはシフ
トレジスタ（８）により、パラレル形式からシリアル形
式に変換される。・Then, when the data is written in photons, the timing generator (not shown) is used to start the start f11 (sa) 2 (
Character code data (9a) to (9n) are read by setting the mistranslation "H" state to character code data (9a) to (9n). In this way, the character code data accessed from the display data RAM 161 is transferred to the display character ROM+71iC.
In response to this l/c, the corresponding character font data is read from the 1 display character ROM 171. The extracted character font data is converted from parallel format to serial format by a shift register (8).

最後にシリアル形式の文字フォントデータを表示出力制
御回路（９）に与えることにより、−面上Ｋ１行分同−
の文字あるいはパターン１に表示させることができる。Finally, by giving serial format character font data to the display output control circuit (9),
can be displayed in the characters or pattern 1.

これは−面の１行分に限らず、アドレスデコーダのデコ
ードの仕方でＩＪｉＩｉＩ１１ｏ全体同一文字を表示す
ることもできる。This is not limited to one line on the - side, but it is also possible to display the same character throughout IJiIiI11o depending on the decoding method of the address decoder.

〔発明の効果〕〔Effect of the invention〕

以上のようにこの発明ｖｃ工れｄｔ杢米のアドレスデコ
ード機能を有するｉｌのアドレスデコーダにカロえて、
各行単位　に対応するビットライン対と記憶素子と＋４
４させることｔ可能にした処２のアドレスデコーダをＷ
えかつ前記第１及びも２のアドレスデコーダの各デコー
ド信号を合成するように構成したので、促来同−文半１
に：表示する場合に１文字ずつアドレス指定し表示用デ
ータＲＡＭＫデータ倉書き込んでい之のが、１行毎１と
めて一括して表示用データＲＡＭにデータを薔き込み表
示を行なえ、壷き込み時間の短Ｓｔ図るとともに、ＣＰ
Ｕ（中央演算処理装置ｔ）の命合数を抑えソフトの負荷
を軽減できるという効果がある。As mentioned above, this invention has been added to the IL address decoder having the address decoding function of VC and DT heather,
Bit line pairs and storage elements corresponding to each row
The address decoder of 2 is W
Since the decoded signals of the first and second address decoders are combined,
To: When displaying, it is better to address each character one by one and write the data into the display data RAMK, but instead of writing the data into the display data RAM at once for each line and displaying it. In addition to shortening the loading time, the CP
This has the effect of reducing the number of hits on U (central processing unit t) and reducing the software load.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図はこの発明の一実施例である画面表示装置のブロ
ック図、第８図に第１図の点線枠内Ｕαの１！！回路＃
成金示す回路図、第８図は従来の画面表示装置のブロッ
ク囚、第壱図に第８図の点線枠内１υの回路構成−を示
す回路図である。 １ｉを−一人力Ｉ１１＃回路、Ｉ！１−−−データ制御
回路、　＋１１−一一第１アドレスデコーダ、　１４１
−−−も２アドレスデコーダ、　１６＋　−−一合区回
路、　＋６１−−一衰示用データＲＡ　Ｍ　、ｔ？ｌ−
−一表示由キャラクタＲＯＭ、１８１−−−シフトレジ
スタ、　１９１．−−一表示出力制＠回路。 なお、図中、同一符号に同一、又は柑当部分ｒ示す。FIG. 1 is a block diagram of a screen display device according to an embodiment of the present invention, and FIG. 8 shows 1! of Uα within the dotted line frame in FIG. ! circuit#
FIG. 8 is a block diagram of a conventional screen display device, and FIG. 1 is a circuit diagram showing the circuit configuration of 1υ within the dotted line frame in FIG. 1i - single power I11# circuit, I! 1---data control circuit, +11-11 first address decoder, 141
--- Also 2 address decoder, 16+ -- Combined circuit, +61 -- Data RAM for single decay indication, t? l-
- Single display character ROM, 181 --- Shift register, 191. --One display output system @circuit. In addition, in the drawings, the same reference numerals indicate the same or corresponding parts r.

Claims (1)

【特許請求の範囲】[Claims] 画面に複数個の同一キャラクタを表示する画面表示装置
において、その表示装置の構成回路の１つである表示用
１次記憶回路と、前記１次記憶回路のアドレスを制御す
るアドレスデコーダは１つの文字データをあるアドレス
領域を指定して前記１次記憶回路に１文字ずつ書き込み
制御できる第１のアドレスデコーダと、かつ１つの文字
データをあるアドレス領域を指定して前記１次記憶回路
に複数文字分一括して書き込み制御できる第２のアドレ
スデコーダのアドレスデコード信号を合成回路にて論理
和することによつて、画面に表示する文字データを前記
１次記憶回路の記憶素子へ一括書き込みを可能にして複
数の同一キャラクタを表示できることを特徴とする画面
表示装置。In a screen display device that displays a plurality of the same characters on the screen, a display primary memory circuit, which is one of the constituent circuits of the display device, and an address decoder that controls the address of the primary memory circuit are configured to display one character. a first address decoder capable of controlling data to be written one character at a time into the primary storage circuit by specifying a certain address area, and one character data for a plurality of characters by specifying a certain address area into the primary storage circuit; By ORing the address decoded signals of the second address decoder, which can control writing at once, in a synthesis circuit, character data to be displayed on the screen can be written at once to the storage elements of the primary storage circuit. A screen display device characterized by being capable of displaying a plurality of the same characters.