JPH04207225A - Cmos buffer circuit - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は最終段インバータのオン側ＭＯＳトランジス
タのスイッチングタイミングを遅延させ、電源側に接続
するＭＯＳトランジスタとＧＮＤ側に接続するＭＯＳト
ランジスタが同時にオン状態となることを防止したＣ
Ｍ ＯＳバッファ回路に関するものである。[Detailed Description of the Invention] [Field of Industrial Application] This invention delays the switching timing of the on-side MOS transistor of the final stage inverter, so that the MOS transistor connected to the power supply side and the MOS transistor connected to the GND side are turned on at the same time. C that prevented the situation from occurring.
This relates to an MOS buffer circuit.
第４図は従来のＣＭＯＳバッファ回路の回路図、第５図
は第４図の回路動作を説明するだめの入出力伝達特性曲
線図である。FIG. 4 is a circuit diagram of a conventional CMOS buffer circuit, and FIG. 5 is an input/output transfer characteristic curve diagram for explaining the circuit operation of FIG. 4.
第４図において、（３１）および（３２）は入力段イン
バータを構成するＰ型ＭＯＳトランジスタ（以下ＭＯ３
Ｔ、と呼））オヨびＮ型ＭＯＳＴ１、（３３）および（
３４）は出力段インバータを構成するＰ型ＭＯ３Ｔ、お
よびＮ型ＭＯ８Ｔ、である。また第５図中、ＶＴＨＰ
オヨヒＶＴ、Ｎ ハＰ型ＭＯｓＴ、（３１）およびＮ型
Ｍ ＯＳ Ｔ 、（３２’）のしきい値電圧を示す。In FIG. 4, (31) and (32) are P-type MOS transistors (hereinafter MO3) constituting the input stage inverter.
T,)) Oyobi N-type MOST1, (33) and (
34) are a P-type MO3T and an N-type MO8T that constitute an output stage inverter. Also, in Figure 5, VTHP
The threshold voltages of Oyohi VT, N ha P-type MOsT, (31) and N-type MOST, (32') are shown.
次に動作について説明する。いま、出力段インバータの
入力（Ｖい）か“Ｈ”レベルから“Ｌ“レベルに変わっ
た場合を考える。出力段インｌ＼−タの人出力伝達特性
は第５図に示すように、入力信号（Ｖ、、）のレベルか
Ｖ ｃｃからＶ−ｃｃ ＩＶＴ−Ｐ ｌへ下がると
、出力段インバータを構成するＰ型ＭＯＳ Ｔ 、（３
３）かオンする。この時、Ｎ型ＭＯ３Ｔ、（３４）もオ
ン状態にあるため電源からＧＮＤへ貫通電流か流れ、電
源電流は第５図中のＩ。Ｃのようになる。入力信号（Ｖ
、、）のレベルか更にＶ ＴＨＮまて下がると、Ｎ型Ｍ
ＯＳ Ｔ 、（３４）かオフ状態となり貫通電流か遮
断される。Next, the operation will be explained. Now, consider a case where the input (V) of the output stage inverter changes from "H" level to "L" level. The output transfer characteristic of the output stage inverter is shown in Figure 5. When the level of the input signal (V, , ) drops from Vcc to Vcc IVT-Pl, the output stage inverter is configured. P-type MOS T, (3
3) Turn on. At this time, since the N-type MO3T (34) is also in the on state, a through current flows from the power supply to GND, and the power supply current is I in FIG. It will look like C. Input signal (V
,,) further decreases to V THN, the N-type M
OS T (34) is turned off and the through current is cut off.
次に、出力段インバータの入力（Ｖ、Ｎ）か“Ｌ”レベ
ルから“Ｈ”レベルヘ変わった場合を考える。Next, consider the case where the input (V, N) of the output stage inverter changes from the "L" level to the "H" level.
入力信号（Ｖ、Ｎ）レベルかＶ ＴＨＮを越えるとＮ型
Ｍ ＯＳ Ｔ 、（５４）かオンし、既にオン状態にあ
るＰ型Ｍ ＯＳ Ｔ 、（３３）を通して、電源−ＧＮ
Ｄ間に貫通電流か流れる。人力信号（Ｖ’ｓ）レベルか
更に上昇し、Ｖｃｃ−Ｉ Ｖ、、＋Ｐ ＋を越えると、
Ｐ型Ｍ０ＳＴ、かオフし、電流を流れなくする。When the input signal (V, N) level exceeds VTHN, the N-type MOST, (54) turns on, and the power supply -GN is connected through the P-type MOST, (33) which is already in the on state.
A through current flows between D. When the human power signal (V's) level increases further and exceeds Vcc-IV,,+P+,
P-type M0ST is turned off and no current flows.
従来のＣＭＯＳバッファ回路は以上のように構成されて
いたので、入力信号レベルか変化する過程でとうしても
貫通電流か流れる瞬間か発生してしまい、電力消費の要
因がまた残されており、またこの貫通電流に起因するノ
イズの発生か、このＣＭＯＳバッファ回路を含む半導体
装置に悪影響を及はすという問題点を有していた。Conventional CMOS buffer circuits were configured as described above, but in the process of changing the input signal level, a shoot-through current inevitably occurs at the moment of flow, which is another factor in power consumption. Further, there is a problem in that the generation of noise due to this through current has an adverse effect on a semiconductor device including this CMOS buffer circuit.
この発明は上記のような問題点を解消するためになされ
たもので、ＣＭ ＯＳバッファ回路を構成するＣＭＯＳ
インバータにおいて、入力信号か変化する過程で、常に
電源−ＧＮＤ間に直流パスか発生しない、あるいは直流
電流バスの発生を低（押えることのできるＣＭＯＳバッ
ファ回路を得ることを目的とする。This invention was made to solve the above-mentioned problems.
An object of the present invention is to obtain a CMOS buffer circuit that can always prevent the generation of a DC path between a power supply and GND, or suppress the generation of a DC current bus, in the process of changing an input signal in an inverter.
この発明に係るＣＭＯＳバッファ回路は、ある１つのＣ
ＭＯＳインバータを構成するＰ型ＭＯ３Ｔ、とＮ型ＭＯ
８Ｔ、のそれぞれのドレイン間に負荷回路を設置し、そ
の負荷回路の両端をＣＭＯＳインバータの２つの出力と
し、その２つの出力を次段のＣＭＯＳインバータを構成
するＰ型ＭＯ３Ｔ、およびＮ型ＭＯ３Ｔ、のそれぞれの
ゲートに入力したものである。The CMOS buffer circuit according to the present invention has a certain CMOS buffer circuit.
P-type MO3T and N-type MO that constitute a MOS inverter
A load circuit is installed between the drains of each of the 8T, and both ends of the load circuit are used as two outputs of a CMOS inverter, and the two outputs are used as the P-type MO3T and N-type MO3T, which constitute the next stage CMOS inverter. are input to each gate.
この発明におけるＣＭＯＳバッファ回路は、負荷回路を
有するＣＭＯＳインバータにより、タイミングがずれた
２つの出力信号か得られ、その２つの出力信号の内タイ
ミングの遅い信号を用いて次段インバータのオン状態へ
変化するＭＯ３Ｔ、を制御するようにし、そのため次段
インバータを形成するＰ型ＭＯ８Ｔ、とＮ型ＭＯ３Ｔ、
が同時にオン状態となることか避けられるか、あるいは
同時にオフ状態となる期間が短縮され、電源−ＧＮＤ間
を流れる貫通電流が低減される。In the CMOS buffer circuit of the present invention, two output signals with different timings are obtained by a CMOS inverter having a load circuit, and the signal with the slower timing of the two output signals is used to change the next stage inverter to the on state. Therefore, the P-type MO8T and N-type MO3T, which form the next stage inverter, are controlled.
It is possible to avoid simultaneous on-states, or to shorten the period of simultaneous off-states, thereby reducing the through current flowing between the power supply and GND.
以下、この発明の一実施例を図について説明する。第１
図はこの発明の一実施例であるＣＭＯＳバッファ回路の
回路図、第２図は第１図の回路動作を説明するだめの入
出力伝達特性曲線図である。An embodiment of the present invention will be described below with reference to the drawings. 1st
FIG. 2 is a circuit diagram of a CMOS buffer circuit according to an embodiment of the present invention, and FIG. 2 is an input/output transfer characteristic curve diagram for explaining the circuit operation of FIG. 1.
第１図において、（１）および（２）はＣＭＯＳインバ
ータを構成するＰ型ＭＯ３Ｔ、およびＮ型ＭＯ３Ｔ 、
、（３）は一方の端子をＴ、（１）のドレインに、他
方をＴ 、 （２）のドレインに接続した負荷回路であ
る。In FIG. 1, (1) and (2) are P-type MO3T and N-type MO3T that constitute a CMOS inverter,
, (3) is a load circuit in which one terminal is connected to the drain of T, (1) and the other terminal is connected to the drain of T, (2).
（４）はＴ 、 （１）のドレインをケートに接続した
Ｐ型ＭＯ３Ｔ、、（５）はＴ、（２１のドレインをゲー
トに接続したＮ型ＭＯ３Ｔ、である。ここてＴ、（１）
および（２）そして負荷回路（３）から構成されるＣＭ
ＯＳインバータを１．．１とし、Ｔｉ４）および（５）
で構成されるＣＭＯＳインバータを１．、ｖ２とする。(4) is T, a P-type MO3T with the drain of (1) connected to the gate, and (5) is T, an N-type MO3T with the drain of (21) connected to the gate. Here, T, (1)
CM consisting of (2) and load circuit (3)
OS inverter 1. ．． 1, Ti4) and (5)
A CMOS inverter consisting of 1. , v2.
また、第２図中、ＶＴＨＰはＰ型ＭＯＳＴ、（４）のし
きい値電圧、ｖＴ□はＮ型ＭＯＳＴ１５１のしきい値電
圧である。Further, in FIG. 2, VTHP is the threshold voltage of the P-type MOST (4), and vT□ is the threshold voltage of the N-type MOST 151.
いま、入力信号（■１Ｎ）か“Ｌ“レベルから“Ｈ”レ
ベルへ変化した場合を考える。この時、Ｐ型ＭＯ３Ｔｒ
（１）かオフ、Ｎ型ＭＯＳＴｉ２）かオンし、出力（ｖ
ｌ）および（Ｖ２）に接続するノード（Ｎｌ）および（
Ｎ２）の電荷がＧＮＤへ引き抜かれるが、ノード（Ｎｌ
）の電荷は負荷回路（３）を通して第３図のように引き
抜かれるため、ノード（Ｎ２）ての電荷の引蕗抜きより
も時間を要する。その結果、出力（Ｖｌ）および（Ｖ２
）の入力信号（ＶＩＮ）に対するそれぞれの入出力伝達
特性は第２図のようになり、同一レベルの入力信号（Ｖ
、Ｎ）に対して出力（Ｖ、）のレベルか出力（Ｖ２）
のレベルよりも常に低くなる。次段のインバータ（１，
２’）のＰ型ＭＯ３Ｔ、（４）のゲートは（Ｖ、）に、
Ｎ型Ｍ ＯＳ Ｔ 、 （５）のゲートは（Ｖ２）にそ
れぞれ接続されているため、Ｐ型ＭＯ３Ｔ１４）かオン
状態へ変化するのは、第２図中のａ点であり、Ｎ型ＭＯ
３Ｔｉ５）かオフ状態へ変化するのはｂ点となり、オン
状態へ変化するＴ、側の入力信号か°遅延される。これ
により、Ｐ型ＭＯ８Ｔ、（４）とＮ型ＭＯ３Ｔｒ（５１
か同時にオン状態となる期間が短くなり、電源−ＧＮＤ
間を流れる貫通電流が低く押えられる。更に、第２図中
のａ点。Now, consider the case where the input signal (1N) changes from the "L" level to the "H" level. At this time, P-type MO3Tr
(1) is off, N-type MOSTi2) is on, and the output (v
Nodes (Nl) and (V2) connected to
The charge at the node (N2) is pulled out to GND, but the charge at the node (Nl
) is extracted through the load circuit (3) as shown in FIG. 3, so it takes longer than the extraction of the charges at the node (N2). As a result, the output (Vl) and (V2
) with respect to the input signal (VIN) is shown in Figure 2.
, N), the level of the output (V, ) or the output (V2)
is always lower than the level of Next stage inverter (1,
2') P-type MO3T, (4) gate is (V, ),
Since the gates of the N-type MOST (5) are each connected to (V2), the P-type MO3T14) changes to the on state at point a in Figure 2, and the N-type MO
3Ti5) changes to the off state at point b, and the input signal on the side T, which changes to the on state, is delayed. As a result, P-type MO8T, (4) and N-type MO3Tr (51
At the same time, the on-state period is shortened, and the power supply - GND
The through current flowing between the two can be suppressed to a low level. Furthermore, point a in FIG.
ｂ点か同一の入力信号（Ｖい）レベル上に存在するか、
あるいはａ点の方がｂ点よりも高い入力信号（Ｖ、、）
レベルに位置していれば、Ｐ型ＭＯ３Ｔ１４）とＮ型Ｌ
ｉ０３Ｔ、＋５）か同時にオン状態となることはなくな
り、貫通電流の発生を完全に無ζすことかできる。Does point b exist on the same input signal (V) level?
Or, the input signal (V,,) at point a is higher than at point b.
If it is located at the level, P type MO3T14) and N type L
i03T, +5) are no longer turned on at the same time, and the generation of through current can be completely eliminated.
また、入力信号（Ｖｌ、）か“Ｈ”から“Ｌ”へ変化し
た場合インバータｉ’、ｖ１）の２つの出力は“Ｌ”か
ら“Ｈ”へ立ち上がるか、この時ノート（Ｎ２）への電
荷の蓄積か負荷Ｔ、を通してなされるため、出力（Ｖｌ
）よりも出力（■２）の立ち上がりの方か遅れる。これ
により、次段のインバータ（１、，２）でオフ状態から
オン状態へ変−わるＮ型ＭＯ３Ｔ、のゲート入力か、オ
ン状態からオフ状態へと変わるＰ型ＭＯ３Ｔ、のケート
入力よりも遅れ、その結果貫通電流の低減となる。Also, when the input signal (Vl, ) changes from "H" to "L", the two outputs of inverter i', v1) rise from "L" to "H", or at this time, the output to the note (N2) Since the charge accumulation is done through the load T, the output (Vl
) The rise of the output (■2) is delayed. As a result, the gate input of the N-type MO3T, which changes from the off state to the on state in the next stage inverter (1, 2), or the gate input of the P-type MO3T, which changes from the on state to the off state, is delayed. , resulting in a reduction in through current.
以上にようにこの発明によれば、ＣＭＯＳインバータを
構成するＰ型ＭＯ３Ｔ、とＮ型ＭＯ３Ｔ、の間に負荷回
路を設けたので、同相でかつ信号変化のタイミングをず
らした２つの出力を得るようにするとともに、その２つ
の出力信号の内タイミングの遅い信号を次段インバータ
のオフからオンへ変化する側のＭＯ３Ｔ、へ、他方をオ
ンからオフへ変化するＭＯ３Ｔ、へそれぞれ入力するよ
うにしたので、次段インバータを構成するＭＯ３Ｔ７か
同時にオン状態となる期間を短縮あるいは無くすことか
でき、電源−ＧＮＤ間に流れる電流が低減されるという
効果かある。As described above, according to the present invention, since a load circuit is provided between the P-type MO3T and the N-type MO3T that constitute the CMOS inverter, two outputs that are in the same phase and whose signal change timings are shifted are obtained. At the same time, the signal with the slower timing of the two output signals is input to the MO3T on the side that changes from OFF to ON of the next stage inverter, and the other to the MO3T that changes from ON to OFF. It is possible to shorten or eliminate the period during which MO3T7 constituting the next-stage inverter is simultaneously in the on state, which has the effect of reducing the current flowing between the power supply and GND.
第１図はこの発明の一実施例であるＣＭＯＳノくッファ
回路の回路図、第２図は第１図の回路動作を説明する入
出力伝達特性曲線図、第３図は第１図の負荷回路（３）
の説明図、第４図は従来のＣＭＯＳバッファ回路の回路
図、第５図は第４図の回路動作を説明するための入出力
伝達特性曲線図である。
図において、＋１１． （２＋は第１のインバータ（Ｉ
Ｉｌｖｌ）を構成するＰ型ＭＯ３Ｔ、およびＮ型ＭＯ３
Ｔ 、 、（３１は負荷回路、（４）、 （５）は第２
のインバータ（Ｉ ｆｉ、２ ）を構成するＰ型ＭＯ３
Ｔ、およびＮ型ＭＯ３Ｔ、を示す。
なお、図中、同一符号は同一、または相当部分を示す。Figure 1 is a circuit diagram of a CMOS buffer circuit which is an embodiment of the present invention, Figure 2 is an input/output transfer characteristic curve diagram explaining the circuit operation of Figure 1, and Figure 3 is the load of Figure 1. Circuit (3)
4 is a circuit diagram of a conventional CMOS buffer circuit, and FIG. 5 is an input/output transfer characteristic curve diagram for explaining the circuit operation of FIG. 4. In the figure, +11. (2+ is the first inverter (I
P-type MO3T and N-type MO3 constituting Ilvl)
T, , (31 is the load circuit, (4), (5) is the second
P-type MO3 constituting the inverter (I fi,2 )
T, and N-type MO3T. In addition, in the figures, the same reference numerals indicate the same or equivalent parts.
Claims (1)
、ソースをＧＮＤ側に接続した第２のＭＯＳトランジス
タと、前記第１のＭＯＳトランジスタのドレインと前記
第２のＭＯＳトランジスタのドレインとが結ばれるよう
に接続された負荷回路とから成り、入力信号を前記第１
のＭＯＳトランジスタのゲートおよび前記第２のＭＯＳ
トランジスタのゲートに接続し、前記第１のＭＯＳトラ
ンジスタのドレインを第１の出力、前記第２のＭＯＳト
ランジスタのドレインを第２の出力とするインバータと
、前記第１の出力をゲートに入力し、ソースを電源側に
接続した第３のＭＯＳトランジスタと、前記第２の出力
をゲートに入力し、ソースをＧＮＤ側に接続した第４の
ＭＯＳトランジスタとから成り、前記第３のＭＯＳトラ
ンジスタのドレインと前記第４のＭＯＳトランジスタの
ドレインを出力端子に接続したインバータから構成され
たことを特徴とするＣＭＯＳバッファ回路。A first MOS transistor whose source is connected to the power supply side, a second MOS transistor whose source is connected to the GND side, and the drain of the first MOS transistor and the drain of the second MOS transistor are connected. and a load circuit connected to the first
the gate of the MOS transistor and the second MOS
an inverter connected to the gate of the transistor, having the drain of the first MOS transistor as a first output and the drain of the second MOS transistor as a second output; and inputting the first output to the gate; It consists of a third MOS transistor whose source is connected to the power supply side, and a fourth MOS transistor whose gate receives the second output and whose source is connected to the GND side. A CMOS buffer circuit comprising an inverter in which the drain of the fourth MOS transistor is connected to an output terminal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2335389A JPH04207225A (en) | 1990-11-28 | 1990-11-28 | Cmos buffer circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2335389A JPH04207225A (en) | 1990-11-28 | 1990-11-28 | Cmos buffer circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04207225A true JPH04207225A (en) | 1992-07-29 |
Family
ID=18287997
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2335389A Pending JPH04207225A (en) | 1990-11-28 | 1990-11-28 | Cmos buffer circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04207225A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5670899A (en) * | 1994-11-21 | 1997-09-23 | Yamaha Corporation | Logic circuit controlled by a plurality of clock signals |
| US6046607A (en) * | 1994-11-21 | 2000-04-04 | Yamaha Corporation | Logic circuit controlled by a plurality of clock signals |
-
1990
- 1990-11-28 JP JP2335389A patent/JPH04207225A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5670899A (en) * | 1994-11-21 | 1997-09-23 | Yamaha Corporation | Logic circuit controlled by a plurality of clock signals |
| US6046607A (en) * | 1994-11-21 | 2000-04-04 | Yamaha Corporation | Logic circuit controlled by a plurality of clock signals |
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