JPH04207211A - Integrated circuit - Google Patents
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Abstract
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、１つの半導体チップ上に、中央処理装置（Ｃ
ｅｎｔｒａｌ Ｐｒｏｃｃｅｓｓｉｎｇ Ｕｎｉｔ ；
以下、ＣＰＵとも略称する）、読出し専用メモリ（Ｒｅ
ａｄ ＯｎｌｙＭｅｍｏｒｙ ；以下、ＲＯＭとも略称
する）などマイクロコンピュータを構成する回路のほか
に演算増幅器（０ｐｅｒａｔｉｏｎａｌ＾ｍｐｌｉｆｉ
ｅｒ；以下１．ＯＰアンプとも略称する）を形成した集
積回路に関する。DETAILED DESCRIPTION OF THE INVENTION Field of Industrial Application The present invention provides a central processing unit (CPU) on one semiconductor chip.
internal processing unit;
(hereinafter also abbreviated as CPU), read-only memory (Re
In addition to the circuits that make up a microcomputer, such as ad OnlyMemory (hereinafter also abbreviated as ROM), there are also operational amplifiers (operational amplifiers).
er; Below 1. The present invention relates to an integrated circuit that forms an OP amplifier (also abbreviated as an OP amplifier).
従来の技術
近年、１つの半導体チップ上にマイクロコンピュータを
構成したいわゆる１チツプマイコンに、ｏＰアンプなど
のアナログ回路を内蔵させた構成の集積回路が開発され
るようになってきた。BACKGROUND OF THE INVENTION In recent years, integrated circuits have been developed in which analog circuits such as an OP amplifier are built into a so-called one-chip microcomputer, which is a microcomputer formed on one semiconductor chip.
発明が解決しようとする課題
ところで、上述した１チツプマイコンは不特定の回路の
制御に使用することを前提とした集積回路であるため、
これにｏＰアンプを内蔵させた構成の場合には、この１
チツプマイコンによって制御する回路が異なる毎に、Ｏ
Ｐアンプに要求される特性はそれぞれ異なってくる。Problems to be Solved by the Invention By the way, since the one-chip microcontroller mentioned above is an integrated circuit that is intended to be used to control unspecified circuits,
In the case of a configuration with a built-in OP amplifier, this 1
Each time the circuit controlled by the chip microcomputer is different, O
The characteristics required of each P amplifier differ.
しかし、ＯＰアンプを内蔵した従来の１チ・ンプマイコ
ンでは、そのＯＰアンプを駆動するためのバイアス電圧
を一定の値に固定していたために、この１チツプマイコ
ンで制御される外部の付加回路の種類によっては、○Ｐ
アンプの出力電流が不足してしまっ々す、必要以上の消
費電流が生じるなどの問題点があった。However, in conventional 1-chip microcontrollers with built-in OP amplifiers, the bias voltage for driving the OP amplifiers was fixed at a constant value, so the types of external additional circuits controlled by this 1-chip microcontroller were Depending on the situation, ○P
There have been problems such as the output current of the amplifier often becoming insufficient and the current consumption being higher than necessary.
この問題を解決する１つの対策として、外部の付加回路
に応じてｏＰアンプの回路構成を変え、出力電流特性を
調整することが考えられるが、この場合には、１チツプ
マイコンの前提であった汎用性が大きく損なわれるとい
う新たな問題を招来することになる。One possible solution to this problem is to change the circuit configuration of the OP amplifier according to the external additional circuit and adjust the output current characteristics. This brings about a new problem in that versatility is greatly impaired.
したがって、本発明の目的は、１つの半導体チップ上に
、マイクロコンピュータを構成する回路のほかに、ＯＰ
アンプを含ませた累積回路であって、ＯＰアンプの出力
ｔ７Ｘ特性をＲＯＭに書込まれたデータの指定によって
自在に調整できる累積回路を提供することである。Therefore, an object of the present invention is to provide an OP circuit, in addition to a circuit constituting a microcomputer, on one semiconductor chip.
It is an object of the present invention to provide an accumulation circuit including an amplifier, which can freely adjust the output t7X characteristics of the OP amplifier by specifying data written in a ROM.
課題を解決するための手段
本発明は、１つの半導体チップ上に、中央処理装置、読
出し専用メモリなどマイクロコンピュータを構成する回
路のほかに演算増幅器を形成した集積回路において、
前記演算増幅器を駆動するための複数種類のバイアス電
圧を発生するバイアス電圧発生回路と、このバイアス電
圧発生回路から出力される複数種類のバイアス電圧から
任意の１つのバイアス電圧を選択して前記演算増幅器に
供給する選択回路とを前記半導体チ・／プ上に付加し、
かつ、前記読出し専用メモリに書込むプログラムおよび
データにより指定するバイアス電圧を前記選択回路に選
択させることを特徴とする集積回路である。Means for Solving the Problems The present invention provides an integrated circuit in which an operational amplifier is formed on one semiconductor chip in addition to circuits constituting a microcomputer such as a central processing unit and a read-only memory, and the operational amplifier is driven. a bias voltage generation circuit that generates a plurality of types of bias voltages for the purpose of the present invention; and a selection circuit that selects any one bias voltage from the plurality of types of bias voltages output from the bias voltage generation circuit and supplies the selected bias voltage to the operational amplifier. is added on the semiconductor chip, and the selection circuit is configured to select a bias voltage specified by a program and data written to the read-only memory.
作 用
本発明に従えば、演算増幅器駆動用のバイアス電圧を指
定するＲＯＭに書込まれたデータを集積回路に与えると
、そのデータの指定するバイアス電圧を選択回路に選ば
せるように中央処理装置がプログラムを実行する。その
結果、選択回路はバイアス電圧発生回路から出力される
複数種類のバイアス電圧の中から指定されたバイアス電
圧を選択して演算増幅器に供給する。According to the present invention, when the data written in the ROM specifying the bias voltage for driving the operational amplifier is given to the integrated circuit, the central processing unit causes the selection circuit to select the bias voltage specified by the data. runs the program. As a result, the selection circuit selects the designated bias voltage from among the plurality of types of bias voltages output from the bias voltage generation circuit and supplies it to the operational amplifier.
実施例
第１図は、本発明の一実施例である集積回路の主要部の
構成を示すブロック図であるにの集積回路は、１つの半
導体チップ１上にマイクロコンピュータを構成するＲＯ
Ｍ２やＣＰＵ３などの回路のほかに、ＯＰアンプ７を形
成した１チツプマイコンであって、ＲＯＭ２には、この
１チツプマイコンの実行するプログラムおよびデータが
書込まれている。そのプログラム中には、ＯＰアンプ７
駆動用のバイアス電圧として、ＲＯＭに書込まれたデー
タによって指定されるバイアス電圧を選択する動作を実
行するためのプログラムも含まれる。Embodiment FIG. 1 is a block diagram showing the configuration of the main parts of an integrated circuit that is an embodiment of the present invention.
It is a one-chip microcomputer that forms an OP amplifier 7 in addition to circuits such as M2 and CPU3, and programs and data to be executed by this one-chip microcomputer are written in ROM2. During the program, OP amp 7
It also includes a program for executing an operation of selecting a bias voltage specified by data written in the ROM as a driving bias voltage.
ＣＰＵ３は、上記ＲＯＭ２に書込まれたプログラムを実
行する中央処理装置であって、上述したバイアス電圧選
択プログラムの実行に伴い、このＣＰＵ３からレジスタ
４に対して、上記入力によって指定されるバイアス電圧
に応じた選択信号Ｃ１が与えられる。The CPU 3 is a central processing unit that executes the program written in the ROM 2, and upon execution of the bias voltage selection program described above, the CPU 3 instructs the register 4 to set the bias voltage specified by the input. A corresponding selection signal C1 is provided.
上記レジシタ４は、ＣＰＵ３から与えられる選択信号Ｃ
ｉを保持して、これを次段の電圧選択回路６に与えるた
めの回路である。The register 4 receives a selection signal C from the CPU 3.
This circuit holds i and supplies it to the voltage selection circuit 6 at the next stage.
上記電圧選択回路６は、電圧発生回路５がら出力される
複数種類のバイアス電圧の中から、上記選択信号Ｃｉに
対応する１つのバイアス電圧を選択し、これを駆動用バ
イアス電圧としてＯＰアンプ７に供給するための回路で
ある。The voltage selection circuit 6 selects one bias voltage corresponding to the selection signal Ci from among the plurality of types of bias voltages output from the voltage generation circuit 5, and applies this to the OP amplifier 7 as a drive bias voltage. This is a circuit for supplying.
上記電圧発生回路５は、ＯＰアンプ７を駆動するための
複数種類のバイアス電圧を常時出力する回路である。The voltage generating circuit 5 is a circuit that constantly outputs a plurality of types of bias voltages for driving the OP amplifier 7.
第２図は、上記集積回路における、電圧発生回路５、電
圧選択回路６および○Ｐアンプ７の具体的な構成の一例
を示す回路図である。FIG. 2 is a circuit diagram showing an example of a specific configuration of the voltage generation circuit 5, voltage selection circuit 6, and OP amplifier 7 in the integrated circuit.
ここでは、上記電圧発生回路５は電圧電源Ｖ＋とグラン
ド間に複数の抵抗Ｒ１，Ｒ２，・・・Ｒｎを直列接続し
、各抵抗の接続点がら電圧引出し用配線１１．１２・・
・を分岐させて構成されている。Here, the voltage generating circuit 5 has a plurality of resistors R1, R2, .
・It is structured by branching out.
また、上記電圧選択回路６は、複数のインバータ８ａ、
８ｂ、８ｃ、８ｄ−１複数のＡＮＤゲート９ａ、９ｂ、
９ｃ、９ｄ・・・および複数のスイッチ用トランジシス
タ１０ａ、１０ｂ、１０ｃ、１０ｄ・・によって構成さ
れている。Further, the voltage selection circuit 6 includes a plurality of inverters 8a,
8b, 8c, 8d-1 multiple AND gates 9a, 9b,
9c, 9d, . . . and a plurality of switch transistors 10a, 10b, 10c, 10d, .
ここでは例として上記選択信号が２ビア トの信号（Ｃ
Ｉ、Ｃ２）め場合か示されている。ＡＮＤゲート９ａに
は選択信号（Ｃ１，Ｃ２）の各ビットをインバータ８ａ
、８ｂで反転した信号が２人力として、ＡＮＤゲート９
ｂには選択信号（Ｃ１゜Ｃ２）のうち１ビツトＣ２だけ
をインバータ８Ｃて反転した信号が２人力として、ＡＮ
Ｄゲート９Ｃには選択信号（ＣＩ、Ｃ２）のうち１ビツ
トＣ１だけをインバータ８ｄで反転した信号が２人力と
して、ＡＮＤゲート９ｄには選択信号（Ｃ１゜Ｃ２）が
そのまま２人力としてそれぞれ与えられるように構成さ
れている。Here, as an example, the above selection signal is a 2-bit signal (C
I, C2) are shown. The AND gate 9a inputs each bit of the selection signal (C1, C2) to the inverter 8a.
, 8b is inverted as a two-man power, AND gate 9
b is a signal obtained by inverting only 1 bit C2 of the selection signal (C1°C2) using an inverter 8C, and the AN
A signal obtained by inverting only one bit C1 of the selection signals (CI, C2) by an inverter 8d is applied to the D gate 9C as a two-way input, and a selection signal (C1°C2) is applied to the AND gate 9d as a two-way input. It is configured as follows.
各スイッチ用トランジスタ１０ａ〜１０ｄは、それらの
ドレインが電圧発生回路５のそれぞれ対応する電圧引出
し用配線１１．１２・・・に、またそれらのソースは共
通に結線されてＯＰアンプ７に接続されている。The switching transistors 10a to 10d have their drains connected to the corresponding voltage extraction wirings 11, 12, etc. of the voltage generating circuit 5, and their sources connected in common to the OP amplifier 7. There is.
また、ＡＮＤゲート９ａの出力はスイ・ソチ用トランジ
スタ１０ａのゲートに、ＡＮＤゲート９ｂの出力はスイ
ッチ用トランジスタ１０ｂのゲートに、ＡＮＤゲート９
Ｃの出力はスイ・ンチ用トランジスタ１０ｃのゲートに
、ＡＮＤゲート９ｄの出力はスイッチ用トランジスタ１
０ｄのゲートにそれぞれ入力するように接続されている
。Further, the output of the AND gate 9a is connected to the gate of the transistor 10a for Swiss-Sochi, and the output of the AND gate 9b is connected to the gate of the switching transistor 10b.
The output of the AND gate 9d is connected to the gate of the switch transistor 10c, and the output of the AND gate 9d is connected to the switch transistor 1.
They are connected to be input to the gates of 0d, respectively.
上記ＯＰアンプ７は差動増幅回路１１と出力バッファ回
路１２とからなり、差動増幅回路１１はトランジスタｌ
ｌａ〜１１ｅによって、また出力バッファ回路１２はト
ランジシタ１２ａ、１２ｂ、抵抗１３、コンデンサ１４
などによってそれぞれ構成されている。すなわち、差動
増幅回路１１では、定電流源となるトランジスタｌｌａ
のゲートに電圧選択回路６からのバイアス電圧が与えら
れ、そのソースは電圧電源Ｖ＋に、ドレインはそれぞれ
ゲートが入力端子となる２つのトランジスタ１１ｂ、ｌ
ｌｃのソースに接続されている。トランジシタｌｌｂの
トレインはカレントミラーを構成する一方のトランジシ
スタｌｉｄのドレインに、トランジシタｌｌｃのトレイ
ンはカレントミラーを構成するもう一方のトランジシタ
ｌｉｅのドレインと出力バッファ回路１２とにそれぞれ
接続されている。カレントミラーを構成する２つのトラ
ンジスタｌｉｄ、ｌｉｅのゲートは互いに接続され、そ
の接続点はトランジスタｌｉｄのドレインに接続され、
さらに２つのトランジスタ１１ｄ。The OP amplifier 7 consists of a differential amplifier circuit 11 and an output buffer circuit 12, and the differential amplifier circuit 11 includes a transistor l.
The output buffer circuit 12 includes transistors 12a, 12b, a resistor 13, and a capacitor 14.
Each of them is composed of That is, in the differential amplifier circuit 11, the transistor lla serving as a constant current source
A bias voltage is applied from the voltage selection circuit 6 to the gate of the transistor 11b, l, whose source is connected to the voltage power supply V+, and whose drain is connected to two transistors 11b and l whose gates serve as input terminals.
Connected to the lc source. The train of the transistor llb is connected to the drain of one transistor lid forming the current mirror, and the train of the transistor llc is connected to the drain of the other transistor lie forming the current mirror and the output buffer circuit 12. The gates of the two transistors lid and lie constituting the current mirror are connected to each other, and their connection point is connected to the drain of the transistor lid,
Two more transistors 11d.
１１ｅのソースは共に接地されている。The sources of 11e are both grounded.
また、出力バッファ回路１２では、定電流源となるトラ
ンジスタ１２ａのゲートに電圧選択回路６からのバイア
ス電圧が与えられ、そのソースは電圧電源Ｖ十に、ドレ
インはトランジスタ１２ｂのトレインと出力端子１５と
に接続されている。Further, in the output buffer circuit 12, a bias voltage from the voltage selection circuit 6 is applied to the gate of a transistor 12a serving as a constant current source, its source is connected to the voltage power supply V0, and its drain is connected to the train of the transistor 12b and the output terminal 15. It is connected to the.
トランジスタ１２ｂのゲートは差動増幅回路１１のトラ
ンジスタｌｌｃのドレインに接続され、ソースは接地さ
れている。トランジスタ１２ｂのトレイン・ゲート間に
は抵抗１３とコンデンサ１４の直列回路が接続され、こ
れによって共振を防止するように構成されている。The gate of the transistor 12b is connected to the drain of the transistor llc of the differential amplifier circuit 11, and the source is grounded. A series circuit of a resistor 13 and a capacitor 14 is connected between the train and gate of the transistor 12b to prevent resonance.
第３図は上記集積回路におけるバイアス電圧選択設定動
作を示すフローチャートである。FIG. 3 is a flowchart showing the bias voltage selection and setting operation in the integrated circuit.
第３図のフローチャートを参照して、以下にそのバイア
ス電圧選択設定動作を説明する。The bias voltage selection and setting operation will be described below with reference to the flowchart of FIG.
ステップＳ１による開始に次いで、ＲＯＭに書込まれた
データからＯＰアンプ７に供給すべきバイアス電圧を指
定するデータが与えられると、ステップＳ２においてそ
のデータが取込まれる。Following the start in step S1, when data specifying the bias voltage to be supplied to the OP amplifier 7 is given from the data written in the ROM, that data is taken in in step S2.
次のステップＳ３では、取込まれたデータが指定するバ
イアス電圧に対応する選択信号ＣｉがＣＰＵ３からレジ
スタ４へ送出され、レジスタ４でこの選択信号が保持さ
れると共に、電圧選択回路６に与えられる。In the next step S3, a selection signal Ci corresponding to the bias voltage specified by the captured data is sent from the CPU 3 to the register 4, this selection signal is held in the register 4, and is given to the voltage selection circuit 6. .
次のステップＳ４において、電圧選択回路６では電圧発
生回路５から出力される複数種類のバイアス電圧のうち
、レジシタ４から与えられる選択信号Ｃｉに対応したバ
イアス電圧が選ばれ、その選択されたバイアス電圧が○
Ｐアンプ７に駆動用バイアス電圧として供給される。In the next step S4, the voltage selection circuit 6 selects the bias voltage corresponding to the selection signal Ci given from the register 4 from among the plurality of types of bias voltages output from the voltage generation circuit 5, and the selected bias voltage ○
It is supplied to the P amplifier 7 as a driving bias voltage.
すなわち、第２図に示す具体的な回路において、いま選
択信号Ｃ１がたとえば（０，０）だとすると、電圧選択
回路６ではＡＮＤゲート９ａの２人力だけが共に１とな
り、そのＡＮＤゲート９ａの出力によってスイッチ用ト
ランジスタ１０ａがオンし、電圧引出し用配線１１から
引出されるバイアス電圧がＯＰアンプ７に供給され、ス
テップＳ５でバイアス電圧選択設定動作は終了する。That is, in the specific circuit shown in FIG. 2, if the selection signal C1 is, for example, (0, 0), in the voltage selection circuit 6, only the two outputs of the AND gate 9a are both 1, and the output of the AND gate 9a The switching transistor 10a is turned on, and the bias voltage drawn from the voltage drawing wiring 11 is supplied to the OP amplifier 7, and the bias voltage selection setting operation ends in step S5.
なお、第２図に示す○Ｐアンプ７では、差動増幅回路１
１におけるトランジスタｌｌｂ、ｌｌｃのそれぞれのゲ
ートに入力される電圧の差分に応じた電圧が、出力バッ
ファ回Ｉ＠１２におけるトランジスタ１２ｂのゲートに
入力され、上記差分に応じた電圧が出力端子１５から出
力される。In addition, in the ○P amplifier 7 shown in FIG. 2, the differential amplifier circuit 1
A voltage corresponding to the difference between the voltages input to the respective gates of the transistors llb and llc in the output buffer circuit I@12 is input to the gate of the transistor 12b in the output buffer circuit I@12, and a voltage corresponding to the difference is output from the output terminal 15. be done.
上記出力バッファ回路１５のトランジスタ１２ａは、こ
の回路の定電流源を構成しているので、電圧選択回路６
を経てこのトランジスタ１２ａのゲートに供給されるバ
イアス電圧に応じて、トランジスタ１２ａから供給され
る電流量が変わり、その供給電流量が大きければ出力バ
ッファ回路１２による消費電流が大きくなり、供給電流
量が小さければ外部に付加される回路に対して、ＯＰア
ンプ７から十分な電流を供給できないこととなる。Since the transistor 12a of the output buffer circuit 15 constitutes a constant current source of this circuit, the voltage selection circuit 6
The amount of current supplied from the transistor 12a changes according to the bias voltage supplied to the gate of the transistor 12a through If it is small, the OP amplifier 7 will not be able to supply sufficient current to the externally added circuit.
そこで、この供給電流量を考慮して、バイアス電圧の選
択設定を行うことにより、ＯＰアンプ７の特性を最適に
設定できる。Therefore, by selecting and setting the bias voltage in consideration of this amount of supplied current, the characteristics of the OP amplifier 7 can be optimally set.
発明の効果
以上のように、本発明の集積回路によれは、演算増幅器
駆動用のバイアス電圧を指定するＲ ＯＭに書込まれた
データに応じて、そのデータの指定するバイアス電圧を
選択回路で選ばせるようにプログラムを実行する構成と
しているので、ハードウェアの変更を行うことなく、Ｒ
ＯＭのデータを変更することで演算増幅器の出力電流特
性を自在に調整することができる。Effects of the Invention As described above, the integrated circuit of the present invention allows the selection circuit to select the bias voltage specified by the data written in the ROM that specifies the bias voltage for driving the operational amplifier. Since the configuration is such that the program is run to let you choose, you can use R without changing the hardware.
By changing the OM data, the output current characteristics of the operational amplifier can be adjusted freely.
第１図は本発明の一実施例である集積回路の要部の構成
を示すブロック図、第２図はその集積回路の一部の具体
的な構成を示す回路図、第３図はその集積回路によるバ
イアス電圧選択設定動作を示すフローチャートである。
１・・・半導体チップ、２・・・ＲＯＭ、３・・・ＣＰ
Ｕ、４・・・レジスタ、５・・・電圧発生回路、６・・
・電圧選択回路、７・・・ｏｐアンプ
代理人 弁理士 西教 圭一部FIG. 1 is a block diagram showing the configuration of the main parts of an integrated circuit that is an embodiment of the present invention, FIG. 2 is a circuit diagram showing the specific configuration of a part of the integrated circuit, and FIG. 3 is the integrated circuit. 5 is a flowchart showing a bias voltage selection setting operation performed by the circuit. 1...Semiconductor chip, 2...ROM, 3...CP
U, 4...Register, 5...Voltage generation circuit, 6...
・Voltage selection circuit, 7...OP amplifier agent Patent attorney Keiichi Saikyo
Claims (1)
モリなどマイクロコンピュータを構成する回路のほかに
演算増幅器を形成した集積回路において、 前記演算増幅器を駆動するための複数種類のバイアス電
圧を発生するバイアス電圧発生回路と、このバイアス電
圧発生回路から出力される複数種類のバイアス電圧から
任意の１つのバイアス電圧を選択して前記演算増幅器に
供給する選択回路とを前記半導体チップ上に付加し、 かつ、前記読出し専用メモリに書込むプログラムおよび
データにより指定するバイアス電圧を前記選択回路に選
択させることを特徴とする集積回路。[Scope of Claim] An integrated circuit in which an operational amplifier is formed on one semiconductor chip in addition to circuits constituting a microcomputer such as a central processing unit and a read-only memory, comprising: a plurality of types of operational amplifiers for driving the operational amplifier; A bias voltage generation circuit that generates a bias voltage and a selection circuit that selects any one bias voltage from a plurality of types of bias voltages output from the bias voltage generation circuit and supplies it to the operational amplifier are provided on the semiconductor chip. , and causing the selection circuit to select a bias voltage specified by a program and data written to the read-only memory.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2332578A JPH04207211A (en) | 1990-11-28 | 1990-11-28 | Integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2332578A JPH04207211A (en) | 1990-11-28 | 1990-11-28 | Integrated circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04207211A true JPH04207211A (en) | 1992-07-29 |
Family
ID=18256494
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2332578A Pending JPH04207211A (en) | 1990-11-28 | 1990-11-28 | Integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04207211A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2004007434A (en) * | 2002-05-31 | 2004-01-08 | Renesas Technology Corp | Radio communication system |
| JP2007228399A (en) * | 2006-02-24 | 2007-09-06 | Toshiba Corp | Voltage controlled current source and variable gain amplifier |
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| JPS64806A (en) * | 1987-06-23 | 1989-01-05 | Furuno Electric Co Ltd | Power amplifier circuit device |
| JPH0279608A (en) * | 1988-09-16 | 1990-03-20 | Olympus Optical Co Ltd | Offset adjusting device for operational amplifier |
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1990
- 1990-11-28 JP JP2332578A patent/JPH04207211A/en active Pending
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