JPH04206100A - Semiconductor memory device - Google Patents

Abstract

PURPOSE:To make the access time quick by outputting a signal without passing an ECC circuit when there in no bit error. CONSTITUTION:When it is found that a product is good in an ordinary reading and there is no error of even one bit in the test for checking the good/bad of a chip, a fuse 213 is melted by utilizing a laser. Then, the output signals ECCs of MOS transistors 215 and 216 become 'L' levels, and the output signal -ECC of an inverter 217 becomes an 'H' level. When these signals are inputted into transfer gates 210 and 211, the transfer gate 210 becomes ON, and the transfer gate 211 becomes OFF. Namely, the signal of Do becomes Doa without passing an exclusive OR 124. The signal is transmitted into an output buffer. In this way, the useless parts can be omitted in the access time, and the access time becomes quick.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明はビツト誤りを検出し訂正する回路を備えた半
導体記憶装置に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a semiconductor memory device equipped with a circuit for detecting and correcting bit errors.

〔従来の技術〕[Conventional technology]

近年半導体記憶装置は高集積化に伴うソフトエラー或は
セル構造上からくるデータの繰り返し書き込み／消去に
伴うセルの破壊等による誤動作対策として、誤り検出・
訂正（Ｅｒｒｏｒ　Ｃｈｅｃｋｉｎｇ　ａｎｄｅｏｒｒ
ｅｅｔｉｎｇ＋以下ＥＣＣと称す）機能を持以下ＥＣ中
るＥＣＣ回路を同一半導体基板上に備えたものが多い。In recent years, semiconductor memory devices have developed error detection and
Error Checking and correction
Many devices are equipped with an ECC circuit (hereinafter referred to as ECC) on the same semiconductor substrate.

第３図は従来のＥＣＣ回路を有するＥＥＰＲＯＭの回路
ブロック図、第４図はメモリセルの断面図、第５図は検
査ビット生成回路の論理回路図、第６図はＥＣＣ回路の
論理回路図である。図において、（１）は主データ記憶
用メモリセルアレイ（ｌａ）と、検査データ記憶用メモ
リセルアレイ（１ｂ）とから成るメモリセルアレイ、（
２）はＸアドレスバッファ、（３）はＸデコーダであり
、入力信号ｘ０〜ｘ１はＸアドレスバッファ（２）で検
出・波形整形・増幅され、これを受けたＸデコーダ（３
）によって、主データ記憶用メモリセルアレイ（１ａ）
の所定のワード線が選択されろ。（４）はＹアドレスバ
ッファ、（５）はＸデコーダ、（６）はＹゲート回路で
あり、入力信号Ｙ０〜Ｙ、はＹアドレスバッファ（４）
で検出・波形整形・増幅され、これを受けたＸデコーダ
（５）によって、Ｙゲート（６）を介して主データ記憶
用メモリセルアレイ（１ａ）の所定のビット線が選択さ
れる。（７）はデータが入出力されるデータビン、（８
）は入力バッファであり、データビン（７）から入力さ
れたデータ　（Ｄｏ〜Ｄ？）は、入力バッファ（８）で
検出・波形整形・増幅され、Ｙゲート回路（６）を介し
て主データ記憶用メモリセルアレイ（１ａ）のビット線
に伝えられ、下記コラムラッチ高圧スイッチにラッチさ
れる。（９）は検査ビット生成回路であり、入力バッフ
ァ（８）から出力されたデータを検査して４ビツトの検
査ビットデータＰ１〜Ｐ４を生成する。Figure 3 is a circuit block diagram of an EEPROM with a conventional ECC circuit, Figure 4 is a cross-sectional view of a memory cell, Figure 5 is a logic circuit diagram of a check bit generation circuit, and Figure 6 is a logic circuit diagram of an ECC circuit. be. In the figure, (1) is a memory cell array consisting of a main data storage memory cell array (la) and a test data storage memory cell array (1b);
2) is an X address buffer, and (3) is an X decoder. The input signals x0 to x1 are detected, waveform-shaped, and amplified by the
), the main data storage memory cell array (1a)
A predetermined word line is selected. (4) is the Y address buffer, (5) is the X decoder, (6) is the Y gate circuit, and input signals Y0 to Y are the Y address buffer (4).
The signal is detected, waveform-shaped, and amplified by the X decoder (5) which receives the signal and selects a predetermined bit line of the main data storage memory cell array (1a) via the Y gate (6). (7) is a data bin where data is input/output, (8
) is an input buffer, and the data (Do~D?) input from the data bin (7) is detected, waveform-shaped, and amplified by the input buffer (8), and then sent to the main data via the Y gate circuit (6). The signal is transmitted to the bit line of the storage memory cell array (1a) and latched by the column latch high voltage switch described below. Reference numeral (9) is a test bit generation circuit which tests the data output from the input buffer (8) and generates 4-bit test bit data P1 to P4.

そうして、検査ピントデータＰ１〜Ｐ４はＹゲート回路
（６）を介して検査データ記憶用メモリセルアレイ　（
１ｂ）のビット線に伝えられ、コラムラッチ高圧スイッ
チにラッチされる。鯛はセンスアンプで、Ｙゲート回路
（６）を介して読み出されるメモリセルアレイ（１）中
のデータを検出し増幅する。（１１）ばＥＣＣ回路で、
センスアンプααを介して読み出されたデータを検査し
、若し１ビツトの故障ビットが生じている時には、自動
的に検出して訂正する。（１２）は出力バッファで、Ｅ
ＣＣ回路（１１）より出力されるデータは出力バッファ
（１２）を経てデータビン（７）より外部へ出力されろ
。（１３）は側部信号バッファ、（１４）は読み出し／
書き込み制陣回路、（１５）は消去／プログラム側部回
路、（１６）は高圧発生回路、（１７）は読み出し制御
回路であり、これらの回路（１３）〜（１７）は、チッ
プ・イネイブル信号Ｃ百、出力イネイブル信号ＯＥ、ラ
イト°イネイブル（ｇ号ＷＥ等に応して、メモリセルア
レイ（１）内のデータを読み／書き／出力させたり、チ
ップを動作状態／待機状態にしたりするための制御回路
である。（１８）はコラムラッチ高圧スイッチで・入力
データＤｏ−Ｄ７及び検査ビットデータＰ１〜Ｐ４をラ
ッチするとともに、プログラム時にビン１へ線へ、消去
時にコントロールゲート線へ高電圧を印加する。（１９
）はワードライン高圧スイッチて、プログラム／消去時
にワード線へ高電圧を印加する。Then, the inspection focus data P1 to P4 is passed through the Y gate circuit (6) to the inspection data storage memory cell array (
1b) and is latched by the column latch high voltage switch. The sea bream is a sense amplifier that detects and amplifies data in the memory cell array (1) read out via the Y gate circuit (6). (11) In the ECC circuit,
The data read through the sense amplifier αα is inspected, and if one faulty bit occurs, it is automatically detected and corrected. (12) is the output buffer and E
The data output from the CC circuit (11) is output to the outside from the data bin (7) via the output buffer (12). (13) is the side signal buffer, (14) is the read/output buffer.
Write control circuit, (15) erase/program side circuit, (16) high voltage generation circuit, (17) read control circuit, these circuits (13) to (17) are chip enable signal C100, output enable signal OE, write enable (g WE, etc.) for reading/writing/outputting data in the memory cell array (1) or putting the chip in the operating state/standby state. The control circuit (18) is a column latch high voltage switch that latches input data Do-D7 and test bit data P1 to P4, and applies high voltage to the line to bin 1 during programming and to the control gate line during erasing. (19
) is a word line high voltage switch that applies high voltage to the word line during program/erase.

（９１）は検査ビット生成回路（９）の排他的論理和回
路（ＥＸＯＲ回路）　、（１０１）　ハｉ　モ！Ｊ−ｔ
’／Ｉ＝、（１０２）は選択トランジスタ、（１０３）
はメモリトランジスタで、各トランジスタ（１０２）、
　（１０３）によってメモリセル（１０１）を構成する
。（１（１４）はメモリトランジスタのドレイン及び選
択トランジスタのソース、（１０５）はメモリトランジ
スタ（］０３）のフローティノグゲ−１・である。各回
路（１２１１〜（１２４）は共にＥＣＣ＠路（１１）を
構成するものであり、（１２１）は入力ビットと検査ビ
ットを検査するための排他的論理和回路（ＥＸＯＲ回路
）　、（１２２）はインバータ回路、（１２３１は論理
積回路（Ａ　Ｎ　Ｄ回路）、（１２４）はビット誤りを
訂正するためのＥＸＯＲ回路、ＷＬはワード線、ＢＬは
ビット線、ＯＧＬはコントロールゲート線である。(91) is the exclusive OR circuit (EXOR circuit) of the check bit generation circuit (9), (101) Hi Mo! J-t
'/I=, (102) is the selection transistor, (103)
are memory transistors, each transistor (102),
(103) constitutes a memory cell (101). (1 (14) is the drain of the memory transistor and the source of the selection transistor, (105) is the floating gate 1 of the memory transistor (]03). Each circuit (1211 to (124) is the ECC @ circuit (11) (121) is an exclusive OR circuit (EXOR circuit) for checking input bits and test bits, (122) is an inverter circuit, and (1231 is an AND circuit (A N D circuit)). , (124) are EXOR circuits for correcting bit errors, WL is a word line, BL is a bit line, and OGL is a control gate line.

次に、ＥＥＰＲＯＭの動作について下記の順に従って説
明する。Next, the operation of the EEPROM will be explained in the following order.

■、メモリセルにおける消去及びプログラム動作。■Erase and program operations in memory cells.

■、データの書き込み動作。■, Data write operation.

■、データの読み出し動作。■, Data read operation.

■：メモリセルにおける消去及びプログラム動作メモリ
セル（１０１）は第４図の断面図に示すように、メモリ
トランジスタ（１０３）のゲートは絶縁層（図示せず）
て覆われた２層構造となっている。そうして、フローテ
ィングゲート（１０５）に正・負の電荷を蓄積すること
によって、メモリトランジスタ（１０３）のしきい値電
圧を変化させ、ｕ（、＋＋、＋“１″の２値データを記
憶させている。■: Erasing and programming operations in memory cells As shown in the cross-sectional view of FIG.
It has a two-layer structure covered with By accumulating positive and negative charges in the floating gate (105), the threshold voltage of the memory transistor (103) is changed and binary data of u(, ++, +“1” is stored. I'm letting you do it.

フローティングゲート（１０５）　　とメモリトランジ
スタのドレイン及び選択トランジスタのソース（１０４
）が対向する部分の一部の絶縁層は、非常に薄い酸化膜
で形成されており、この部分を通じて電子をトンネルさ
せる。The floating gate (105) and the drain of the memory transistor and the source of the selection transistor (104)
) is formed of a very thin oxide film, and electrons are tunneled through this part of the insulating layer.

消去動作とは、フローティングゲート（１０５）に電子
を注入して、メモリトランジスタ（１０３）のしきい値
電圧を高い方にシフトさせ、データ“１”を記憶させる
ことをいい、ＢＬを接地電位とし、ＷＬとＣＧＬに高電
圧を印加して達成される。Erasing operation refers to injecting electrons into the floating gate (105) to shift the threshold voltage of the memory transistor (103) to a higher side and store data "1", and BL is set to the ground potential. , is achieved by applying a high voltage to WL and CGL.

プログラム動作とは、フローティングゲート（１０５）
から電子を引き抜いて、メモリトランジスタ（１０３）
のしきい値電圧を低い方にシフトさせ、データ″θ″を
記憶させることをいい、ＣＧＬを接地電位とし、ＷＬと
ＢＬに高電圧を印加して達成される。Program operation means floating gate (105)
By extracting electrons from the memory transistor (103)
This refers to shifting the threshold voltage of 0 to a lower value and storing data "θ". This is achieved by setting CGL to the ground potential and applying a high voltage to WL and BL.

■：データの書き込み動作 まず、信号ＣＥ及びＷＥが入力されると、制御回路（１
３）〜（１６）の回路が形成される。■: Data write operation First, when the signals CE and WE are input, the control circuit (1
Circuits 3) to (16) are formed.

そうして、アドレスバッファ（２）及びＸデコーダ（３
）を経て入力される信号によってＷＬが選択され、Ｙア
ドレスバッファ（４１，Ｙデコーダ（５）及ヒＹゲート
回路（６）を経て入力される信号によってＢＬが選択さ
れる。Then address buffer (2) and X decoder (3)
WL is selected by a signal input via the Y address buffer (41, Y decoder (5) and Y gate circuit (6)), and BL is selected by a signal input via the Y address buffer (41, Y decoder (5) and Y gate circuit (6)).

そこで、８本のデータビン（７）を介してデータＤ０〜
Ｄ７が入力されると、入力バッファｆ８１．Ｙゲート回
路（６）を経て主データ記憶用メモリセルアレイ（１ａ
）のＢＬに伝えられ、コラムラッチ高圧スイッチ（１８
）にラッチされる。Therefore, the data D0~
When D7 is input, input buffer f81. The main data storage memory cell array (1a) passes through the Y gate circuit (6).
) is transmitted to the BL of the column latch high pressure switch (18
) is latched.

一方、入力バッファ（８）の出力は検査ビット生成回路
（９）にも入力され、ここで４ビツトの検査ビットデー
タタが生成されて、Ｙゲート回路（６）を経て検査デー
タ記憶用メモリセルアレイ（ｌｂ）のＢＬに伝えられ、
コラムラッチ高圧スイッチ（１８）にラッチされる。On the other hand, the output of the input buffer (8) is also input to the test bit generation circuit (9), where 4-bit test bit data is generated and sent to the memory cell array for test data storage via the Y gate circuit (6). (lb)'s BL was informed,
Latched to the column latch high pressure switch (18).

ここで、入力データＤ　ｏ−Ｄ　、から検査ビットデー
タＰ８〜Ｐ４を生成するのは、例えば第５図に示すよう
に、データＤ０〜Ｄ、を入力する８本の信号線の内、４
本若しくは５本のＥＸＯＲ回路（９１）で生成される。Here, the test bit data P8 to P4 are generated from the input data D o-D by using four of the eight signal lines inputting the data D0 to D, as shown in FIG.
It is generated by one or five EXOR circuits (91).

例えば、入力データＤ０〜Ｄ７が順に（０，１゜０．１
，０，１，０，１）であるとすれば、検査ビットデータ
Ｐ、〜Ｐ４は順に　（０，１，１，１）となる。アドレ
ス及びデータのラッチが完了すると、コラムラッチ高圧
スイッチ（１８）及びワードライン高圧スイッチ（１９
）に高電圧が供給されて、メモリセルアレイ（１）が活
性化される。そうして、上記メモリセルにおける消去／
プログラムの動作の要領に従って、所望のメモリトラン
ジスタにデータが書き込まれる。For example, input data D0 to D7 are sequentially (0,1°0.1
, 0, 1, 0, 1), then the check bit data P, ~P4 will be (0, 1, 1, 1) in order. After address and data latching is completed, the column latch high voltage switch (18) and the word line high voltage switch (19)
) is supplied with a high voltage to activate the memory cell array (1). Then, erase/
Data is written into desired memory transistors according to the program operation instructions.

■：データの読み出し動作 まず、信号σＴ及び丁Ｔが入力されろと、制御回路（１
３）、　（１４）、　（１７）のラインが形成され、セ
ンスアンプＱＯ）と出力バッファ（１２）が活性化され
る。■: Data read operation First, the control circuit (1
Lines 3), (14), and (17) are formed, and the sense amplifier QO) and output buffer (12) are activated.

そうして、Ｘアドレスバッファ（２）及びＸデコーダ（
３）を経て入力される信号によってＷＬが選択され、Ｙ
アドレスバッファ（４１，Ｙデコーダ（５１及びＹゲー
ト回路（６）を経て入力されろ信号によってＢＬが選択
されろと、メモリトランジスタ内の所望のデータＤ０〜
Ｄ、、Ｐ、〜Ｐ４が、ＢＬ、Ｙゲート回路（６）及びセ
ンスアンプ００）を経てＥＣＣ回路（１１）へ入力され
る。Then, the X address buffer (2) and the X decoder (
WL is selected by the signal input through 3), and Y
When BL is selected by a signal input via the address buffer (41, Y decoder (51) and Y gate circuit (6), the desired data D0 to D0 in the memory transistor is selected.
D, , P, ~P4 are input to the ECC circuit (11) via the BL, Y gate circuit (6) and sense amplifier 00).

即ち、データＤ０〜Ｄ、、Ｐ、〜Ｐ４は、書き込み時に
検査ビット生成回路（９）で選択したものと同じ組合せ
で、まずＥＸＯＲ回路（１２１）に入力される。That is, the data D0 to D, , P, to P4 are first input to the EXOR circuit (121) in the same combination as that selected by the check bit generation circuit (9) at the time of writing.

ところが、検査ビットデータＰ１〜Ｐ４＋よ、それぞれ
に対応する入力データ　（例えばＰｌの場合はＤｏ。However, the input data corresponding to the check bit data P1 to P4+ (for example, Do in the case of Pl).

ＤＩ、Ｄ’２ｐ　Ｄ：ｌ）（’）　”　１”　（Ｄ数ヲ
予メｒｌｉ数トナルヨうに決めたのであるから、メモリ
トランジスタ（１０３）に故障を生じていなければ、Ｅ
ＸＯＲ回路（１２１）の一方の出力Ｍ０〜Ｍ４はすべて
゛Ｌ″レベルとなり、他方のインバータ回路（１２２）
を介した反転出力Ｍ、−Ｍ、はすべて゛Ｈ゛°レベルと
なる。DI, D'2p D:l)(') ``1'' (Since the number of D was determined in advance, if there is no failure in the memory transistor (103), E
The outputs M0 to M4 of one side of the XOR circuit (121) are all at the "L" level, and the other inverter circuit (122)
The inverted outputs M, -M, which are passed through the inverter, are all at the ``H'' level.

すると、次段のＡＮＤ回路（１２３）の出力はすべてＩ
Ｉ　Ｌ　Ｉ＋レベルとなり、結局、最終段のＥＸＯＲ回
路（１２４）の出力Ｄ０．〜Ｄ、ａとしては、すべて入
力データＤ０〜Ｄ７がそのまま出力されることになる。Then, all the outputs of the next-stage AND circuit (123) are I.
I L I+ level, and eventually the output D0. of the final stage EXOR circuit (124). ~D, a, all input data D0~D7 are output as they are.

次に、メモリトランジスタの中の１個が故障して１ビツ
ト、例えばデータＤ３が本来゛″１″となるべきものが
を０”となって入力された場合を考える。Next, consider a case where one of the memory transistors fails and one bit, for example, data D3, which should originally be ``1'', becomes 0'' and is input.

そうすルト、Ｅ　Ｘ　ＯＲ回路（１２１）　ノ内、ＥＸ
ＯＲｌの入力データは（０，１，０，０，Ｏ）、ＥｘＯ
Ｒ４の入カデ　９は（１，０，０，１，１）となり、出
力Ｍ工２Ｍ４はいずれも“Ｈ″レベル出力「、■−はい
ずれも“Ｌ″レベルなる。出力Ｍ、、Ｍ、はデータＤ、
の入力がないので、いずれも“Ｌ”レベルとなる。Soruto, EX OR circuit (121) Nonouchi, EX
The input data of ORl is (0, 1, 0, 0, O), ExO
The input card 9 of R4 becomes (1, 0, 0, 1, 1), and the output M pin 2M4 all outputs "H" level. is data D,
Since there is no input, both are at the "L" level.

従って、次段のＡＮＤ回路（１２３）においては、ＡＮ
Ｄ４の入力データが（１，１，１，１）となるので出力
はＨ”レベルとなるが、他のＡＮＤ回路の出力はすべて
“Ｌ”レベルとなる。Therefore, in the next stage AND circuit (123), AN
Since the input data of D4 is (1, 1, 1, 1), the output is at the "H" level, but the outputs of all other AND circuits are at the "L" level.

ＡＮＤ回路（１２３）の出力がＩ　Ｌ　ｎレベルであれ
ば、次段のＥＸＯＲ回路（１２４）の出力は、もう−方
の入力信号、即ちデータＤ０〜Ｄ７と同相のレベルが出
力される。If the output of the AND circuit (123) is at the I L n level, the output of the next-stage EXOR circuit (124) is at a level that is in phase with the other input signal, that is, the data D0 to D7.

この例においては、ＡＮＤ、を除くすべてのＡＮ０回路
の出力が″Ｌ″レベルであるから、出力Ｄｏ、〜Ｄ２Ａ
及びＤ　ｎａ〜Ｄ　７ｍとして【よ、入力データＤ０〜
Ｄ２及びＤ４〜Ｄ７がそのまま出力される。In this example, since the outputs of all AN0 circuits except AND are at the "L" level, the outputs Do, ~D2A
and D na~D 7m [yo, input data D0~
D2 and D4 to D7 are output as they are.

一方、出力Ｄ３ａとしては、ＡＮＤ４の出力がＨ”レベ
ルであるから、ＥＸＯＲ，３に入力されろ他方のデータ
Ｄ３の反転されたものとなる。On the other hand, since the output of AND4 is at H'' level, the output D3a is an inverted version of the other data D3 input to EXOR,3.

このようにして、故障したメモリトランジスタのデータ
Ｄ３はＥＣＣ回路（１１）において検出・訂正され、出
力バッファ回路（１２）を経て、入力された時と同じデ
ータＤ。−Ｄ７がデータビン（７）から出力される。In this way, the data D3 of the failed memory transistor is detected and corrected in the ECC circuit (11), and then passed through the output buffer circuit (12) to become the same data D as input. -D7 is output from data bin (7).

なお、上記説明ではメモリセルアレイ（１）へ−緒に書
き込んだデータ（ＤＯ〜Ｄ７及びＰ１〜ｐ４）の１２ビ
ツトの中で、データＤ０〜Ｄ７の１個にビット誤りを生
じた場合を示したが、データＰ□〜Ｐ４の１個にビット
誤りを生じてもカウンタ回路（２０）ではカウントされ
、ＥＣＣ回路（１１）からは正常なデータＤ０〜Ｄ７が
出力される。In addition, in the above explanation, a case is shown in which a bit error occurs in one of the data D0 to D7 among the 12 bits of data (DO to D7 and P1 to p4) written to the memory cell array (1). However, even if a bit error occurs in one of the data P□-P4, the counter circuit (20) counts it, and the ECC circuit (11) outputs normal data D0-D7.

〔発明が解決しようとする課題〕[Problem to be solved by the invention]

従来のＥＥＰＲＯＭは以上の様に構成されてぃなので、
同一バイト内でビット誤りが１ビット有り、ＥＣＣ回路
にて検出・訂正されても、ビット誤りがなく　ＥＣＣ回
路で訂正されない場合においても、いずれもＥＣＣ回路
を経由して出力され、ビット不良を持たないチップでも
ＥＣＣ回路を経由することによってのみアクセスタイム
（読み出し時間）を遅らせるという問題点があった。Since the conventional EEPROM is configured as above,
Even if there is one bit error in the same byte and it is detected and corrected by the ECC circuit, even if there is no bit error and it is not corrected by the ECC circuit, both will be output via the ECC circuit and will be output via the ECC circuit. There is a problem in that the access time (read time) is delayed only by passing through the ECC circuit even if the chip does not have the same chip.

この発明には上記のような問題点を解消するためになさ
れたもので、アクセスタイムを遅らせることのない半導
体記憶装置を得ることを目的とする。The present invention has been made to solve the above-mentioned problems, and an object of the present invention is to obtain a semiconductor memory device that does not delay access time.

〔課題を解決するための手段〕[Means to solve the problem]

この発明に係る半導体記憶装置は、予めビット誤りを持
っていない場合には、データの出力経路はＥＣＣ回路を
経由しないようにしたものである。In the semiconductor memory device according to the present invention, if there is no bit error in advance, the data output path does not go through the ECC circuit.

〔作用〕[Effect]

この発明における半導体記憶装置は、ビット誤りのない
場合にはＥＣＣ回路を経由せず出力することにより、ア
クセスタイムを速くする。The semiconductor memory device according to the present invention speeds up access time by outputting data without going through the ECC circuit when there is no bit error.

〔実施例〕〔Example〕

以下、この発明の一実施例を図について説明する。第１
図はこの発明の一実施例であるＥＣＣ回路を有するＥＥ
ＰＲＯＭの回路ブロック図、第２図は第１図における通
常のデータの読み出しとＥＣＣを経由しない読み出しを
制御する回路の一実施例を示す回路図で、なお、図中符
号（１）〜（１９）及び記号は上記従来のものと同−又
は相当のものである。An embodiment of the present invention will be described below with reference to the drawings. 1st
The figure shows an EE with an ECC circuit which is an embodiment of the present invention.
FIG. 2, a circuit block diagram of a PROM, is a circuit diagram showing an example of a circuit for controlling normal data reading and reading without going through ECC in FIG. ) and symbols are the same as or equivalent to the above conventional ones.

図において、（２０）はビット誤りがない時にＥＣＣ回
路（１］）を経由せずに出力できるように記憶する記憶
素子を含むＥＣＣカット記憶素子回路である。In the figure, (20) is an ECC cut storage element circuit including a storage element that stores data so that it can be output without going through the ECC circuit (1) when there is no bit error.

（２１０１（２１１）はトランスファゲート、Ｑ　ｐ　
ｐ　Ｑ　ＮはそれぞれＰチャンネル型とＮチャンネル型
のＭＯＳトランジスタで、各トランスフアゲ−）　（２
１０）（２１１）を構成する。また、ＥＣＣカット記憶
素子回路（２０）は容量（２１２）、ヒユーズ（２１３
）、Ｐチャンネル型ＭＯＳトランジスタ（２１４）　、
Ｐチャンネル型ＭＯ３）ランジスタ（２１５）、Ｎチャ
ンネル型ＭＯＳ＋−ランジスタ（２１Ｂ）、インバータ
（２１７）により構成される。(2101 (211) is a transfer gate, Q p
pQN are P-channel type and N-channel type MOS transistors, respectively, and each transfer gate) (2
10) Configure (211). In addition, the ECC cut memory element circuit (20) includes a capacitor (212), a fuse (213)
), P-channel MOS transistor (214),
It is composed of a P-channel type MO3) transistor (215), an N-channel type MOS+- transistor (21B), and an inverter (217).

なお、第２図（ａ）においてはＤｏの場合のみを図示し
ているが、他のＤ２〜Ｄ７も同様の構成をしている。Note that although only the case of Do is shown in FIG. 2(a), the other cases D2 to D7 have a similar configuration.

次に動作について説明する。Next, the operation will be explained.

チップの良／不良をチエツクするテストにおいて、通常
の読み出しで良品となりビット誤りが１ビツトもないこ
とが判ったら、レーザーを利用して、ヒユーズ（２１３
）を溶断する。するとヒユーズ（２１３）が切れている
から、ＭＯＳトランジスタ（２１５）　（２１Ｂ）の出
力信号、ＥＣＣは“Ｌ”レベル、インバータ（２１７）
の出力信号ＥＣＣは゛′Ｈ″レベルとなる。During a test to check whether the chip is good or bad, if the chip is found to be good by normal readout and there is not a single bit error, a laser is used to detect the fuse (213
). Then, since the fuse (213) is blown, the output signal of the MOS transistor (215) (21B) and ECC are "L" level, and the inverter (217)
The output signal ECC becomes "H" level.

これらの信号がそれぞれトランスファゲート（２１０）
、　　（２１１）に入力されると、トランスフアゲ−）
　（２１０）ハｏ　Ｎ　Ｌ、　　トランスフアゲ−）　
（２］、１１＋！ＯＦＦする。Each of these signals is transferred to a transfer gate (210).
, when input to (211), transfer game)
(210) HaoNL, Transfer Game)
(2), 11+! Turn OFF.

すなわち、Ｄ・の信号は排他的論理和（１，２４）を経
由せずにＤ　ａ＆とな抄出力バッファへ伝わっていく。That is, the signal D. is transmitted to the output buffer D.sub.a& without passing through the exclusive OR (1, 24).

また、テストにおいてビット誤りを確認したら、レーザ
ーにてヒユーズ（２１３）を溶断することはできない。Further, if a bit error is confirmed in the test, the fuse (213) cannot be fused with a laser.

するとヒユーズ（２１３）は切れておらず、インバータ
（２１５，２１６）の出力信号ＥＣＣは“Ｈ”レベル（
ｇ号ＥＣＣは″Ｌ″レベルとなる。Then, the fuse (213) is not blown, and the output signal ECC of the inverter (215, 216) is at "H" level (
No. g ECC becomes "L" level.

そして、これらの信号が、トランスファゲート（２１０
’ｌ　（２１１）に入力されると、トランスファゲート
（２１０）は０ＦＦＬ、トランスファゲート（２１１）
はＯＮする。Then, these signals are transferred to the transfer gate (210
'l (211), the transfer gate (210) is 0FFL, the transfer gate (211)
turns on.

すなわち、Ｄｏの信号は通常の読み出しと同様ＥＸＯＲ
（１２４）ｅ　（ＥＣＣ回路）を経由１ｉ−ｃＤｏ。In other words, the Do signal is EXOR as in normal reading.
(124)e (ECC circuit) via 1i-cDo.

となり出力バッファへ伝わっていく。and is transmitted to the output buffer.

ここで、チップの良／不良をチエツクする際に行なうビ
ット故障があるかないかをチエツクする方法について説
明する。Here, a method for checking whether there is a bit failure when checking whether a chip is good or bad will be explained.

これは上述したことをしてみればよいことであるが、ヒ
ユーズを一度切ってしまったら再び元へは戻らないから
貝掛は土間−になるようにする。This can be solved by doing the above-mentioned procedure, but once the fuse is cut, it will not return to its original state, so make sure that the shell is on a dirt floor.

すなわちヒユーズ（２１３）を切らずに信号ＥＣＣを“
Ｌルベルに（ｇ　号Ｅ　ＣＣを″Ｈ”レベルにしてやり
、チップが良／不良のいずれかになるかをチエツクすれ
ばよい。In other words, without cutting the fuse (213), the signal ECC is “
It is sufficient to set the L level (g ECC to "H" level) and check whether the chip is good or bad.

例えば、制＠信号入力ピンのいずれかに通常のレベルよ
りも高いレベル（例えば１０Ｖ程度）を印加した際に上
のようなモードになるようにして置けばよい。For example, the above mode may be set when a level higher than the normal level (for example, about 10 V) is applied to any of the control @ signal input pins.

なお、上記実施例ではＥＥＰＲＯＭの場合について説明
したが、ＥＦＲＯＭ或いはマスクＲＯＭであってもよく
、又ＥＣＣカット記憶素子としてヒユーズを用いた場合
について説明したが、ＥＥＰＲＯＭ、ＥＰＲＯＭの不揮
発性記憶素子であってもよい。In the above embodiment, the case of EEPROM was explained, but it may also be EFROM or mask ROM, and the case where a fuse was used as the ECC cut memory element was explained, but it is also possible to use EEPROM or EPROM as a nonvolatile memory element. It's okay.

〔発明の効果〕〔Effect of the invention〕

以上のようにこの発明によれば、ＥＣＣ回路を備えた半
導体記憶装置にビット故障をもたない場合にはＥＣＣ回
路を経由せずに出力できるようにしたので、アクセスタ
イムの中で無駄な部分を省略することができ少しでもア
クセスタイムを速（できるという効果がある。As described above, according to the present invention, if a semiconductor memory device equipped with an ECC circuit does not have a bit failure, it is possible to output without going through the ECC circuit. can be omitted, which has the effect of speeding up access time even a little.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図はこの発明の一実施例であるＥＣＣ回路を有する
ＥＥＦＲＯＭの回路ブロック図、第２図（ａ　）　（ｂ
　）は第１図のＥＣＣ回路を経由する／しないを制御す
る回路の一実施例を示す回路図、第３図は従来のＥＣＣ
回路を有するＥＥＰＲＯＭの回路ブロック図、第４図は
メモリセルの断面図、第５図は検査ビット生成回路の論
理回路図、第６図はＥＣＣ回路の論理回路図である。 図において、（１）はメモリセルアレイ、（１ａ）は主
データ記憶用メモリセルアレイ、（１ｂ）は検査データ
記憶用メモリセルアレイ、（２１はＸアドレスバッファ
、（３）ハスデコーダ、ｆ４１はＹアドレスバッファ、
（５）はＹデコーダ、（６）はＹゲート回路、（７）は
データビン、（８）は入力バッファ。（９）は検査ビッ
ト生成回路、（１０１はセンスアンプ、（１１）はＥＣ
Ｃ回路、（１２）は出力バッファ、（１３）は制御信号
バッファ、（１４）は読み出し／書き込み制御回路、（
１５）は消去／プログラム制御回路、（１６）は高圧発
生回路、（１７）は読み出し制御回路、（１８）はコラ
ムラッチ高圧スイッチ、（１９）はワードライン高圧ス
イッチ、（２０）はＥＣＣカット記憶素子、（１０１）
メモリセル、（２１２）は容量、（２１３）はヒユーズ
、＋２１４）　（２１５）は、ＰチャネルＭＯ５）ラン
ジスタ、（２１Ｂ）　ＮチャネルＭＯ３）ランジスタ、
（２１７）はインバータを示す。 なお、図中、同一符号は同一、又は相当部分を示す。FIG. 1 is a circuit block diagram of an EEFROM having an ECC circuit which is an embodiment of the present invention, and FIGS.
) is a circuit diagram showing an example of a circuit that controls whether or not to go through the ECC circuit in Figure 1, and Figure 3 is a circuit diagram showing a conventional ECC circuit.
4 is a sectional view of a memory cell, FIG. 5 is a logic circuit diagram of a check bit generation circuit, and FIG. 6 is a logic circuit diagram of an ECC circuit. In the figure, (1) is a memory cell array, (1a) is a memory cell array for storing main data, (1b) is a memory cell array for storing test data, (21 is an X address buffer, (3) a hash decoder, f41 is a Y address buffer,
(5) is a Y decoder, (6) is a Y gate circuit, (7) is a data bin, and (8) is an input buffer. (9) is a test bit generation circuit, (101 is a sense amplifier, (11) is an EC
C circuit, (12) is an output buffer, (13) is a control signal buffer, (14) is a read/write control circuit, (
15) is erase/program control circuit, (16) is high voltage generation circuit, (17) is read control circuit, (18) is column latch high voltage switch, (19) is word line high voltage switch, (20) is ECC cut memory Motoko, (101)
Memory cell, (212) is capacitor, (213) is fuse, +214) (215) is P channel MO5) transistor, (21B) N channel MO3) transistor,
(217) indicates an inverter. In addition, in the figures, the same reference numerals indicate the same or equivalent parts.

Claims (1)

【特許請求の範囲】[Claims] 　メモリセルから読み出した信号のビット誤りを検出し
訂正する回路を備えた半導体記憶装置において、上記ビ
ット誤りを持たない時には上記ビット誤りを検出し訂正
する回路を経由しない様にできる記憶素子と回路を備え
たことを特徴とする半導体記憶装置。In a semiconductor memory device equipped with a circuit for detecting and correcting bit errors in a signal read from a memory cell, there is provided a memory element and a circuit that can bypass the circuit for detecting and correcting bit errors when the bit error does not exist. A semiconductor memory device comprising: