JPH04205897A - Semiconductor memory device - Google Patents
Semiconductor memory deviceInfo
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- JPH04205897A JPH04205897A JP2336183A JP33618390A JPH04205897A JP H04205897 A JPH04205897 A JP H04205897A JP 2336183 A JP2336183 A JP 2336183A JP 33618390 A JP33618390 A JP 33618390A JP H04205897 A JPH04205897 A JP H04205897A
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- 239000004065 semiconductor Substances 0.000 title claims description 12
- 230000015654 memory Effects 0.000 claims abstract description 68
- 238000001514 detection method Methods 0.000 claims abstract description 6
- 230000007774 longterm Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 12
- 230000002950 deficient Effects 0.000 description 9
- 230000000694 effects Effects 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は冗長メモリを有する半導体メモリ装置に係り
、特に使用している冗長メモリのアドレス番地をパッケ
ージされた製品よ′り読み出すことかできる半導体メモ
リ装置に関するものである。[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to a semiconductor memory device having a redundant memory, and particularly to a semiconductor memory device in which the address address of the redundant memory being used can be read out from a packaged product. The present invention relates to memory devices.
半導体メモリ装置の従来の構成を示すプロ、ツク図を第
７図に示す。図において、（１）は主メモリ、（２）は
主メモリ用デコーダ、（３）は冗長メモリ、（４）は冗
長メモリ用デコーダ、（５）は冗長使用プログラム回路
である。A block diagram showing the conventional structure of a semiconductor memory device is shown in FIG. In the figure, (1) is a main memory, (2) is a main memory decoder, (3) is a redundant memory, (4) is a redundant memory decoder, and (5) is a redundant use program circuit.
従来のメモリセルアレイ部分の回路図を第８図に示す。A circuit diagram of a conventional memory cell array portion is shown in FIG.
図において、（１ａ）（ｌｂ） （ｌｃ）はメモリセル
、（２）は主メモリ用デコーダ、（６）はワード線、（
７ａ）（７ａ ’ ）（７ａ” ）はヒツト線、（７ｂ
） （７ｂ ’ ）（７ｂ″）はビット線である。In the figure, (1a), (lb), and (lc) are memory cells, (2) is a main memory decoder, (6) is a word line, and (
7a) (7a') (7a") is the human line, (7b
) (7b') (7b'') are bit lines.
次に動作について説明する。冗長メモリを使用する場合
には、冗長使用プログラム回路（５）内のフユーズを切
断することにより、主メモリ（１１内の不良メモリ列（
ヒツト線及びヒツト線）又は行（ワード線）く以下、ア
ドレス番地というンを冗長メモ１月３）とを電気的につ
なぎ換えることて行なわれる。通常、ノリコンウェハ状
態において、この冗長メモリの切換えを行なう。その後
、アセンブリをしパッケージされた製品となる。Next, the operation will be explained. When using redundant memory, the defective memory column (in the main memory (11) can be removed by disconnecting the fuse in the redundant use program circuit (5).
This is done by electrically reconnecting the line (word line) or row (word line) (hereinafter referred to as address address) to the redundant memo. Normally, this switching of redundant memories is performed in a non-contact wafer state. After that, it is assembled into a packaged product.
ソリコンウェハ状態で主メモリ（１１の不良メモリを検
出し冗長メモリ（３）と切換えるので、各チップの使用
している冗長メモリ（３）のアドレス番地かわかってい
るか、パッケージされた製品については外部からはわか
らない。Since a defective memory in the main memory (11) is detected in the silicon wafer state and replaced with the redundant memory (3), the address of the redundant memory (3) used by each chip is known, or if the product is packaged, it can be accessed externally. I don't know.
従来の半導体メモリ装置は以上のように構成されている
ので、パッケージされた製品について、外部からはとの
アドレス番地に冗長メモリを使用しているのかわからな
いという欠点かあり、また、この欠点はパッケージされ
た製品の特性を見る時（たとえばアクセスタイムなと）
、特性を悪くしているのが冗長メモリかとうかの判別か
つかず、又、長期の寿命故障に関しても、冗長メモリか
とうかの判別かつかないという問題点かあった。Conventional semiconductor memory devices are configured as described above, so there is a drawback that it is difficult to tell from the outside whether redundant memory is being used for the address of the packaged product; When looking at the characteristics of a product (e.g. access time)
However, there were problems in that it was not possible to determine whether it was the redundant memory that was deteriorating the characteristics, and it was also difficult to determine whether it was the redundant memory that caused the long-term life failure.
この発明は上記のような問題点を解消するためになされ
たしので、主メモリの不良メモリで冗長メモリと切換え
たアドレス番地を、パフ・ケーＪとだ製品において外部
入力信号を印加し、そのリーク電流によ−て検知しつる
半導体メモリ装置を得ることを目的とする。This invention was made in order to solve the above-mentioned problems. Therefore, an external input signal is applied to the address address of the defective main memory and the redundant memory is switched to the redundant memory in the Puff K J Toda product. The object of the present invention is to obtain a semiconductor memory device that detects leakage current.
この発明に係る半導体、メモリ装置は、入力端子に電圧
の検知回路を備え、この検知回路終端にはトランスファ
ゲートとヒユーズを直列に設け、このヒユーズ終端は接
地もしくは所望の電圧に固定し、トランスファゲートの
開閉は他の入力信号によって制御されるようにしたもの
である。A semiconductor or memory device according to the present invention includes a voltage detection circuit at an input terminal, a transfer gate and a fuse are provided in series at the terminal end of the detection circuit, the fuse terminal is grounded or fixed at a desired voltage, and the transfer gate The opening and closing of is controlled by other input signals.
この発明における半導体メモリ装置は、入力端子につな
がるヒユーズの切断を、冗長メモリの使用にアドレスを
対応させて切断し、入力端子からのリーク電流の有無に
よって、使用している冗長メモリのアドレス番地を感知
することかできる。In the semiconductor memory device of the present invention, the fuse connected to the input terminal is disconnected by making the address correspond to the use of the redundant memory, and the address address of the redundant memory being used is determined depending on the presence or absence of leakage current from the input terminal. It can be sensed.
以下、この発明の一実施例を図について説明する。第１
図において、（ｌｌａ）（ｌｌｂ）（ＩＩｃ）はＮチャ
ネルトランジスタ、Ｃ２はヒユーズ、（１３は内部回路
のインバータ、０４は内部回路信号線、Ｃ９はＶ。Ｃ１
αＧは入力端子である。第２図は第１図のメモリのブロ
ック図である。第２図において、＋１＋は主メモリ、（
８）は主メモリ（１１内の不良メモリ、（Ａ）は冗長メ
モリ（３）を不良メモリ（８）と切換えることを意味す
る。An embodiment of the present invention will be described below with reference to the drawings. 1st
In the figure, (lla) (llb) (IIc) are N-channel transistors, C2 is a fuse, (13 is an internal circuit inverter, 04 is an internal circuit signal line, C9 is V.C1
αG is an input terminal. FIG. 2 is a block diagram of the memory of FIG. 1. In Figure 2, +1+ is the main memory, (
8) means the defective memory in the main memory (11), and (A) means switching the redundant memory (3) with the defective memory (8).
第３図、第４図は複数の冗長メモリを不良メモリと切換
える場合の一実施例を示す回路図およびブロック図であ
る。図中、αηは他の入力端子、（１８ａ）（１８ｂ）
（＋８ｃ）（１８ｄ）はトランスファゲートトランジス
タ、Ｃ９はデコーダである。FIGS. 3 and 4 are a circuit diagram and a block diagram showing an embodiment in which a plurality of redundant memories are replaced with a defective memory. In the figure, αη are other input terminals, (18a) (18b)
(+8c) (18d) is a transfer gate transistor, and C9 is a decoder.
図中、同一符号は第１図のものと相当部分を示すのでそ
の説明は省略する。In the figure, the same reference numerals indicate corresponding parts to those in FIG. 1, so the explanation thereof will be omitted.
次に動作について説明する。まず、全入力端子、一般に
はアドレス入力端子となるものに、Ｎチャネルトランジ
スタ（ｌｌａ）（Ｉｌｂ）（Ｉｌｃ）をシリーズに付加
した検知回路を付け、終端にヒユーズα２を付加し、Ｖ
ｃｃａ９に接続する。通常動作時、入力端子αｅはＧＮ
ＤからＶｃｃの電圧にスイングする。入力端子０υかＧ
ＮＤの時、Ｎチャネルトランジスタ（ｌＩａ）は０ＦＦ
Ｌ、電流は流れない。また、ＧＮＤ以上からＶｃＣ程度
まて上げてもＮチャネルトランジスタ（ｌｉｅ）のソー
スかＶｃｃであるためＯＦＦする。しかし、入力端子細
をＶ、。（ｌＳより高くかつ、Ｎチャネルトランジスタ
（１１ａ）〜（ｌｌｃ）のＶ、Ｈドロップ分以上にする
と、Ｎチャネルトランジスタ（ｌｌａ） 〜（Ｉｌｃ）
かＯＮＬ、入力端子ＯＱとＶｃｃ間で電流か流れる。Next, the operation will be explained. First, a detection circuit in which N-channel transistors (lla) (Ilb) (Ilc) are added in series is attached to all input terminals, which are generally address input terminals, and a fuse α2 is added to the terminal, and V
Connect to cca9. During normal operation, input terminal αe is GN
The voltage swings from D to Vcc. Input terminal 0υ or G
When ND, N channel transistor (IIa) is 0FF
L, no current flows. Furthermore, even if the voltage is increased from GND or higher to about VcC, the source of the N-channel transistor (lie) remains at Vcc, so it is turned off. However, the input terminal voltage is V. (If it is higher than lS and equal to or higher than the V and H drops of N-channel transistors (11a) to (llc), then N-channel transistors (lla) to (Ilc)
Current flows between ONL, input terminal OQ and Vcc.
すなわち、Ｖ ｔｏ＝ １． ＯＶとすると入力端子の
電圧を、
ＶＣ，（５Ｖ） ＋１．０Ｖｘ３＝８Ｖ 以上−（１
１にすると、電流か流れる。That is, V to = 1. If OV, the voltage at the input terminal is VC, (5V) +1.0Vx3=8V or more -(1
When set to 1, current flows.
ここで、冗長メモリを使っであるアドレスの列又は行を
切換えた場合、それに対応された、入力端子αＧのヒユ
ーズ０ｚを切断する。冗長メモリを使用していない場合
は、すへての入力端子に８Ｖ以上を加えるとリーク電流
か流れるか、冗長メモリを使った場合、ヒユーズを切断
するのでリーク電流か流れない。この入力端子のリーク
電流の流れないところをあらかしめ、主メモリの列又は
行のアドレスと一致するようにさせて置くと、とこのア
ドレスを冗長メモリと切り換えたかが感知できる。ヒユ
ーズの切断は冗長使用プログラム回路のヒユーズをレー
ザにて切断する時に同時に行なう。Here, when a column or row of a certain address is switched using the redundant memory, the corresponding fuse 0z of the input terminal αG is cut. If redundant memory is not used, leakage current will flow if 8V or more is applied to all input terminals, or if redundant memory is used, the fuse will be cut, so no leakage current will flow. By making it clear where no leakage current flows through this input terminal and making it match the column or row address of the main memory, it can be detected whether this address has been switched to the redundant memory. The fuse is cut at the same time as the fuse of the redundant use program circuit is cut with a laser.
さて、上記の場合であると、列又は行の１本の冗長メモ
リ切換えアドレスしかわからない。一般的に複数本冗長
メモリを入れた方か、不良メモリの救済率を上げ、ひい
ては良品数を増すという利点かある。Now, in the above case, only one redundant memory switching address in a column or row is known. In general, there is an advantage to installing multiple redundant memories, as it increases the recovery rate for defective memories and, in turn, increases the number of good memories.
次に複数本の冗長メモリを使用した場合の場合について
第３図、第４図で説明する。Next, the case where a plurality of redundant memories are used will be explained with reference to FIGS. 3 and 4.
たとえば第４図のように、冗長メモリの列又は行か４本
あり、これを切換えた場合、第３図の回路のように、ヒ
ユーズＯ２を各冗長メモリに対応させて４本付加する。For example, as shown in FIG. 4, if there are four columns or rows of redundant memories and these are switched, four fuses O2 are added corresponding to each redundant memory, as in the circuit of FIG. 3.
さらにヒユーズα２とＮチャネルトランジスタ（ｌｌｃ
）の間にトランスファゲートトランジスタ（１８ａ）〜
（１８ｄ）を入れ、その導通及び非導通は、他の入力端
子面の信号をデコーダ（Ｉｇｌによってデコートし、そ
の信号によって制御する。Furthermore, fuse α2 and N-channel transistor (llc
) between the transfer gate transistor (18a) and
(18d) is inserted, and its conduction and non-conduction are controlled by decoding the signal on the other input terminal surface by a decoder (Igl) and using that signal.
まず冗長メモリ（３ａ）を使へているかどうかを調へる
時、デコーダ回路（１９）によってトラノスフＴ“−ト
ランジスタ（１８ａ）のみＯＮさせ、他のトランスファ
ゲートトランジスタ（１８ｂ）（１８ｃ）（１８ｄ’）
はＯＦＦさぜる。ここて入力端子ｆｌｆｍに、８ Ｖ
Ｌ：ｊ上Ｇつ電圧を加えてリーク電流の有無によ−て感
知てチる。First, when checking whether the redundant memory (3a) is used or not, the decoder circuit (19) turns on only the Tranosph T"-transistor (18a) and turns on the other transfer gate transistors (18b), (18c), and (18d'). )
is off. Here, 8 V is applied to the input terminal flfm.
Apply a voltage of G above L:j and sense the presence or absence of leakage current.
アドレス番地の感知については前述での−＼たとおり、
あらかしめ対応させている入力端子全ビレのリーク電流
の有無を調へることててきる。Regarding the sensing of the address, as mentioned above,
You can check whether there is any leakage current from all the input terminals that have been made compatible.
なお、上記実施例ては検知回路をＮチャネルトランジス
タ（Ｉｌａ）〜（Ｉｌｃ）のみて構成しているか、第５
図のようにＰチャネルトランジスタ■の抵抗成分を入れ
てもよく、まｔ：Ｃ３（チップセレクト）回路（２１）
のコントロール信号ＣＨによってスタンバイ時、導通を
完全にしゃ断してもよい。In addition, in the above embodiments, the detection circuit is configured only by N-channel transistors (Ila) to (Ilc), or is configured by the fifth transistor.
As shown in the figure, the resistance component of the P-channel transistor ■ may be included, or C3 (chip select) circuit (21)
Continuity may be completely cut off during standby using the control signal CH.
また、第６図のようにヒユーズ終端をＶｃｃてなく Ｇ
ＮＤに接地してもよく、この場合、入力端子ａｉ１９の
電圧は、３Ｖ以上でリーク電流か発生することになる。Also, as shown in Figure 6, do not connect the fuse terminal to Vcc.
It may be grounded to ND; in this case, if the voltage of the input terminal ai19 is 3V or more, leakage current will occur.
これらのいずれの方式であっても上記実施例と同様の効
果を奏する。Any of these methods produces the same effects as the above embodiments.
以上のようにこの発明によれば、冗長メモリの使用アド
レスに対応した入力端子からのリーク電流を感知するこ
とによって、使用している冗長メモリのアドレス番地を
知ることかでき、またパッケージされた製品の特性を見
る場合、特性を悪くしているのか冗長メモリかとうか、
又長期の寿命故障に関しても冗長メモリかとうかか容易
に判別できるという効果かある。As described above, according to the present invention, the address address of the redundant memory in use can be known by sensing the leakage current from the input terminal corresponding to the used address of the redundant memory, and the packaged product When looking at the characteristics of
Also, regarding long-term life failures, it is possible to easily determine whether the memory is redundant or not.
第１図はこの発明の一実施例である半導体メモリ装置の
回路図、第２図は第１図のメモリのブロック図、第３図
および第４図は複数の冗長メモリを不良メモリと切換え
る場合この発明の一実施例を示す回路図およびブロック
図、第５図・第６図はこの発明の他の実施例を示す半導
体メモリ装置の回路図、第７図は従来の半導体メモリ装
置のブロック図、第８図は従来およびこの発明共通のメ
モリアレイ部分の記憶回路の回路図である。
図において、（１１は主メモリ、（３） （３ａ）〜（
３ｄ）は冗長メモリ、（８１（８ａ）〜（８ｄ）は主メ
モリ内の不良メモリ、（ｌｌａ）〜（ｌｌｃ）はＮチャ
ネルトランジスタ、α２はヒユーズ、０３はインバータ
、α４は内部回路信号線、０９はＶｃｃ、（１Ｇは入力
端子、０′７１は他の入力端子、ＱＩＤ（１８ａ）〜（
＋８ｄ）＋まトランスファゲートトランジスタ、（１９
１はデコーダ、翰はＰチャネルトランジスタ、（２１）
はチップセレクト回路を示す。
なお、図中、同一符号は同一、または相当部分を示す。FIG. 1 is a circuit diagram of a semiconductor memory device that is an embodiment of the present invention, FIG. 2 is a block diagram of the memory shown in FIG. 1, and FIGS. 3 and 4 show a case where multiple redundant memories are replaced with defective memories A circuit diagram and a block diagram showing one embodiment of this invention, FIGS. 5 and 6 are circuit diagrams of a semiconductor memory device showing another embodiment of this invention, and FIG. 7 is a block diagram of a conventional semiconductor memory device. , FIG. 8 is a circuit diagram of a memory circuit of a memory array portion common to the conventional device and the present invention. In the figure, (11 is the main memory, (3) (3a) to (
3d) is a redundant memory, (81 (8a) to (8d) are defective memories in the main memory, (lla) to (llc) are N-channel transistors, α2 is a fuse, 03 is an inverter, α4 is an internal circuit signal line, 09 is Vcc, (1G is an input terminal, 0'71 is another input terminal, QID (18a) to (
+8d)+transfer gate transistor, (19
1 is a decoder, the wire is a P-channel transistor, (21)
indicates a chip select circuit. In addition, in the figures, the same reference numerals indicate the same or equivalent parts.
Claims (1)
内部回路へ信号を伝える経路と、入力端子に所定の電圧
以上の電圧を加えた場合に信号を伝える検知回路を備え
、前記検知回路終端には、トランスファゲートとヒュー
ズを直列に有し、前記ヒューズ終端は接地もしくは所望
の電圧に固定し、前記トランスファゲートは他の入力端
子の制御信号により導通もしくは非導通を制御され、前
記ヒューズの切断は冗長メモリの使用アドレスに対応さ
せ、上記入力端子からのリーク電流の有無によって、使
用している冗長メモリのアドレス番地を感知することが
てきるようにしたことを特徴とする半導体メモリ装置。It has at least a main memory and a redundant memory, a path for transmitting a signal from an input terminal to an internal circuit, and a detection circuit for transmitting a signal when a voltage higher than a predetermined voltage is applied to the input terminal. , a transfer gate and a fuse are connected in series, the end of the fuse is grounded or fixed to a desired voltage, the transfer gate is controlled to be conductive or non-conductive by a control signal from another input terminal, and the cutting of the fuse is redundant. 1. A semiconductor memory device characterized in that an address address of a redundant memory being used can be sensed based on the presence or absence of a leakage current from the input terminal in correspondence with a used address of the memory.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2336183A JPH04205897A (en) | 1990-11-29 | 1990-11-29 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2336183A JPH04205897A (en) | 1990-11-29 | 1990-11-29 | Semiconductor memory device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04205897A true JPH04205897A (en) | 1992-07-28 |
Family
ID=18296514
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2336183A Pending JPH04205897A (en) | 1990-11-29 | 1990-11-29 | Semiconductor memory device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04205897A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6930935B2 (en) | 2003-02-14 | 2005-08-16 | Elpida Memory Inc. | Redundancy circuit and semiconductor device using the same |
| US7996590B2 (en) * | 2004-12-30 | 2011-08-09 | Samsung Electronics Co., Ltd. | Semiconductor memory module and semiconductor memory system having termination resistor units |
-
1990
- 1990-11-29 JP JP2336183A patent/JPH04205897A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6930935B2 (en) | 2003-02-14 | 2005-08-16 | Elpida Memory Inc. | Redundancy circuit and semiconductor device using the same |
| US7996590B2 (en) * | 2004-12-30 | 2011-08-09 | Samsung Electronics Co., Ltd. | Semiconductor memory module and semiconductor memory system having termination resistor units |
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