JPH04205435A - インサーキットエミュレータ装置 - Google Patents
インサーキットエミュレータ装置Info
- Publication number
- JPH04205435A JPH04205435A JP2336069A JP33606990A JPH04205435A JP H04205435 A JPH04205435 A JP H04205435A JP 2336069 A JP2336069 A JP 2336069A JP 33606990 A JP33606990 A JP 33606990A JP H04205435 A JPH04205435 A JP H04205435A
- Authority
- JP
- Japan
- Prior art keywords
- dram
- circuit
- mpu
- address bus
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 101150073096 NRAS gene Proteins 0.000 abstract description 8
- 238000004088 simulation Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 9
- 230000006870 function Effects 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は、インサーキットエミュレータ装置に関し、特
にダイナミック型のランダムアクセスメモリ（ＤＲＡＭ
）コントローラとマイクロプロセッサとを備えたターゲ
ット回路のインサーキットエミュレーションを実施する
のに用いて好適なインサーキットエミュレータ装置に関
する。
にダイナミック型のランダムアクセスメモリ（ＤＲＡＭ
）コントローラとマイクロプロセッサとを備えたターゲ
ット回路のインサーキットエミュレーションを実施する
のに用いて好適なインサーキットエミュレータ装置に関
する。
（従来の技術）
第２図は、−船釣なりＲＡＭを含むマイクロプロセッサ
システムのブロック図である。第２図に示すように、マ
イクロプロセッサ１にはＭＰ Ｕ７ドレスバス２とデー
タバス３が接続されている。
システムのブロック図である。第２図に示すように、マ
イクロプロセッサ１にはＭＰ Ｕ７ドレスバス２とデー
タバス３が接続されている。
データバス３はＤ ＲＡ Ｍブロック６に接続される。
そして、Ｄ ＲＡ Ｍブロック６に対するアドレス制御
はＤＲＡＭコントローラ４を介して行なわれる。
はＤＲＡＭコントローラ４を介して行なわれる。
マイクロプロセッサ１とＤ ＲＡ Ｍコントローラ４の
間は、ｋｆＰＵアドレスバス２とチップセレクト信号ｎ
Ｃ５（−Ｃ５）で接続されている。ＤＲＡＭコントロー
ラ４とＤ ＲＡ Ｍブロック６の間は、ＤＲＡＭ用ロー
／カラムアドレスバスラと、ローアドレス選択信号ｎＲ
ＡＳ （＝ＲＡＳ）と、カラムアドレス選択信号ｎＣＡ
Ｓ （＝ＣＡＳ）と、ライトイネーブル信号ｎ Ｗ Ｅ
（−Ｗ Ｅ ）で接続されている。
間は、ｋｆＰＵアドレスバス２とチップセレクト信号ｎ
Ｃ５（−Ｃ５）で接続されている。ＤＲＡＭコントロー
ラ４とＤ ＲＡ Ｍブロック６の間は、ＤＲＡＭ用ロー
／カラムアドレスバスラと、ローアドレス選択信号ｎＲ
ＡＳ （＝ＲＡＳ）と、カラムアドレス選択信号ｎＣＡ
Ｓ （＝ＣＡＳ）と、ライトイネーブル信号ｎ Ｗ Ｅ
（−Ｗ Ｅ ）で接続されている。
以上のような構成において、マイクロプロセッサ１から
ＤＲＡＭブロック６を制御は以下のように行なわれる。
ＤＲＡＭブロック６を制御は以下のように行なわれる。
即ち、マイクロプロセッサ１からＭＰＵアドレスバス２
、ＤＲＡＭコントローラ４及びＤＲＡＭ用ロー／カラム
アドレスバス５を介してＤＲＡＭブロック６にアドレス
を加える。これによりＤＲＡＭブロック６のアドレスを
指定する。一方、チップセレクト信号ｎＣ３てＤ ＲＡ
Ｍコントローラ４を選択する。これによりＤ ＲＡ
Ｍコントローラ４からローアドレス選択信号ｎＲＡＳ、
カラムアドレス選択信号ｎＣＡＳ、ライトイネーブル信
号ｎＷＥを出力させる。これにより、Ｄ ＲＡ Ｆｖ１
ブロック６に対するデータの書き込み／読み出しを制御
する。そして、データ／１ス３を通じて書き込み／読み
出しデータの入出力を実行する。
、ＤＲＡＭコントローラ４及びＤＲＡＭ用ロー／カラム
アドレスバス５を介してＤＲＡＭブロック６にアドレス
を加える。これによりＤＲＡＭブロック６のアドレスを
指定する。一方、チップセレクト信号ｎＣ３てＤ ＲＡ
Ｍコントローラ４を選択する。これによりＤ ＲＡ
Ｍコントローラ４からローアドレス選択信号ｎＲＡＳ、
カラムアドレス選択信号ｎＣＡＳ、ライトイネーブル信
号ｎＷＥを出力させる。これにより、Ｄ ＲＡ Ｆｖ１
ブロック６に対するデータの書き込み／読み出しを制御
する。そして、データ／１ス３を通じて書き込み／読み
出しデータの入出力を実行する。
以上のような構成においては、マイクロプロセッサ１用
のＭＰＵアドレスバス２と、Ｄ ＲＡ Ｍブロック６用
のＤＲＡＭ用ロー／カラムアドレスバス５はそれぞれ区
別された専用のアドレス線になっている。このため、各
アドレスか干渉することはない。したがって、マイクロ
プロセッサ１の動作をエミュレーションするためのイン
サーキットエミュレータ装置の接続や運用も簡単に行な
うことができる。
のＭＰＵアドレスバス２と、Ｄ ＲＡ Ｍブロック６用
のＤＲＡＭ用ロー／カラムアドレスバス５はそれぞれ区
別された専用のアドレス線になっている。このため、各
アドレスか干渉することはない。したがって、マイクロ
プロセッサ１の動作をエミュレーションするためのイン
サーキットエミュレータ装置の接続や運用も簡単に行な
うことができる。
一方、第３図は、マイクロプロセッサ１中にＤＲＡＭコ
ントローラ４を内蔵した構成を例示するブロック図であ
る。この第３図に示すように、ＤＲＡＭコントローラ４
をマイクロプロセッサ１に内蔵したため、マイクロプロ
セッサ１からは、ＭＰＵアドレスバス２と、ＤＲＡＭブ
ロック６専用のＤＲＡＭ用ロー／カラムアドレスバス５
か導出され、さらに、マイクロプロセッサ１に内蔵され
るＤＲＡＭコントローラ４からＤＲＡＭブロック６に対
しては、直接、ローアドレス選択信号ｎＲＡＳ、カラム
アドレス選択信号ｎＣＡＳ、ライトイネーブル信号ｎＷ
Ｅが出力される。
ントローラ４を内蔵した構成を例示するブロック図であ
る。この第３図に示すように、ＤＲＡＭコントローラ４
をマイクロプロセッサ１に内蔵したため、マイクロプロ
セッサ１からは、ＭＰＵアドレスバス２と、ＤＲＡＭブ
ロック６専用のＤＲＡＭ用ロー／カラムアドレスバス５
か導出され、さらに、マイクロプロセッサ１に内蔵され
るＤＲＡＭコントローラ４からＤＲＡＭブロック６に対
しては、直接、ローアドレス選択信号ｎＲＡＳ、カラム
アドレス選択信号ｎＣＡＳ、ライトイネーブル信号ｎＷ
Ｅが出力される。
以上のような構成において、マイクロプロセッサ１によ
るＤＲＡＭブロック６の制御は以下のように行われる。
るＤＲＡＭブロック６の制御は以下のように行われる。
即ち、マイクロプロセッサ１は、ＤＲＡＭ用ロー／カラ
ムアドレスバスラを介して、直接、ＤＲＡＭブロック６
のアドレスを指定する。
ムアドレスバスラを介して、直接、ＤＲＡＭブロック６
のアドレスを指定する。
一方、マイクロプロセッサ１からＤＲＡＭブロック６に
対しては、直接、ローアドレス選択信号ｎＲＡＳやカラ
ムアドレス選択信号ｎ ＣＡ Ｓ ｓライトイネーブル
信号ｎＷＥを出力させる。これにより、ＤＲＡＭブロッ
ク６に対するデータの書き込み／読み出しを制御する。
対しては、直接、ローアドレス選択信号ｎＲＡＳやカラ
ムアドレス選択信号ｎ ＣＡ Ｓ ｓライトイネーブル
信号ｎＷＥを出力させる。これにより、ＤＲＡＭブロッ
ク６に対するデータの書き込み／読み出しを制御する。
さらに、データバス３を通じて、ＤＲＡＭ用ロー／カラ
ムアドレスバス５により指定されたアドレスに対するデ
ータの書き込み及び読み出しを実行する。
ムアドレスバス５により指定されたアドレスに対するデ
ータの書き込み及び読み出しを実行する。
以上のような構成においても、マイクロプロセッサ１月
のＭＰＵアドレスバス２と、ＤＲＡＭブロック６用のＤ
ＲＡＭ用ロー／カラムアドレスバス５とは、分離されて
いる。このため、マイクロプロセッサ１の動作をエミュ
レーションするためのインサーキットエミュレータ装置
を簡単に接続し運用することができる。
のＭＰＵアドレスバス２と、ＤＲＡＭブロック６用のＤ
ＲＡＭ用ロー／カラムアドレスバス５とは、分離されて
いる。このため、マイクロプロセッサ１の動作をエミュ
レーションするためのインサーキットエミュレータ装置
を簡単に接続し運用することができる。
（発明が解決しようとする課８）
ところが、上記第２図及び第３図の装置にはアドレス線
の数が多くなるという欠点がある。即ち、第２図の構成
のように、外に設けたＤＲＡＭコントローラ４からＤＲ
ＡＭ用ロー／カラムアドレスバス５を通じてＤＲＡＭブ
ロック６を制御するようにしたり、第３図の構成のよう
にマイクロプロセッサ１から別のＤＲＡＭ用ロー／カラ
ムアドレスバス５を導出し、これを通じてＤＲＡＭプロ
ッり６のアドレス指定を行なうような構成では、とうし
てもアドレス線の数が増大するのが避けられない。特に
、今後のＤＲＡＭブロック６のビットサイズの大規模化
を考えると、アドレス線の数の増大か、著しく回路構成
上非常な無駄を生じることになる。
の数が多くなるという欠点がある。即ち、第２図の構成
のように、外に設けたＤＲＡＭコントローラ４からＤＲ
ＡＭ用ロー／カラムアドレスバス５を通じてＤＲＡＭブ
ロック６を制御するようにしたり、第３図の構成のよう
にマイクロプロセッサ１から別のＤＲＡＭ用ロー／カラ
ムアドレスバス５を導出し、これを通じてＤＲＡＭプロ
ッり６のアドレス指定を行なうような構成では、とうし
てもアドレス線の数が増大するのが避けられない。特に
、今後のＤＲＡＭブロック６のビットサイズの大規模化
を考えると、アドレス線の数の増大か、著しく回路構成
上非常な無駄を生じることになる。
以上のことを考えて、本発明者は以下のことを考えるに
至った。即ち、第４図のブロック図に示すように、マイ
クロプロセッサ１とＤＲＡＭコントローラ４を含むエミ
ュレーション対象としてのターゲット回路ブロック１３
から、データバス３と、ＭＰＵ／ＤＲＡＭ用ロー／カラ
ムアドレスバス７とを導出し、これらをＤＲＡＭブロッ
ク６に接続する。そして、ローアドレス選択信号ｎ Ｒ
Ａ Ｓ ｓカラムアドレス選択信号ｎＣＡＳ、ライトイ
ネーブル信号ｎＷＥによりＤＲＡＭブロック６の制御を
行なう方式が考えられる。このようなシステムでは、マ
イクロプロセッサ１が起動して内部のＤＲＡＭが動作す
る場合は、内部的にマイクロプロセッサ１のアドレスと
ＤＲＡＭブロック６のアドレスとが干渉しないように設
計することは可能である。
至った。即ち、第４図のブロック図に示すように、マイ
クロプロセッサ１とＤＲＡＭコントローラ４を含むエミ
ュレーション対象としてのターゲット回路ブロック１３
から、データバス３と、ＭＰＵ／ＤＲＡＭ用ロー／カラ
ムアドレスバス７とを導出し、これらをＤＲＡＭブロッ
ク６に接続する。そして、ローアドレス選択信号ｎ Ｒ
Ａ Ｓ ｓカラムアドレス選択信号ｎＣＡＳ、ライトイ
ネーブル信号ｎＷＥによりＤＲＡＭブロック６の制御を
行なう方式が考えられる。このようなシステムでは、マ
イクロプロセッサ１が起動して内部のＤＲＡＭが動作す
る場合は、内部的にマイクロプロセッサ１のアドレスと
ＤＲＡＭブロック６のアドレスとが干渉しないように設
計することは可能である。
ところが、このようなマイクロプロセッサシステムの開
発を行なう場合のデバッグ作業に当たっては、必ずＩＣ
Ｅを使用してシステムの検証する必要かある。この場合
、エミユレーション用のメインのマイクロプロセッサは
、ターゲット回路ブロック１３内のマイクロプロセッサ
１てはなく、ＩＣＥ内のマイクロプロセッサとなる。こ
の場合、ターゲット回路ブロック１３からＤＲＡＭブロ
ック６のアドレス設定を行なうためのアドレスと、ター
ゲット回路ブロック１３内のマイクロプロセッサ１月の
アドレスとの干渉を防ぐためのインサーキットエミュレ
ータ装置が必要となる。
発を行なう場合のデバッグ作業に当たっては、必ずＩＣ
Ｅを使用してシステムの検証する必要かある。この場合
、エミユレーション用のメインのマイクロプロセッサは
、ターゲット回路ブロック１３内のマイクロプロセッサ
１てはなく、ＩＣＥ内のマイクロプロセッサとなる。こ
の場合、ターゲット回路ブロック１３からＤＲＡＭブロ
ック６のアドレス設定を行なうためのアドレスと、ター
ゲット回路ブロック１３内のマイクロプロセッサ１月の
アドレスとの干渉を防ぐためのインサーキットエミュレ
ータ装置が必要となる。
本発明は、上記に鑑みてなされたもので、その目的は、
ＤＲＡＭのロー／カラムアドレス設定用のアドレス線と
、エミュレータからのアドレス線とを、アダプタを介し
て共用化し、アダプタにより両アドレス線間の接続と切
り離しとを適宜実行するようにして、アドレスの干渉を
防止し、これにより、アドレス線の増加を防ぎなから、
簡単にしかも効果的に、回路エミュレーションを実施す
ることのできるインサーキットエミュレータ装置を提供
することにある。
ＤＲＡＭのロー／カラムアドレス設定用のアドレス線と
、エミュレータからのアドレス線とを、アダプタを介し
て共用化し、アダプタにより両アドレス線間の接続と切
り離しとを適宜実行するようにして、アドレスの干渉を
防止し、これにより、アドレス線の増加を防ぎなから、
簡単にしかも効果的に、回路エミュレーションを実施す
ることのできるインサーキットエミュレータ装置を提供
することにある。
（課題を解決するための手段）
本発明の要旨は、マイクロプロセッサとＤＲＡＭコント
ローラとを有するターゲット回路をインサーキットエミ
ュレーションするインサーキットエミュレータ装置であ
って、 前記ターゲット回路にＭＰＵ／ＤＲＡＭ用アドレスバス
色アドレスバスれ、メモリ制御信号によりアドレス指定
とデータの書き込み／読み出しが制御されるＤＲＡＭと
、 前記ターゲット回路にデータバスおよびコントロールバ
スを介してそれぞれ接続されると共に、ＭＰＵアドレス
バスが導出されている、前記ターゲット回路のエミュレ
ーションを行なうためのインサーキットエミュレーショ
ン手段と、前記ＭＰＵアドレスバスとＭＰＵ／ＤＲＡＭ
用アドレスバス色アドレスバス、前記メモリ制御信号に
基づきＭＰＵアドレスバスとＭＰＵ／ＤＲＡＭ用アドレ
スバス色アドレスバス切り離しするアダプタ回路と、 を備えるものとして構成される。
ローラとを有するターゲット回路をインサーキットエミ
ュレーションするインサーキットエミュレータ装置であ
って、 前記ターゲット回路にＭＰＵ／ＤＲＡＭ用アドレスバス
色アドレスバスれ、メモリ制御信号によりアドレス指定
とデータの書き込み／読み出しが制御されるＤＲＡＭと
、 前記ターゲット回路にデータバスおよびコントロールバ
スを介してそれぞれ接続されると共に、ＭＰＵアドレス
バスが導出されている、前記ターゲット回路のエミュレ
ーションを行なうためのインサーキットエミュレーショ
ン手段と、前記ＭＰＵアドレスバスとＭＰＵ／ＤＲＡＭ
用アドレスバス色アドレスバス、前記メモリ制御信号に
基づきＭＰＵアドレスバスとＭＰＵ／ＤＲＡＭ用アドレ
スバス色アドレスバス切り離しするアダプタ回路と、 を備えるものとして構成される。
（作 用）
本発明のインサーキットエミュレータ装置においては、
インサーキットエミュレーション手段からターゲット回
路を通じてＤＲＡＭをアクセスするに当たっては、この
アクセスをターゲット回路から出力されるメモリ制御信
号に基づいて検出する。そして、アダプタ回路により、
インサーキットエミュレーション手段から導出されてい
るＭＰＵアドレスバスと、ターゲット回路手段とＤＲＡ
Ｍブロック６を結ぶＭＰＵ／ＤＲＡＭ用アドレスバス色
アドレスバスることにより、アドレスの干渉が防止され
る。
インサーキットエミュレーション手段からターゲット回
路を通じてＤＲＡＭをアクセスするに当たっては、この
アクセスをターゲット回路から出力されるメモリ制御信
号に基づいて検出する。そして、アダプタ回路により、
インサーキットエミュレーション手段から導出されてい
るＭＰＵアドレスバスと、ターゲット回路手段とＤＲＡ
Ｍブロック６を結ぶＭＰＵ／ＤＲＡＭ用アドレスバス色
アドレスバスることにより、アドレスの干渉が防止され
る。
（実施例）
以ド、図面を参照しながら、本発明の詳細な説明する。
第１図は本発明の一実施例に係るインサーキットエミュ
レータ装置のブロック図である。この第１図において、
インサーキットエミュレータ（ＩＣＥ）１０は、データ
バス３を介して、エミュレーション対象としてのターゲ
ット回路ブロック１３と、ＤＲＡＭブロック６とそれぞ
れデータを接続している。そし、て、ターゲット回路ブ
ロック１３とＤ ＲＡ Ｍブロック６との間は、ＭＰＵ
／Ｄ ＲＡ Ｍ用ロー／カラムアドレスバス７て接続さ
れる。ＭＰＵ／ＤＲＡＭ用ロー／カラムアドレスバス７
とＩＣＥＩＯ用のＭＰＵアドレスバス２とは、３ステー
トバツフア９を介して接続される。
レータ装置のブロック図である。この第１図において、
インサーキットエミュレータ（ＩＣＥ）１０は、データ
バス３を介して、エミュレーション対象としてのターゲ
ット回路ブロック１３と、ＤＲＡＭブロック６とそれぞ
れデータを接続している。そし、て、ターゲット回路ブ
ロック１３とＤ ＲＡ Ｍブロック６との間は、ＭＰＵ
／Ｄ ＲＡ Ｍ用ロー／カラムアドレスバス７て接続さ
れる。ＭＰＵ／ＤＲＡＭ用ロー／カラムアドレスバス７
とＩＣＥＩＯ用のＭＰＵアドレスバス２とは、３ステー
トバツフア９を介して接続される。
３ステートバツフア９と３ステ一トバツフア制御回路１
１とがＩＣＥアダプタ回路１２を構成している。３ステ
一トバツフア制御回路１１に対しては、ターゲット回路
ブロック１３からローアドレス選択信号ｎＲＡＳとカラ
ムアドレス選択信号ｎＣＡＳとが与えられ、さらにクロ
ック信号ＣＬＫとリセット信号ｎＲＥＳＥＴ （−ＲＥＳＥＴ）が外部から入力される。そして、３ス
テ一トバツフア制御回路ユ１から３ステートバゾフア９
にイネーブル信号ＥＮか出力される。
１とがＩＣＥアダプタ回路１２を構成している。３ステ
一トバツフア制御回路１１に対しては、ターゲット回路
ブロック１３からローアドレス選択信号ｎＲＡＳとカラ
ムアドレス選択信号ｎＣＡＳとが与えられ、さらにクロ
ック信号ＣＬＫとリセット信号ｎＲＥＳＥＴ （−ＲＥＳＥＴ）が外部から入力される。そして、３ス
テ一トバツフア制御回路ユ１から３ステートバゾフア９
にイネーブル信号ＥＮか出力される。
ターゲット回路ブロック１３からＤ ＲＡ ｋ１ブロッ
ク６に対しては、ローアドレス選択信号ｎＲＡＳ。
ク６に対しては、ローアドレス選択信号ｎＲＡＳ。
カラムアドレス選択１６号ｎ ＣＡ Ｓ ｓライトイネ
ーブル信号ｎＷＥか与えられる。
ーブル信号ｎＷＥか与えられる。
以上のような構成において、次にその動作を説明する。
先ず、ＩＣＥＩ（１側のマイクロプロセッサによりター
ゲット回路ブロック］３をエミュレーションするために
、ターゲット回路ブロック１３側のＤＲＡＭコントロー
ラ４を起動する。この場合、ＤＲＡＭコントローラ４か
らＤＲＡＭブロック６に対して、ローアドレス選択信号
ｎＲＡＳ、カラムアドレス選択信号ｎ ＣＡ Ｓなどの
制御信号が出力される。これらの信号は、それらの信号
がＤＲＡＭブロック６に対する読み出しまたは書き込み
用のタイミングで出力されたときにのみ、３ステ一トバ
ツフア制御回路１１で検出される。これによりイネーブ
ル信号ＥＮによって３ステートバツフア９がハイインピ
ーダンスにされる。これにより、ＭＰＵアドレスバス２
とＭＰ Ｕ ／ Ｄ ＲＡ〜１用ロー／カラムアドレス
バス７との間のアドレスの干渉が防１トされる。これに
より、Ｄ ＲＡ Ｍコントローラ４で発生したアドレス
をＤ ＲＡ Ｍブロック６に入力することができる。
ゲット回路ブロック］３をエミュレーションするために
、ターゲット回路ブロック１３側のＤＲＡＭコントロー
ラ４を起動する。この場合、ＤＲＡＭコントローラ４か
らＤＲＡＭブロック６に対して、ローアドレス選択信号
ｎＲＡＳ、カラムアドレス選択信号ｎ ＣＡ Ｓなどの
制御信号が出力される。これらの信号は、それらの信号
がＤＲＡＭブロック６に対する読み出しまたは書き込み
用のタイミングで出力されたときにのみ、３ステ一トバ
ツフア制御回路１１で検出される。これによりイネーブ
ル信号ＥＮによって３ステートバツフア９がハイインピ
ーダンスにされる。これにより、ＭＰＵアドレスバス２
とＭＰ Ｕ ／ Ｄ ＲＡ〜１用ロー／カラムアドレス
バス７との間のアドレスの干渉が防１トされる。これに
より、Ｄ ＲＡ Ｍコントローラ４で発生したアドレス
をＤ ＲＡ Ｍブロック６に入力することができる。
次に、ターゲット回路ブロック１３のＤ ＲＡ Ｍコン
トローラ４からローアドレス選択信号ｎＲＡＳやカラム
アドレス選択信号ｎＣＡＳが出力されていない場合や、
出力されたとしてもＤＲＡＭブロック６の読み出しまた
は書き込みのタイミングでない場合について説明する。
トローラ４からローアドレス選択信号ｎＲＡＳやカラム
アドレス選択信号ｎＣＡＳが出力されていない場合や、
出力されたとしてもＤＲＡＭブロック６の読み出しまた
は書き込みのタイミングでない場合について説明する。
これらの場合は、３ステ一トバツフア制御回路１１から
のイネーブル信号ＥＮによって３ステートバツフア９は
スルーとなる。これにより、ＭＰＵアドレスバス２とＭ
ＰＵ／ＤＲＡＭ用ロー／カラムアドレスバス７とは接続
された状態となる。これにより、それらのバスは、ＤＲ
ＡＭブロック６のアクセス以外の用途に用いられること
になる。
のイネーブル信号ＥＮによって３ステートバツフア９は
スルーとなる。これにより、ＭＰＵアドレスバス２とＭ
ＰＵ／ＤＲＡＭ用ロー／カラムアドレスバス７とは接続
された状態となる。これにより、それらのバスは、ＤＲ
ＡＭブロック６のアクセス以外の用途に用いられること
になる。
その結果、ＤＲＡＭブロック６のアクセス時におけるＤ
ＲＡＭ用ロー／カラムアドレスバス７のアドレスと、マ
イクロプロセッサ１に接続されるＭＰＵアドレスバス２
のアドレスとを防止することができる。
ＲＡＭ用ロー／カラムアドレスバス７のアドレスと、マ
イクロプロセッサ１に接続されるＭＰＵアドレスバス２
のアドレスとを防止することができる。
なお、上記実施例では、ＭＰＵアドレスバス２とＭＰＵ
／ＤＲＡＭ川ロー／カラム用ドレスバス７との間の接続
と切り離しとを、３ステートバツフア９で行なう場合を
例示した。しかしながら、電子的なスイッチ手段で同等
機能をもたせることもできる。
／ＤＲＡＭ川ロー／カラム用ドレスバス７との間の接続
と切り離しとを、３ステートバツフア９で行なう場合を
例示した。しかしながら、電子的なスイッチ手段で同等
機能をもたせることもできる。
本発明によれば、Ｄ ＲＡ Ｍコントローラを内蔵する
ターゲット回路をインサーキットエミュレーションする
場合、インサーキットエミュレータ側のアドレスバスと
ＤＲＡＭ側のアドレスバスとの間を、アダプタで接続ま
たは切り離しするようにしたので、アドレス線の増大を
防止しながら、アドレスの干渉を防止しつつ、簡単にし
かも確実に、インサーキットエミュレーションを行なう
ことができる。
ターゲット回路をインサーキットエミュレーションする
場合、インサーキットエミュレータ側のアドレスバスと
ＤＲＡＭ側のアドレスバスとの間を、アダプタで接続ま
たは切り離しするようにしたので、アドレス線の増大を
防止しながら、アドレスの干渉を防止しつつ、簡単にし
かも確実に、インサーキットエミュレーションを行なう
ことができる。
第１図は本発明の一実施例に係るインサーキットエミュ
レータ装置のブロック図、第２図は一般的なりＲＡＭを
含むマイクロプロセッサシステムのブロック図、第３図
はＤ ＲＡ Ｍを含むマイクロプロセッサシステムでＤ
ＲＡ Ｍコントローラを内蔵した構成を例示するブロ
ック図、第４図はマイクロプロセッサのアドレスバスと
Ｄ ＲＡ Ｍのアドレスバスを共通化したシステムのブ
ロック図である。 １・・・マイクロプロセッサ、２・・・ＭＰＵアドレス
バス、３・・・データバス、４・・・Ｄ ＲＡ Ｍコン
トローラ、５・・・Ｄ ＲＡ Ｍ用ロー／カラムアドレ
スバス、６・・・ＤＲＡＭブロック、７・・・ＭＰＵ／
ＤＲＡＭ用ロー／カラムアロー／カラムアドレスバスト
ロールバス、９・・・３ステートバツフア、１０・・・
ＩＣＥ。 １１・・・３ステ一トバツフア制御回路、１２・・・Ｉ
ＣＥアダプタ回路、１３・・・ターゲット回路ブロック
。 出願人代理人 佐 藤 −雄 第３図（従来例）
レータ装置のブロック図、第２図は一般的なりＲＡＭを
含むマイクロプロセッサシステムのブロック図、第３図
はＤ ＲＡ Ｍを含むマイクロプロセッサシステムでＤ
ＲＡ Ｍコントローラを内蔵した構成を例示するブロ
ック図、第４図はマイクロプロセッサのアドレスバスと
Ｄ ＲＡ Ｍのアドレスバスを共通化したシステムのブ
ロック図である。 １・・・マイクロプロセッサ、２・・・ＭＰＵアドレス
バス、３・・・データバス、４・・・Ｄ ＲＡ Ｍコン
トローラ、５・・・Ｄ ＲＡ Ｍ用ロー／カラムアドレ
スバス、６・・・ＤＲＡＭブロック、７・・・ＭＰＵ／
ＤＲＡＭ用ロー／カラムアロー／カラムアドレスバスト
ロールバス、９・・・３ステートバツフア、１０・・・
ＩＣＥ。 １１・・・３ステ一トバツフア制御回路、１２・・・Ｉ
ＣＥアダプタ回路、１３・・・ターゲット回路ブロック
。 出願人代理人 佐 藤 −雄 第３図（従来例）
Claims (1)
- 【特許請求の範囲】 マイクロプロセッサとＤＲＡＭコントローラとを有する
ターゲット回路をインサーキットエミュレーションする
インサーキットエミュレータ装置であって、 前記ターゲット回路にＭＰＵ／ＤＲＡＭ用アドレスバス
を通じて接続され、メモリ制御信号によりアドレス指定
とデータの書き込み／読み出しが制御されるＤＲＡＭと
、 前記ターゲット回路にデータバスおよびコントロールバ
スを介してそれぞれ接続されると共に、ＭＰＵアドレス
バスが導出されている、前記ターゲット回路のエミュレ
ーションを行なうためのインサーキットエミュレーショ
ン手段と、 前記ＭＰＵアドレスバスとＭＰＵ／ＤＲＡＭ用アドレス
バスとの間に介在し、前記メモリ制御信号に基づきＭＰ
ＵアドレスバスとＭＰＵ／ＤＲＡＭ用アドレスバスとの
間を接続／切り離しするアダプタ回路と、 を備えることを特徴とするインサーキットエミュレータ
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2336069A JPH04205435A (ja) | 1990-11-30 | 1990-11-30 | インサーキットエミュレータ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2336069A JPH04205435A (ja) | 1990-11-30 | 1990-11-30 | インサーキットエミュレータ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04205435A true JPH04205435A (ja) | 1992-07-27 |
Family
ID=18295375
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2336069A Pending JPH04205435A (ja) | 1990-11-30 | 1990-11-30 | インサーキットエミュレータ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04205435A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100362188B1 (ko) * | 1995-06-30 | 2003-03-26 | 주식회사 하이닉스반도체 | 디램에뮬레이션장치 |
-
1990
- 1990-11-30 JP JP2336069A patent/JPH04205435A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100362188B1 (ko) * | 1995-06-30 | 2003-03-26 | 주식회사 하이닉스반도체 | 디램에뮬레이션장치 |
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