JPH04199626A - Semiconductor device and manufacture thereof - Google Patents
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Abstract
Description
【発明の詳細な説明】
［発明の目的コ
（産業上の利用分野）
本発明は、半導体装置およびその製造方法に係り、とく
にその半導体基板上の配線間もしくは配線と半導体基板
の所定の領域とを電気的に接続するためのコンタクトプ
ラグを埋め込んだコンタクト孔の構造およびその製造方
法に関するものである。[Detailed Description of the Invention] [Purpose of the Invention (Industrial Field of Application) The present invention relates to a semiconductor device and a method for manufacturing the same, and particularly relates to a semiconductor device and a method for manufacturing the same. The present invention relates to a structure of a contact hole in which a contact plug is embedded for electrical connection, and a method of manufacturing the same.
（従来の技術）
ＩＣＳＬＳＩなどの半導体装置において配線層間の接続
を確実にとることは、その信頼性向上のために必要なこ
とである。(Prior Art) Reliable connection between wiring layers in a semiconductor device such as an ICSLSI is necessary to improve its reliability.
現在、半導体基板上の配線間もしくは配線と半導体基板
の任意の表面領域とを電気的に接続する手段としては、
その両者間の絶縁膜にコンタクト孔を形成し、その孔内
に多結晶シリコンなどの導電材料を埋め込んでコンタク
トプラグとし、このプラグで両者を接続する方法がある
。プラグ材料としては、その他にアモルファス、単結晶
なとのシリコン、ＷＳＴｉ、Ｍｏなどの高融点金属およ
びそれらのシリサイドなどを用いることができる。Currently, the means for electrically connecting between wirings on a semiconductor substrate or between wirings and any surface area of a semiconductor substrate are as follows.
There is a method of forming a contact hole in the insulating film between the two, filling the hole with a conductive material such as polycrystalline silicon to form a contact plug, and connecting the two with this plug. In addition, as the plug material, amorphous or single crystal silicon, high melting point metals such as WSTi, Mo, and their silicides can be used.
一方、半導体基板上や配線間に形成される絶縁膜は、酸
化物、窒化物など種類は多いが、ボロンやリンなどを多
く含む、例えば、ＢＰＳＧなどのような材料が主として
用いられている。これは、この材料がメルト工程におい
てシリコン酸化物より平坦化しやすいことが大きな理由
であり、また、不純物のゲッタリング効果が認められる
のもその理由の１つである。On the other hand, there are many types of insulating films formed on semiconductor substrates and between wirings, such as oxides and nitrides, but materials containing large amounts of boron, phosphorus, etc., such as BPSG, are mainly used. The main reason for this is that this material is easier to planarize than silicon oxide in the melt process, and another reason is that it has an impurity gettering effect.
このリンやボロンを含む材料を用いて絶縁膜を形成する
場合に、半導体装置の製造工程において実行される熱処
理によりこの材料に含まれている不純物がコンタクト孔
内に埋め込まれたコンタクトプラグであるたとえば多結
晶シリコン中に滲み出すという現象がおきる。このとき
、滲み出てきた不純物と多結晶シリコンが異なる導電型
であるとコンタクトプラグのプラグ抵抗は上昇してしま
うという問題が発生する。For example, when an insulating film is formed using a material containing phosphorus or boron, impurities contained in this material are buried in the contact hole due to heat treatment performed in the semiconductor device manufacturing process. A phenomenon occurs in which it oozes into polycrystalline silicon. At this time, if the oozing impurities and polycrystalline silicon are of different conductivity types, a problem arises in that the plug resistance of the contact plug increases.
この様な弊害を無くすために、従来は、第８図にしめす
ように、半導体基板１上の層間絶縁膜４のコンタクト孔
６内側壁にシリコン窒化物などからなる不純物拡散防止
膜８を設けていた。この不純物拡散防止膜８によって多
結晶シリコン中の不純物プロファイルを安定に維持する
ことかできる。In order to eliminate such adverse effects, conventionally, as shown in FIG. 8, an impurity diffusion prevention film 8 made of silicon nitride or the like is provided on the inner wall of the contact hole 6 of the interlayer insulating film 4 on the semiconductor substrate 1. Ta. This impurity diffusion prevention film 8 makes it possible to maintain a stable impurity profile in polycrystalline silicon.
図において、層間絶縁膜４は、ＢＰＳＧからなり、その
コンタクト孔６はシリコン半導体基板１内の不純物拡散
領域２か部分的に露出するように形成されている。多結
晶シリコンから構成されたコンタクトプラグ１５は、そ
の中に埋め込まれていて、その上のＡｌ−３ｉ−Ｃｕ／
ＴｉＮ／Ｔｉ層からなる配線１１と前記領域２を電気的
に接続する。In the figure, an interlayer insulating film 4 is made of BPSG, and its contact hole 6 is formed so that an impurity diffusion region 2 in a silicon semiconductor substrate 1 is partially exposed. A contact plug 15 made of polycrystalline silicon is embedded therein, and an Al-3i-Cu/
The wiring 11 made of a TiN/Ti layer and the region 2 are electrically connected.
しかしながら、近年のＩＣ５ＬＳＩなとの半導体装置の
高集積化に伴う微細化傾向が著しくなると、これまでの
ようにコンタクト孔側壁に不純物拡散防止膜を設けると
、コンタクトプラグと半導体基板もしくはコンタクトプ
ラグの底面と直接接する半導体基板上に形成された他の
配線との接触面積は減少してしまい、場合によっては非
接触状態になることもあり、その結果コンタクト抵抗が
上昇し、この傾向は、微細化が進むほど顕著になる。However, in recent years, as the trend towards miniaturization has become more pronounced due to the increased integration of semiconductor devices such as IC5LSI, it has become difficult to provide impurity diffusion prevention films on the side walls of contact holes as in the past. The contact area with other wiring formed on the semiconductor substrate that is in direct contact with the semiconductor substrate decreases, and in some cases, it may become non-contact, resulting in an increase in contact resistance. It becomes more obvious as you progress.
（発明が解決しようとする課題）
以上のように、半導体装置の微細化につれて不純物拡散
防止膜を用いたコンタクト孔内のコンタクトプラグとそ
の底面で接する半導体基板の領域や配線との接触面積の
低下が顕著に現れるようになり、そのため、両者の接触
抵抗が上昇するなどの問題が生じていた。(Problems to be Solved by the Invention) As described above, as semiconductor devices become smaller, the contact area between the contact plug in the contact hole using an impurity diffusion prevention film and the area of the semiconductor substrate or wiring that comes into contact with the bottom surface of the contact plug decreases. This has caused problems such as an increase in contact resistance between the two.
本発明は、上記事情によって成されたものであり。第１
の目的は、コンタクト孔底面の接触面積を減らさずに、
絶縁膜からコンタクトプラグに拡散する不純物を確実に
阻止し、しかも低く安定な接触抵抗を維持することがで
きる半導体装置を提供することにあり、第２の目的は、
コンタクト孔底面の接触面積を減らさずに、絶縁膜から
コンタクトプラグに滲み出す不純物を確実に阻止し、し
かも低く安定な接触抵抗を維持することができるコンタ
クトプラグを有効に製造する半導体装置の製造方法を提
供する事にある。The present invention was made in view of the above circumstances. 1st
The purpose of is to reduce the contact area at the bottom of the contact hole.
The second object is to provide a semiconductor device that can reliably prevent impurities from diffusing from an insulating film to a contact plug and maintain a low and stable contact resistance.
A semiconductor device manufacturing method for effectively manufacturing a contact plug that can reliably prevent impurities from seeping into the contact plug from an insulating film and maintain low and stable contact resistance without reducing the contact area at the bottom of a contact hole. The goal is to provide the following.
［発明の構成］
上記課題を解決するために、本発明の半導体装置は、半
導体基板上に形成された少なくとも一つの配線と、前記
配線間もしくは前記半導体基板の所定の領域と前記配線
との間に形成され、コンタクト孔を有する絶縁膜と、前
記コンタクト孔の下部開口部を塞ぐように前記コンタク
ト孔内に配置された下地導電層と、前記コンタクト孔の
側壁に形成され、かつ、前記下地導電層表面に接し、前
記絶縁膜内の不純物が前記コンタクト孔内へ拡散するの
を防ぐ不純物拡散防止膜と、前記下地導電層上に形成さ
れ、前記コンタクト孔内を埋める導電層とを具備したこ
とを第１の特徴とし、前記半導体基板上に形成された少
なくとも一つの配線と、前記配線間もしくは前記半導体
基板の所定の領域と前記配線との間に形成され、コンタ
クト孔を有する絶縁膜と、前記コンタクト孔の下部開口
部を塞ぐように前記コンタクト孔内に配置され、その端
部が前記コンタクト孔側壁表面を被覆するように延在し
ている下地導電層と、前記コンタクト孔の側壁まで延在
している前記下地導電層の延在部分の表面に形成され、
前記絶縁膜内の不純物が前記コンタクト孔内へ拡散する
のを防ぐ不純物拡散防止膜と、前記下地導電層上に形成
され、前記コンタクト孔内を埋める導電層とを具備した
ことを第２の特徴としている。さらに、第３の特徴は、
前記コンタクト孔を有する絶縁膜が、不純物濃度のこと
なる２層以上の膜からなり、その最下層の膜はその上の
膜より不純物濃度が低くなっていることにある。第４の
特徴は、前記コンタクト孔を有する絶縁膜が、厚さ方向
に不純物濃度が異なり、その最下層の部分は、その上の
部分より不純物濃度が低いことにある。第５の特徴は、
前記コンタクト孔を有する絶縁膜が、不純物濃度のこと
なる２層以上の膜からなり、その最上の膜は、その下の
膜より不純物濃度が低いことにある。第６の特徴は、前
記下地導電層の厚さが、前記コンタクト孔を有する絶縁
膜の前記最下層の膜もしくは前記最下層の部分より薄い
事にある。第７の特徴は、前記不純物拡散防止膜か、酸
化シリコン、窒化シリコンおよび酸化窒化シリコンのう
ちから選ばれた材料からなることにある。第８の特徴は
、前記下地導電層は、ポリシリコン、アモルファスシリ
コンおよび単結晶シリコンのうちから選ばれた材料から
なることにある。第９の特徴は、前記導電層が、高融点
金属、高融点金属のシリサイド、アルミニウム、銅、金
、ポリシリコン、アモルファスシリコン、単結晶シリコ
ンおよびこれらの積層体のうちから選ばれたことにある
。そして、本発明の半導体装置の製造方法は、半導体基
板上にコンタクト孔を有する絶縁膜を形成する工程と、
前記半導体基板全面に導電層を被着する工程と前記導電
層全面に不純物拡散防止膜となる材料を被着する工程と
、前記コンタクト孔内を残して、前記被着した導電層お
よび不純物拡散防止膜となる材料をエツチング除去して
前記コンタクト孔の下部開口部および側壁に下地導電層
、この層の前記側壁部分の上に不純物拡散防止膜を形成
する工程と、前記コンタクト孔内の前記下地導電層の上
に導電層を形成する工程を具備したことを第１の特徴と
し、前記コンタクト孔を有する絶縁膜を２層以上の膜を
用いて形成し、その最上の膜をエツチングストッパーと
して用いることを第２の特徴としている。[Structure of the Invention] In order to solve the above problems, a semiconductor device of the present invention provides at least one wiring formed on a semiconductor substrate and a wire between the wiring or a predetermined area of the semiconductor substrate and the wiring. an insulating film formed on a side wall of the contact hole and having a contact hole; a base conductive layer disposed in the contact hole so as to close a lower opening of the contact hole; an impurity diffusion prevention film that is in contact with the layer surface and prevents impurities in the insulating film from diffusing into the contact hole; and a conductive layer that is formed on the base conductive layer and fills the contact hole. at least one wiring formed on the semiconductor substrate; an insulating film formed between the wiring or between a predetermined region of the semiconductor substrate and the wiring and having a contact hole; a base conductive layer disposed in the contact hole so as to close a lower opening of the contact hole and whose end portion extends to cover a side wall surface of the contact hole; and a base conductive layer extending to the side wall of the contact hole. formed on the surface of the extended portion of the underlying conductive layer that is present,
A second feature includes: an impurity diffusion prevention film that prevents impurities in the insulating film from diffusing into the contact hole; and a conductive layer formed on the underlying conductive layer and filling the inside of the contact hole. It is said that Furthermore, the third feature is
The insulating film having the contact hole is composed of two or more layers having different impurity concentrations, and the lowermost layer has a lower impurity concentration than the film above it. A fourth feature is that the insulating film having the contact hole has an impurity concentration that varies in the thickness direction, and the lowermost portion thereof has a lower impurity concentration than the upper portion. The fifth feature is
The insulating film having the contact hole is composed of two or more layers having different impurity concentrations, and the uppermost film has a lower impurity concentration than the film below. A sixth feature is that the thickness of the underlying conductive layer is thinner than the lowermost layer film or the lowermost layer portion of the insulating film having the contact hole. A seventh feature is that the impurity diffusion prevention film is made of a material selected from silicon oxide, silicon nitride, and silicon oxynitride. An eighth feature is that the underlying conductive layer is made of a material selected from polysilicon, amorphous silicon, and single crystal silicon. A ninth feature is that the conductive layer is selected from a high melting point metal, a silicide of a high melting point metal, aluminum, copper, gold, polysilicon, amorphous silicon, single crystal silicon, and a laminate thereof. . The method for manufacturing a semiconductor device of the present invention includes a step of forming an insulating film having a contact hole on a semiconductor substrate;
a step of depositing a conductive layer on the entire surface of the semiconductor substrate; a step of depositing a material to serve as an impurity diffusion prevention film over the entire surface of the conductive layer; forming a base conductive layer on the lower opening and sidewalls of the contact hole by etching away the material that will become the film, and forming an impurity diffusion prevention film on the sidewall portion of this layer; The first feature is that the insulating film having the contact hole is formed using two or more layers, and the uppermost film is used as an etching stopper. is the second feature.
（作用）
前記下地導電層と導電層とでコンタクトプラグを形成し
、コンタクトプラグを構成する下地導電層が、従来は不
純物拡散防止膜か占めていた部分にまで占有しているた
めに接触面積が広がって接触が確実になり、抵抗も下が
る。また、その下地導電層を、コンタクト孔側壁にまで
延在させると、その下地導電層の半導体基板への形成が
容易になるので製造工程が簡単になる。さらに、絶縁膜
の構造において、その最下層もしくは最下層および最上
層の不純物濃度を低くすることは、その部分からの不純
物の滲ろだしを防ぐためであり、これによって不純物の
絶縁膜からコンタクトプラクへの拡散防止作用を確実な
ものにする。(Function) A contact plug is formed by the base conductive layer and the conductive layer, and the contact area is reduced because the base conductive layer constituting the contact plug occupies the area conventionally occupied by the impurity diffusion prevention film. It spreads to ensure contact and lower resistance. Further, by extending the base conductive layer to the side wall of the contact hole, the base conductive layer can be easily formed on the semiconductor substrate, thereby simplifying the manufacturing process. Furthermore, in the structure of the insulating film, the purpose of lowering the impurity concentration in the bottom layer or the bottom and top layers is to prevent impurities from seeping out from that part. to ensure the prevention of diffusion.
（実施例） 以下、図面を参照して本発明の詳細な説明する。(Example) Hereinafter, the present invention will be described in detail with reference to the drawings.
実施例１
第１図（ａ）〜（ｉ）は、この発明の実施例１の半導体
装置を説明するための製造工程断面図である。まず、例
えば、Ｎ型シリコンからなる半導体基板１の所定の位置
に、例えば、イオン注入法のような周知の技術てＰ゛拡
散領域を形成する。Embodiment 1 FIGS. 1(a) to 1(i) are sectional views showing manufacturing steps for explaining a semiconductor device according to Embodiment 1 of the present invention. First, a P diffusion region is formed at a predetermined position of a semiconductor substrate 1 made of, for example, N-type silicon using a well-known technique such as ion implantation.
半導体基板１の表面に絶縁膜として例えばＣＶＤシリコ
ン酸化膜３を約１０００Ａ（オングストローム）堆積し
、さらに、この上にリンおよびボロンを含むシリケート
ガラス絶縁膜４を約８００ＯＡ堆積する。次いで、基板
全面に、例えば、ＣＶＤ酸化膜（ＳｉＣｈ）５を約１０
００Ａ堆積する。For example, a CVD silicon oxide film 3 having a thickness of about 1000 Å (angstroms) is deposited as an insulating film on the surface of the semiconductor substrate 1, and a silicate glass insulating film 4 containing phosphorus and boron is further deposited thereon to a thickness of about 800 Å. Next, for example, a CVD oxide film (SiCh) 5 is deposited about 10 times over the entire surface of the substrate.
00A deposited.
このＣＶＤ酸化膜は、後の工程において、堆積した埋め
込み材料をエッチバックする際のストッパーにすること
を主目的にしている（第１図（ａ））。ついて、第１図
（ｂ）のように、Ｐ十拡散領域２上の絶縁膜、すなわち
、ＣＶＤ酸化膜５、シリケルトガラス絶縁膜４およびＣ
ＶＤ酸化膜３をエツチング除去し、コンタクト孔６を開
口する。次いて、例えば、ＬＰＣＶＤ法により、基板全
面に下地導電層となる多結晶シリコン７を堆積する（第
１図（Ｃ））。この後、上記ＣＶＤ酸化膜５をエッチバ
ックストッパーにして多結晶シリコン７を全面エッチハ
ックし、コンタクト孔の底部に多結晶シリコンを数百へ
残す。次いて、多結晶シリコン７の上から例えばＢＦ２
をイオン注入することにより、Ｐ十拡散領域２と多結晶
シリコン７界面のミキシングを行う（第１図（ｄ））。The main purpose of this CVD oxide film is to serve as a stopper when etching back the deposited buried material in a later step (FIG. 1(a)). Accordingly, as shown in FIG. 1(b), the insulating film on the P diffusion region 2, that is, the CVD oxide film 5, the silicate glass insulating film 4, and the C
The VD oxide film 3 is removed by etching, and a contact hole 6 is opened. Next, polycrystalline silicon 7, which will serve as a base conductive layer, is deposited over the entire surface of the substrate by, for example, the LPCVD method (FIG. 1(C)). Thereafter, the entire surface of the polycrystalline silicon 7 is etched using the CVD oxide film 5 as an etch-back stopper, leaving several hundred pieces of polycrystalline silicon at the bottom of the contact hole. Next, for example, BF2 is applied from above the polycrystalline silicon 7.
By ion-implanting, the interface between the P diffusion region 2 and the polycrystalline silicon 7 is mixed (FIG. 1(d)).
なお、この目的を達成するために、このときのイオン注
入加速度は、飛程距離が、多結晶シリコンを膜厚よりも
少し長めに設定する。コンタクト孔の底部に多結晶シリ
コン７を数百Ａ形成するために、本実施例では、多結晶
シリコンを基板全面に堆積し、次いで、全面エッチバッ
クすることにより形成しているが、コンタクト孔を開口
後、Ｐ＋拡散領域２に直接多結晶シリコンを結晶成長さ
せても良い。Note that, in order to achieve this purpose, the ion implantation acceleration at this time is set so that the range is slightly longer than the film thickness of the polycrystalline silicon. In order to form several hundred amps of polycrystalline silicon 7 at the bottom of the contact hole, in this example, polycrystalline silicon is deposited on the entire surface of the substrate, and then the entire surface is etched back. After opening, polycrystalline silicon may be grown directly in the P+ diffusion region 2.
この後、全面にたとえばＳ Ｌ ３ Ｎ４膜８（ＳｉＮ
と略記する）をＣＶＤ法により２５０Ａ程度堆積する。After that, for example, a S L 3 N4 film 8 (SiN
) is deposited to a thickness of about 250A by the CVD method.
ついて、ＳｉＮ膜を異方性工・ソチングして、コンタク
ト孔６の側面に側壁を残す（第１図（ｅ）、（ｆ））。Then, the SiN film is anisotropically etched and soched to leave side walls on the sides of the contact hole 6 (FIGS. 1(e) and 1(f)).
次イテ、例えば、ＬＰＧｖＤにより導電層である多結
晶シリコン９を堆積し、コンタクト孔を完全に埋めてコ
ンタクトプラグ１５を形成する。次いて、この多結晶シ
リコンのコンタクトプラグ１５（以下、シリコンプラグ
という）をｐ型にするためにボロンを１２０Ｋｅｖ、２
Ｘ１０１６ｃＩＴ１２程度注入する（第１図（ｇ））、
この後窒素雰囲気中でアニールし、多結晶シリコン中に
注入された不純物を拡散する。次に第１図（ｈ）のよう
に堆積された多結晶シリコン９を上記ＣＶＤ酸化膜５を
エッチバック・ストッパーにしてエツチング除去し、多
結晶シリコンのコンタクトプラグ１５を形成する。その
後通常の配線加工工程に従って、例えばＡｌ−５ｉ−Ｃ
ｕ／ＴｉＮ／Ｔｉ層１１を上記コンタクトプラグ１５上
を含む領域に配し、拡散層２との間に低抵抗コンタクト
をとる（第１図（ｉ））。In the next step, a conductive layer of polycrystalline silicon 9 is deposited by, for example, LPGvD, and the contact hole is completely filled to form a contact plug 15. Next, in order to make this polycrystalline silicon contact plug 15 (hereinafter referred to as a silicon plug) a p-type, boron was added at 120 Kev and 2
Inject about 12X1016cIT (Figure 1 (g)),
Thereafter, annealing is performed in a nitrogen atmosphere to diffuse the impurity implanted into the polycrystalline silicon. Next, as shown in FIG. 1(h), the deposited polycrystalline silicon 9 is removed by etching using the CVD oxide film 5 as an etch-back stopper to form a contact plug 15 of polycrystalline silicon. After that, according to the normal wiring processing process, for example, Al-5i-C
A u/TiN/Ti layer 11 is placed in a region including above the contact plug 15, and a low resistance contact is made with the diffusion layer 2 (FIG. 1(i)).
なお、本実施例ではＰ゛拡散層に対するコンタクトプラ
グ埋め込みについて、説明したが、第１図（ｄ）および
（ｇ）において、例えばマスクを用いてＰ゛拡散領域と
Ｎ°拡散領域をイオン注入により打ち分ければ（例えば
、Ｎ゛拡散領域に対しては不純物としてヒ素、あるいは
リンを用いる。In this example, the contact plug embedding into the P' diffusion layer has been explained, but in FIGS. 1(d) and (g), the P' diffusion region and the N° diffusion region are ion implanted using a mask, If the impurities are separately implanted (for example, arsenic or phosphorus is used as an impurity for the N diffusion region).
）Ｎ゛拡散層に対しても、同時に同様のコンタクト埋め
込みプラグを形成することができる。さらに、拡散層の
みにでなく、例えば、ゲート上のコンタクトに対しても
、同時に同様のコンタクト埋め込みプラグを形成するこ
とができる。) A similar buried contact plug can be formed for the N diffusion layer at the same time. Further, a similar contact buried plug can be formed not only in the diffusion layer but also, for example, in the contact on the gate.
また、本実施例では埋め込み多結晶シリコンプラグ１５
への不純物のドーピングは、イオン注入により行ってい
るが、このドーピング方法は、他の手法を用いても良い
ことは、いうまでもない。In addition, in this embodiment, the buried polycrystalline silicon plug 15
Although the impurity is doped by ion implantation, it goes without saying that other doping methods may be used.
また、本実施例では、アニール後に多結晶シリコン９を
エッチバックして、多結晶シリコンを形成しているか、
多結晶シリコン９をエッチバックして多結晶シリコンプ
ラグを形成してから、アニールしてもよい。さらに、不
純物のドーピング自体（本実施例では、イオン注入）を
、多結晶シリコンプラグを形成した後に行っても良い。In addition, in this embodiment, polycrystalline silicon 9 is etched back after annealing to form polycrystalline silicon, or
After polycrystalline silicon 9 is etched back to form a polycrystalline silicon plug, annealing may be performed. Furthermore, the impurity doping itself (in this embodiment, ion implantation) may be performed after forming the polycrystalline silicon plug.
本発明によれば、多結晶シリコン中に注入された不純物
を拡散するために、窒素雰囲気中でアニールする際、コ
ンタクト孔側壁部に設けられた８１３Ｎ４膜８により、
シリケート・ガラス絶縁膜４からの、リン及びボロンの
拡散が阻止される。According to the present invention, when annealing is performed in a nitrogen atmosphere to diffuse impurities implanted into polycrystalline silicon, the 813N4 film 8 provided on the side wall of the contact hole
Diffusion of phosphorus and boron from the silicate glass insulating film 4 is prevented.
さらに本発明においては、コンタクトプラグとコンタク
ト孔下地材料（上記実施例中では、Ｐ゛拡散領域２）と
の間の接触面積は、コンタクト孔最下部に敷かれた下地
導電層（上記実施例中では、多結晶シリコン７）の断面
積、即ち、コンタクト開口断面積により一義的に決まる
。従って不純物が異方拡散防止膜を設けてもコンタクト
孔底接触断面積を減すること無く、層間絶縁膜からの不
純物の外方拡散を防止して、低く安定なコンタクト抵抗
値を得ることができる。なお、上記実施例において、Ｃ
ＶＤ酸化膜３の膜厚と比較して、コンタクト孔最下部に
敷かれた下地導電層（上記実施例中では、多結晶シリコ
ン７）の膜厚を薄くすれば、層間絶縁膜からの不純物の
拡散防止効果はより顕著になる。また、堆積した埋め込
み材料をエッチバックする際のストッパーにすることを
主目的にして、シリケートガラス絶縁膜４の上にＣＶＤ
酸化膜５を形成しているが、このＣＶＤ酸化膜５は、シ
リケートガラス絶縁膜４中からの情報へのリン及びボロ
ンの拡散を防止する効果も有している。Furthermore, in the present invention, the contact area between the contact plug and the contact hole base material (in the above embodiment, the P diffusion region 2) is the contact area between the contact plug and the contact hole base material (in the above embodiment, P diffusion region 2). In this case, it is uniquely determined by the cross-sectional area of the polycrystalline silicon 7), that is, the cross-sectional area of the contact opening. Therefore, even if an impurity anisotropic diffusion prevention film is provided, the outward diffusion of impurities from the interlayer insulating film can be prevented without reducing the contact cross-sectional area at the bottom of the contact hole, and a low and stable contact resistance value can be obtained. . In addition, in the above example, C
By making the underlying conductive layer (polycrystalline silicon 7 in the above embodiment) thinner than the VD oxide film 3, impurities from the interlayer insulating film can be reduced. The anti-diffusion effect becomes more pronounced. Additionally, CVD was applied on top of the silicate glass insulating film 4 with the main purpose of serving as a stopper when etching back the deposited buried material.
Although the oxide film 5 is formed, this CVD oxide film 5 also has the effect of preventing diffusion of phosphorus and boron from the silicate glass insulating film 4 into the information.
実施例２
次に、第２図を参照して、本発明の実施例２に係る半導
体装置をその製造工程に基づいて説明する。Example 2 Next, referring to FIG. 2, a semiconductor device according to Example 2 of the present invention will be described based on its manufacturing process.
まず、第１図（ａ）〜（ｆ）と同様に例えばＮ型のシリ
コン基板１の所定の位置に、Ｐ＋拡散領域２を形成し、
シリコン基板１の表面に、例えばＣＶＤ酸化膜３、リン
及びボロンを含むシリケートガラス絶縁膜４、ＣＶＤ酸
化膜５からなる絶縁膜を堆積する。続いて、所定の位置
に、コンタクト孔６を開口する。次いて、例えばＬＰＣ
ＶＤ法により、全面に多結晶シリコン７を堆積する。次
ぎに多結晶シリコン７をエツチングし、コンタクト孔６
の底面に数百への多結晶シリコン７を残した後、ＢＦ２
をイオン注入する。この後、例えばＳｉ３Ｎ４膜８をＣ
ＶＤ法ニヨリ２５０Ａ程度堆積し、続いて上記Ｓｉ３Ｎ
４膜８を異方性エツチングして、コンタクト孔６側面に
側壁を残すところまでは、実施例１と同様である。First, as in FIGS. 1(a) to 1(f), a P+ diffusion region 2 is formed at a predetermined position of, for example, an N-type silicon substrate 1.
An insulating film consisting of, for example, a CVD oxide film 3, a silicate glass insulating film 4 containing phosphorus and boron, and a CVD oxide film 5 is deposited on the surface of a silicon substrate 1. Subsequently, a contact hole 6 is opened at a predetermined position. Then, for example, LPC
Polycrystalline silicon 7 is deposited over the entire surface by the VD method. Next, the polycrystalline silicon 7 is etched, and the contact hole 6 is etched.
After leaving polycrystalline silicon 7 to hundreds on the bottom of BF2
ion implantation. After this, for example, the Si3N4 film 8 is
Approximately 250A was deposited using the VD method, followed by the above Si3N
The process is the same as in Example 1 until the fourth film 8 is anisotropically etched to leave a side wall on the side surface of the contact hole 6.
次に、例えばＬＰＣＶＤ法により、多結晶シリコン７を
堆積し、続いて、この上から例えばボロンを３０Ｋｅｙ
、ｌＸｌ０” ｃｍ−２程度注入する（第２図（ａ））
。窒素アニールし、多結晶シリコン中に注入された不純
物を拡散した後、例えば、選択ＣＶＤ法によりタングス
テン１２を堆積し、コンタクト孔６を埋める（第２図（
ｂ））。Next, polycrystalline silicon 7 is deposited by, for example, the LPCVD method, and then, for example, boron is deposited on top of this in a layer of 30 keys.
, approximately lXl0" cm-2 (Fig. 2(a))
. After nitrogen annealing and diffusion of the impurity implanted into the polycrystalline silicon, tungsten 12 is deposited, for example, by selective CVD to fill the contact hole 6 (see Fig. 2).
b)).
その後、通常の配線加工工程に従って、例えばＡ１−５
１−Ｃｕ／ＴｉＮ／Ｔｉ層１１を上記コンタクト・プラ
グ上を含む領域に配し、拡散層２との抵抗の間に低抵抗
コンタクトをとる（第２図（Ｃ））。After that, according to the normal wiring processing process, for example, A1-5
A 1-Cu/TiN/Ti layer 11 is placed in a region including above the contact plug, and a low resistance contact is made between the resistance and the diffusion layer 2 (FIG. 2(C)).
なお、本実施例においても実施例１同様にコンタクト孔
側壁部に設けられたＳｉ３Ｎ４膜８により、コンタクト
孔底接触断面積を減すること無く、シリケートガラス絶
縁膜４からのリン及びボロンの拡散を阻止して低く安定
なコンタクト抵抗値を得ることかできる。In this example, as in Example 1, the Si3N4 film 8 provided on the side wall of the contact hole prevents the diffusion of phosphorus and boron from the silicate glass insulating film 4 without reducing the contact cross-sectional area at the bottom of the contact hole. It is possible to obtain a low and stable contact resistance value by blocking the contact resistance.
なお、本実施例では、コンタクト・プラグの埋め込み材
料として、多結晶シリコン９とタングステン１２の積層
構造にしているか、タングステン１２の代わりに、ＭＯ
ｌＴｉ等の高融点金属、あるいは、これらのシリサイド
膜、さらには、これらの積層膜などにおいても、同様の
効果が得られる。また、多結晶シリコン９が省略されて
いても良い。In this embodiment, as the filling material for the contact plug, a laminated structure of polycrystalline silicon 9 and tungsten 12 is used, or MO is used instead of tungsten 12.
Similar effects can be obtained with high melting point metals such as Ti, silicide films thereof, and laminated films thereof. Further, polycrystalline silicon 9 may be omitted.
実施例３
次に、第３図を参照して、本発明の実施例３に係る半導
体装置をその製造工程に基づいて説明する。Example 3 Next, referring to FIG. 3, a semiconductor device according to Example 3 of the present invention will be described based on its manufacturing process.
まず、第１図（ａ）〜（ｆ）と同様に、例えばＮ型のシ
リコン基板１上の所定の位置に、Ｐ°拡散領域２を形成
し、シリコン基板１の表面に、例えばＣＶＤ酸化膜３、
リン及びボロンを含むシリケートガラス絶縁膜４、ＣＶ
Ｄ酸化膜５からなる絶縁膜を堆積する。続いて所定の位
置に、コンタクト孔６を開口する。次いて、例えばＬＰ
ＣＶＤ法により、全面に多結晶シリコン７を堆積する。First, as in FIGS. 1(a) to 1(f), a P° diffusion region 2 is formed at a predetermined position on, for example, an N-type silicon substrate 1, and a CVD oxide film, for example, is formed on the surface of the silicon substrate 1. 3,
Silicate glass insulating film 4 containing phosphorus and boron, CV
An insulating film made of D oxide film 5 is deposited. Subsequently, a contact hole 6 is opened at a predetermined position. Then, for example, LP
Polycrystalline silicon 7 is deposited over the entire surface by CVD.
次にポリシリコン７をエツチングし、コンタクト孔６の
底に数百オングストロームのポリシリコン７を残した後
、例えば上記多結晶シリコン７上からＢＦ２をイオン注
入する。この後、全面に例えばＳｉ３Ｎ４膜８をＣＶＤ
法により２５０Ａ程度堆積し、続いて、上記Ｓｉ３Ｎ４
膜８を異方性エツチングして、コンタクト孔６側面に側
壁を残すところまでは、前記実施例と同様である。Next, the polysilicon 7 is etched to leave several hundred angstroms of polysilicon 7 at the bottom of the contact hole 6, and then, for example, BF2 is ion-implanted onto the polycrystalline silicon 7. After this, for example, a Si3N4 film 8 is deposited on the entire surface by CVD.
About 250A was deposited by the method, and then the Si3N4
The steps up to the point where the film 8 is anisotropically etched to leave a side wall on the side surface of the contact hole 6 are the same as in the previous embodiment.
次いで、例えばＬＰＣＶＤ法により、多結晶シリコン９
を、約２００Ａ堆積する。続いて、多結晶シリコン・プ
ラグをＰ型にするために、この上から例えばボロンを３
０Ｋｅｖ、：２ Ｘ Ｉ Ｑ １６ｃｍ−２程度注入す
る（第３図（ａ））。この後、さらに多結晶シリコン１
０を堆積し、コンタクト孔６を完全に埋める（第３図（
ｂ））。次いて窒素雰囲気中でアニールし、多結晶シリ
コン中に注入された不純物を拡散する。この後、第３図
（Ｃ）のように堆積された多結晶シリコン９および１０
を上記ＣＶＤ酸化膜５をエッチバック・ストッパーにし
てエツチング除去し、多結晶シリコン・プラグ１５を形
成する。その後、通常の配線加工工程に従って、例えば
Ａ Ｉ −３ｉ −Ｃｕ／Ｔ ｉ Ｎ／Ｔ ｉ層１１を
上記コンタクト孔上を含む領域に配し、拡散層２との間
に低抵抗コンタクトをとる。（第３図（ｂ））。本実施
例においても、前実施例同様にコンタクトエ側壁部に設
けられたＳＬ、Ｎ４膜８により、コンタクト孔接触断面
積に減すること無く、シリケートガラス絶縁膜４からの
、リン及びボロンの拡散を阻止して、低く安定なコンタ
クト抵抗値を得ることかできる。Next, polycrystalline silicon 9 is deposited, for example, by LPCVD method.
is deposited at approximately 200A. Next, in order to make the polycrystalline silicon plug P-type, for example, 30% of boron is added on top of it.
Inject about 0 Kev, :2 X IQ 16 cm-2 (Figure 3(a)). After this, polycrystalline silicon 1
0 to completely fill the contact hole 6 (see Fig. 3(
b)). Next, annealing is performed in a nitrogen atmosphere to diffuse the impurity implanted into the polycrystalline silicon. After this, polycrystalline silicon 9 and 10 are deposited as shown in FIG. 3(C).
is removed by etching using the CVD oxide film 5 as an etch-back stopper to form a polycrystalline silicon plug 15. Thereafter, according to a normal wiring processing process, for example, an A I -3i -Cu/T i N/T i layer 11 is placed in a region including above the contact hole, and a low resistance contact is made between it and the diffusion layer 2 . (Figure 3(b)). In this example, as in the previous example, the SL and N4 films 8 provided on the side walls of the contact hole allow the diffusion of phosphorus and boron from the silicate glass insulating film 4 without reducing the contact cross-sectional area of the contact hole. By preventing this, it is possible to obtain a low and stable contact resistance value.
実施例４
次に、第４図を参照して、本発明の実施例４に係る半導
体装置をその製造工程に基づいて説明する。Example 4 Next, with reference to FIG. 4, a semiconductor device according to Example 4 of the present invention will be described based on its manufacturing process.
ます、第１図（ａ）〜（ｂ）と同様に、例えばＮ型のシ
リコン基板１上の所定の位置に、Ｐ−拡散領域２を形成
し、シリコン基板１の表面に、例えばＣＶＤ酸化膜３、
リン及びホロンを含むシリケート・ガラス絶縁膜４、Ｃ
ＶＤ酸化膜５からなる絶縁膜を堆積する。続いて、所定
の位置に、コンタクト孔６を開口するところまでは、上
記実施例］と同様である。First, as in FIGS. 1(a) and 1(b), a P- diffusion region 2 is formed at a predetermined position on, for example, an N-type silicon substrate 1, and a CVD oxide film, for example, is formed on the surface of the silicon substrate 1. 3,
Silicate glass insulating film containing phosphorus and holon 4, C
An insulating film made of a VD oxide film 5 is deposited. Subsequently, the steps up to opening a contact hole 6 at a predetermined position are the same as in the above embodiment.
次いて、第４図（ａ）のように、例えばＬＰＣＶＤ法に
より、全面に多結晶シリコン７を堆積し、ＢＦ２をイオ
ン注入する。この後、例えば、Ｓｉ３Ｎ４膜８をＣＶＤ
法により、２５０Ａ程度堆積し、続いて、上記５１ｇＮ
４膜８を異方性エツチングし、コンタクト孔１面にＳｉ
３Ｎ４膜８を残す（第４図（ｂ）、 （Ｃ））。この
後、例えばＬＰＣＶＤ法により、多結晶シリコン９を、
約２０００Ａ堆積する（第４図（ｄ））。多結晶シリコ
ン・プラグをＰ型にするために、この上から例えばホロ
ンを３０Ｋｅｖ、２Ｘ１０” ｃｍ−２程度注入する。Next, as shown in FIG. 4(a), polycrystalline silicon 7 is deposited on the entire surface by, for example, the LPCVD method, and BF2 is ion-implanted. After this, for example, the Si3N4 film 8 is deposited by CVD.
By the method, about 250A was deposited, and then the above 51gN was deposited.
4 film 8 is anisotropically etched, and Si is etched on one surface of the contact hole.
The 3N4 film 8 is left (FIGS. 4(b) and (C)). After this, polycrystalline silicon 9 is formed by, for example, LPCVD method.
Approximately 2000A is deposited (Fig. 4(d)). In order to make the polycrystalline silicon plug P-type, for example, a holon of 30 Kev and about 2×10” cm −2 is implanted thereon.
二の後、さらに多結晶シリコン１０を堆積し、コンタク
ト孔６を完全に埋める（第４図（ｅ））。次いて、窒素
雰囲気中でアニールし、多結晶シリコン中に注入された
不純物を拡散する。After step 2, polycrystalline silicon 10 is further deposited to completely fill contact hole 6 (FIG. 4(e)). Next, annealing is performed in a nitrogen atmosphere to diffuse the impurity implanted into the polycrystalline silicon.
この後、第４図（ｆ）のように堆積された多結晶シリコ
ン９および１０を上記ＣＶＤ酸化膜５をエッチバック・
ストッパーにしてエツチング除去し、多結晶・シリコン
プラグ１５を形成する。その後、通常の配線加工工程に
従って、例えばＡｌ−３ｉ−Ｃｕ／ＴｉＮ／Ｔｉ層１２
を上記コンタクト・プラグ上を含む領域に配し、拡散層
２との間に低抵抗コンタクトをとる（第４図（ｇ））。After this, as shown in FIG. 4(f), the deposited polycrystalline silicon 9 and 10 are removed by etching back the CVD oxide film 5.
It is used as a stopper and removed by etching to form a polycrystalline silicon plug 15. Thereafter, according to a normal wiring processing process, for example, the Al-3i-Cu/TiN/Ti layer 12
is placed in a region including above the contact plug to form a low resistance contact with the diffusion layer 2 (FIG. 4(g)).
本実施例においても、金肥実施例同様にコンタクト孔側
壁部に設けられたシリコン酸化膜８により、コンタクト
孔底接触断面積を減すること無く、シリケート・ガラス
絶縁膜４からの、リン及びボロンの拡散を阻止して、低
く安定なコンタクト抵抗値を得ることができる。In this embodiment as well, the silicon oxide film 8 provided on the side wall of the contact hole allows the phosphorus and boron from the silicate glass insulating film 4 to be removed without reducing the contact cross-sectional area at the bottom of the contact hole. It is possible to obtain a low and stable contact resistance value by preventing the diffusion of .
なお、本実施例においても、ＣＶＤ酸化膜の３の膜厚と
比較して、コンタクト孔最下部に敷かれた下地導電層（
上記実施例中では、多結晶シリコン７）の膜厚を薄くす
れば、層間絶縁膜からの不純物の拡散防止効果はより顕
著になることは、実施例１〜３と同様であるが、それに
加え、本実施例の構造においては、熱工程により不純物
の伝搬量が低く抑えられる程度に、二の下地導電層の膜
厚を抑えておくと、この不純物拡散防止効果はより顕著
になる。Also in this example, compared to the thickness of the CVD oxide film in step 3, the base conductive layer (
In the above examples, as in Examples 1 to 3, the effect of preventing impurity diffusion from the interlayer insulating film becomes more significant as the thickness of the polycrystalline silicon 7) is made thinner; In the structure of this embodiment, if the thickness of the second underlying conductive layer is suppressed to the extent that the amount of impurity propagation is suppressed by the thermal process, this effect of preventing impurity diffusion will become more remarkable.
実施例５
次に、第５図を参照して、本発明の実施例５に係る半導
体装置をその製造工程に基づいて説明する。Example 5 Next, referring to FIG. 5, a semiconductor device according to Example 5 of the present invention will be described based on its manufacturing process.
まず、第１図（ａ）〜（ｂ）と同様に、例えばＮ型のシ
リコン基板１上の所定の位置に、Ｐ゛拡散領域２を形成
し、シリコン基板１の表面に、例えばＣＶＤ酸化膜３、
リン及びボロンを含むシリケート・ガラス絶縁膜４、Ｃ
ＶＤ酸化膜５からなる絶縁膜を堆積する。続いて、所定
の位置１ミコンタクト孔６を開口するところまでは、上
記実施例と同様である。First, as in FIGS. 1(a) and 1(b), a P diffusion region 2 is formed at a predetermined position on, for example, an N-type silicon substrate 1, and a CVD oxide film, for example, is formed on the surface of the silicon substrate 1. 3,
Silicate glass insulating film 4 containing phosphorus and boron, C
An insulating film made of a VD oxide film 5 is deposited. Subsequently, the steps up to opening the contact hole 6 at a predetermined position 1 are the same as in the above embodiment.
次いで、第５図（ａ）のように、例えばＬＰＣＶＤ法に
より、全面に多結晶シリコン７を約１０００オングスト
ローム堆積する。この後、多結晶シリコン層７の表面を
酸化し、数百オングストローム程度のシリコン酸化膜１
２を形成する（第５図（ｂ））。次いで、コンタクト孔
底部の酸化膜１２を異方性エツチング法により選択的に
除去し、第５図（Ｃ）のように、コンタクト孔６側面に
シリコン酸化膜側壁１２を残す。続いて、酸化膜１２か
除去され表面が露呈した多結晶シリコン７上から例えば
ＢＦ２をイオン注入することにより、上記Ｐ゛拡散領域
２と上記多結晶シリコン７界面のミキシングを行う。こ
の後、例えばＬＰＣＶＤ法により、多結晶シリコン９を
、約２０００Ａ堆積する（第５図（ｄ））。多結晶シリ
コン・プラグをＰ型にするために、この上から例えばボ
ロンを３０Ｋｅｖ、２Ｘ１０” ｃｍ−２程度注入する
。Next, as shown in FIG. 5(a), about 1000 angstroms of polycrystalline silicon 7 is deposited over the entire surface by, for example, the LPCVD method. After this, the surface of the polycrystalline silicon layer 7 is oxidized to form a silicon oxide film 1 of about several hundred angstroms.
2 (Fig. 5(b)). Next, the oxide film 12 at the bottom of the contact hole is selectively removed by anisotropic etching, leaving the silicon oxide film sidewall 12 on the side surface of the contact hole 6, as shown in FIG. 5(C). Subsequently, ions of, for example, BF2 are implanted onto the polycrystalline silicon 7 whose surface has been exposed by removing the oxide film 12, thereby mixing the interface between the P' diffusion region 2 and the polycrystalline silicon 7. Thereafter, polycrystalline silicon 9 is deposited to a thickness of about 2000 Å by, for example, the LPCVD method (FIG. 5(d)). In order to make the polycrystalline silicon plug P-type, for example, boron is implanted thereon at 30 Kev and about 2×10” cm −2 .
この後、さらに多結晶シリコン］０を堆積し、コンタク
ト孔６を完全に埋める（第５図（ｂ））。Thereafter, polycrystalline silicon]0 is further deposited to completely fill the contact hole 6 (FIG. 5(b)).
次いて、窒素雰囲気中でアニールし、多結晶シリコン中
に注入された不純物を拡散する。この後、第５図（ｆ）
のように堆積された多結晶シリコン９および１０を上記
ＣＶＤ酸化膜５をエッチバック・ストッパーにしてエツ
チング除去し、多結晶シリコン・プラグ１５を形成する
。その後、通常の配線加工工程に従って、例えばＡｌ−
５ｉ−Ｃｕ／ＴｉＮ／Ｔｉ層１２を上記コンタクト・プ
ラグ上を含む領域に配し、拡散層２との間に低抵抗コン
タクトをとる（第５図（ｉ））。本実施例においても、
前実施例同様にコンタクト孔側壁部に設けられたシリコ
ン酸化膜８により、コンタクト孔底接触断面積を減する
こと無く、シリケート・ガラス絶縁膜４からの、リン及
びボロンの拡散を阻止して、低く安定なコンタクト抵抗
値を得ることができる。Next, annealing is performed in a nitrogen atmosphere to diffuse the impurity implanted into the polycrystalline silicon. After this, Fig. 5(f)
Polycrystalline silicon 9 and 10 deposited as described above are removed by etching using the CVD oxide film 5 as an etchback stopper to form a polycrystalline silicon plug 15. After that, according to the normal wiring processing process, for example, Al-
A 5i-Cu/TiN/Ti layer 12 is disposed in a region including above the contact plug, and a low resistance contact is made between it and the diffusion layer 2 (FIG. 5(i)). Also in this example,
As in the previous embodiment, the silicon oxide film 8 provided on the side wall of the contact hole prevents the diffusion of phosphorus and boron from the silicate glass insulating film 4 without reducing the contact cross-sectional area at the bottom of the contact hole. A low and stable contact resistance value can be obtained.
第６図は、絶縁膜の最下層にＣＶＤ酸化膜５を用いずに
シリケートガラス絶縁膜４の下層に低濃度不純物拡散領
域４１を設けた例を上げている。FIG. 6 shows an example in which a low concentration impurity diffusion region 41 is provided in the lower layer of the silicate glass insulating film 4 without using the CVD oxide film 5 in the lowermost layer of the insulating film.
この場合でもＣＶＤ酸化膜５と同様な効果を上げること
かできる。Even in this case, the same effect as that of the CVD oxide film 5 can be achieved.
第７図は、配線同志の接続の例を示したものである。例
えば、第７図（ｂ）に示すゲート電極配線１４と前の実
施例と同じＡＩ配線との接続を示した。この場合にも、
半導体基板と配線との接続と同様な効果を有している。FIG. 7 shows an example of connections between wires. For example, the connection between the gate electrode wiring 14 shown in FIG. 7(b) and the same AI wiring as in the previous embodiment is shown. Also in this case,
It has the same effect as the connection between the semiconductor substrate and wiring.
半導体基板上には、５ｉｎ２膜が形成されている（第７
図（ａ））。A 5in2 film is formed on the semiconductor substrate (7th
Figure (a)).
以上のように実施例では、半導体基板としてＮ型シリコ
ンを用いたが、本発明は、これに限定されず、Ｐ型半導
体でもよく、他の半導体、例えば、ＧａＡｓ、ＩｎＰＳ
Ｇｅなど既存のものも当然含まれる。As described above, in the embodiment, N-type silicon is used as the semiconductor substrate, but the present invention is not limited to this, and a P-type semiconductor may be used, and other semiconductors such as GaAs, InPS, etc.
Naturally, existing materials such as Ge are also included.
［発明の効果］
本発明によれば、下地基板等と接触するコンタクト孔の
断面積を減すること無く、層間絶縁膜がらの不純物の外
方拡散を防止して、低く安定なコンタクト抵抗値を得る
ことができる。[Effects of the Invention] According to the present invention, it is possible to prevent out-diffusion of impurities from the interlayer insulating film and to obtain a low and stable contact resistance value without reducing the cross-sectional area of the contact hole that contacts the underlying substrate etc. Obtainable.
第１図（ａ）〜（喰）は、本発明の実施例１の半導体装
置の製造工程断面図、第２図（ａ）〜（ｃ）は、本発明
の実施例２の半導体装置の製造工程断面図、第３図（ａ
）〜（ｃ）は、本発明の実施例３の半導体装置の製造工
程断面図、第４図（ａ）〜（ｇ）は、本発明の実施例４
の半導体装置の製造工程断面図、第５図（ａ）〜（ｄ）
は、本発明の実施例５の半導体装置の製造工程断面図、
第６図は、本発明に係る半導体装置の他の例の断面図、
第７図（ａ）は、本発明の半導体装置の配線間の接続を
説明する断面図および第７図（ｂ）は、その平面図、第
８図は、従来例の断面図である。
１・・・Ｎ型シリコン基板
２・・・Ｐ゛拡散層
３・・・ＣＶＤ酸化膜
４・・・リン及びボロンを含むシリケート・ガラス絶縁
膜
５・・・ＣＶＤ酸化膜
６・・・コンタクト孔
７・・・下地導電層（多結晶シリコン）８・・・不純物
拡散防止膜（３１３Ｎ４）９．１０・・・導電層（多結
晶シリコン）１１−・・電極配線（Ａ Ｉ −５ｉ −
Ｃｕ／Ｔ ｉ Ｎ／Ｔｉ層）
１２・・導電層（タングステン）
１３・・・不純物拡散防止膜（Ｓｉｎ２）１４・・・ゲ
ート電極配線
１５・・・コンタクトプラグ
１６・・・ＳｉＯ２膜
４１・・・低濃度不純物領域
出願人代理人 弁理士 竹 村 壽第 １ 圏
ぼ面の浄書（内容に変更なし）
箒 １ 図
回置の浄邑（内容に変更なし）
Ｊ＄ｌ 図
Ｂイオン
第２図
↓ １１１ ↓ ↓
第 ３ 口
第４図
第４ 図
＄４ 図
第５ Ｍ
第 ５ 図
第 ６ 図
第７図とａ）
第 ７ 図（ｂ）
、／１１
第３図
手続補正書（自発）
平成３年３月２８日1A to 1C are cross-sectional views of the manufacturing process of a semiconductor device according to Embodiment 1 of the present invention, and FIGS. 2A to 2C are sectional views of the manufacturing process of a semiconductor device according to Embodiment 2 of the present invention. Process sectional view, Figure 3 (a
) to (c) are cross-sectional views of the manufacturing process of a semiconductor device according to a third embodiment of the present invention, and FIGS. 4(a) to (g) are cross-sectional views of a semiconductor device according to a fourth embodiment of the present invention.
5(a) to 5(d) are cross-sectional views of the manufacturing process of the semiconductor device.
are sectional views of the manufacturing process of a semiconductor device according to Example 5 of the present invention,
FIG. 6 is a sectional view of another example of a semiconductor device according to the present invention;
FIG. 7(a) is a cross-sectional view illustrating connections between wirings of a semiconductor device of the present invention, FIG. 7(b) is a plan view thereof, and FIG. 8 is a cross-sectional view of a conventional example. 1...N-type silicon substrate 2...P' diffusion layer 3...CVD oxide film 4...Silicate glass insulating film containing phosphorus and boron 5...CVD oxide film 6...Contact hole 7... Base conductive layer (polycrystalline silicon) 8... Impurity diffusion prevention film (313N4) 9.10... Conductive layer (polycrystalline silicon) 11-... Electrode wiring (AI-5i-)
Cu/T i N/Ti layer) 12... Conductive layer (tungsten) 13... Impurity diffusion prevention film (Sin2) 14... Gate electrode wiring 15... Contact plug 16... SiO2 film 41...・Low Concentration Impurity Area Applicant Patent Attorney Hisashi Takemura 1. Engraving of the sphere (no change in content) Houki 1. Jomura of figure rotation (no change in content) J$l Figure B ion Figure 2 ↓ 111 ↓ ↓ Part 3 Figure 4 Figure 4 $4 Figure 5 M Figure 5 Figure 6 Figure 7 and a) Figure 7 (b) , /11 Figure 3 procedural amendment (voluntary) Heisei March 28, 3rd year
Claims (1)
、 前記配線間もしくは前記半導体基板の所定の領域と前記
配線との間に形成され、コンタクト孔を有する絶縁膜と
、 前記コンタクト孔の下部開口部を塞ぐように前記コンタ
クト孔内に配置された下地導電層と、前記コンタクト孔
の側壁に形成され、かつ、前記下地導電層表面に接し、
前記絶縁膜内の不純物が前記コンタクト孔内へ拡散する
のを防ぐ不純物拡散防止膜と、 前記下地導電層上に形成され、前記コンタクト孔内を埋
める導電層とを具備したことを特徴とする半導体装置。 （２）半導体基板と、 前記半導体基板上に形成された少なくとも一つの配線と
、 前記配線間もしくは前記半導体基板の所定の領域と前記
配線との間に形成され、コンタクト孔を有する絶縁膜と
、 前記コンタクト孔の下部開口部を塞ぐように前記コンタ
クト孔内に配置され、その端部が前記コンタクト孔側壁
表面を被覆するように延在している下地導電層と、 前記コンタクト孔の側壁まで延在している前記下地導電
層の延在部分の表面に形成され、前記絶縁膜内の不純物
が前記コンタクト孔内へ拡散するのを防ぐ不純物拡散防
止膜と、 前記下地導電層上に形成され、前記コンタクト孔内を埋
める導電層とを具備したことを特徴とする半導体装置。 （３）前記コンタクト孔を有する絶縁膜は、不純物濃度
のことなる２層以上の膜からなり、その最下層の膜はそ
の上の膜より不純物濃度が低くなっていることを特徴と
する請求項１または２に記載の半導体装置。 （４）前記コンタクト孔を有する絶縁膜は、厚さ方向に
不純物濃度が異なり、その最下層の部分は、その上の部
分より不純物濃度が低いことを特徴とする請求項１また
は２に記載の半導体装置。（５）前記コンタクト孔を有
する絶縁膜は、不純物濃度のことなる２層以上の膜から
なり、その最上の膜は、その下の膜より不純物濃度が低
いことを特徴とする請求項１または２に記載の半導体装
置。 （６）前記下地導電層の厚さは、前記コンタクト孔を有
する絶縁膜の前記最下層の膜もしくは前記最下層の部分
より薄い事を特徴とする請求項３または４に記載の半導
体装置。 （７）前記不純物拡散防止膜が、酸化シリコン、窒化シ
リコンおよび酸化窒化シリコンのうちから選ばれた材料
からなることを特徴とする請求項１または２に記載の半
導体装置。 （８）前記下地導電層は、ポリシリコン、アモルファス
シリコンおよび単結晶シリコンのうちから選ばれた材料
からなることを特徴とする請求項１または２に記載の半
導体装置。 （９）前記導電層は、高融点金属、高融点金属のシリサ
イド、アルミニウム、銅、金、ポリシリコン、アモルフ
ァスシリコン、単結晶シリコンおよびこれらの積層体の
うちから選ばれたことを特徴とする請求項１または２に
記載の半導体装置。（１０）半導体基板上にコンタクト
孔を有する絶縁膜を形成する工程と、 前記半導体基板全面に導電層を被着する工程と、前記導
電層全面に不純物拡散防止膜となる材料を被着する工程
と、 前記コンタクト孔内を残して、前記被着した導電層およ
び不純物拡散防止膜となる材料をエッチング除去して前
記コンタクト孔の下部開口部および側壁に下地導電層、
この下地導電層の前記側壁部分の上に不純物拡散防止膜
を形成する工程と、前記コンタクト孔内の前記下地導電
層の上に導電層を形成する工程とを具備したことを特徴
とする半導体装置の製造方法 （１１）前記コンタクト孔を有する絶縁膜を２層以上の
膜を用いて形成し、その最上の膜をエッチングストッパ
ーとして用いることを特徴とする請求項１０に記載の半
導体装置の製造方法。[Scope of Claims] (1) A semiconductor substrate, at least one wiring formed on the semiconductor substrate, and a contact hole formed between the wiring or between a predetermined region of the semiconductor substrate and the wiring. an insulating film having an insulating film; a base conductive layer disposed in the contact hole so as to close a lower opening of the contact hole; and a base conductive layer formed on a side wall of the contact hole and in contact with a surface of the base conductive layer;
A semiconductor comprising: an impurity diffusion prevention film that prevents impurities in the insulating film from diffusing into the contact hole; and a conductive layer formed on the base conductive layer and filling the contact hole. Device. (2) a semiconductor substrate; at least one wiring formed on the semiconductor substrate; an insulating film formed between the wiring or between a predetermined region of the semiconductor substrate and the wiring and having a contact hole; a base conductive layer disposed in the contact hole so as to close a lower opening of the contact hole and whose end portion extends to cover a side wall surface of the contact hole; and a base conductive layer extending to the side wall of the contact hole. an impurity diffusion prevention film formed on the surface of the extended portion of the underlying conductive layer that is present and prevents impurities in the insulating film from diffusing into the contact hole; and an impurity diffusion prevention film formed on the underlying conductive layer; A semiconductor device comprising: a conductive layer filling the inside of the contact hole. (3) The insulating film having the contact hole is composed of two or more layers having different impurity concentrations, and the lowermost layer has a lower impurity concentration than the film above it. 3. The semiconductor device according to 1 or 2. (4) The insulating film having the contact hole has an impurity concentration that varies in the thickness direction, and a lowermost portion thereof has a lower impurity concentration than an upper portion thereof. Semiconductor equipment. (5) The insulating film having the contact hole is composed of two or more layers having different impurity concentrations, and the uppermost film has a lower impurity concentration than the film below it. The semiconductor device described in . (6) The semiconductor device according to claim 3 or 4, wherein the thickness of the base conductive layer is thinner than the lowermost layer film or the lowermost layer portion of the insulating film having the contact hole. (7) The semiconductor device according to claim 1 or 2, wherein the impurity diffusion prevention film is made of a material selected from silicon oxide, silicon nitride, and silicon oxynitride. (8) The semiconductor device according to claim 1 or 2, wherein the base conductive layer is made of a material selected from polysilicon, amorphous silicon, and single crystal silicon. (9) The conductive layer is selected from among a high melting point metal, a silicide of a high melting point metal, aluminum, copper, gold, polysilicon, amorphous silicon, single crystal silicon, and a laminate thereof. 3. The semiconductor device according to item 1 or 2. (10) A step of forming an insulating film having a contact hole on a semiconductor substrate, a step of depositing a conductive layer on the entire surface of the semiconductor substrate, and a step of depositing a material serving as an impurity diffusion prevention film on the entire surface of the conductive layer. and etching away the deposited conductive layer and material serving as an impurity diffusion prevention film, leaving the inside of the contact hole, and forming a base conductive layer on the lower opening and sidewall of the contact hole.
A semiconductor device comprising the steps of: forming an impurity diffusion prevention film on the side wall portion of the base conductive layer; and forming a conductive layer on the base conductive layer in the contact hole. (11) The method for manufacturing a semiconductor device according to claim 10, wherein the insulating film having the contact hole is formed using two or more layers, and the uppermost film is used as an etching stopper. .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32569390A JPH04199626A (en) | 1990-11-29 | 1990-11-29 | Semiconductor device and manufacture thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32569390A JPH04199626A (en) | 1990-11-29 | 1990-11-29 | Semiconductor device and manufacture thereof |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04199626A true JPH04199626A (en) | 1992-07-20 |
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ID=18179660
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32569390A Pending JPH04199626A (en) | 1990-11-29 | 1990-11-29 | Semiconductor device and manufacture thereof |
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| Country | Link |
|---|---|
| JP (1) | JPH04199626A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998044319A1 (en) * | 1997-04-03 | 1998-10-08 | Yamatake Corporation | Circuit board and detector, and method for manufacturing the same |
| KR100285700B1 (en) * | 1998-07-10 | 2001-04-02 | 윤종용 | Contact Forming Method and Structure of Semiconductor Device |
-
1990
- 1990-11-29 JP JP32569390A patent/JPH04199626A/en active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998044319A1 (en) * | 1997-04-03 | 1998-10-08 | Yamatake Corporation | Circuit board and detector, and method for manufacturing the same |
| US6353262B1 (en) | 1997-04-03 | 2002-03-05 | Yamatake Corporation | Circuit substrate, detector, and method of manufacturing the same |
| KR100337658B1 (en) * | 1997-04-03 | 2002-05-24 | 사토 요시하루 | Circuit board and detector, and method for manufacturing the same |
| US6475821B2 (en) | 1997-04-03 | 2002-11-05 | Yamatake Corporation | Circuit substrate, detector, and method of manufacturing the same |
| KR100285700B1 (en) * | 1998-07-10 | 2001-04-02 | 윤종용 | Contact Forming Method and Structure of Semiconductor Device |
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