JPH04199519A - Semiconductor device and manufacture thereof - Google Patents
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- JPH04199519A JPH04199519A JP33582790A JP33582790A JPH04199519A JP H04199519 A JPH04199519 A JP H04199519A JP 33582790 A JP33582790 A JP 33582790A JP 33582790 A JP33582790 A JP 33582790A JP H04199519 A JPH04199519 A JP H04199519A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体装置及びその製造方法に関し、特に
半導体表面上に１〜１１００ｎ程度の微細構造を形成す
ることにより得られる量子力学的効果を応用した従来に
ない性能、及び機能を存する半導体装置及びその製造方
法に関するものである。Detailed Description of the Invention [Industrial Field of Application] The present invention relates to a semiconductor device and a method for manufacturing the same, and in particular to the quantum mechanical effect obtained by forming a fine structure of about 1 to 1100 nm on a semiconductor surface. The present invention relates to a semiconductor device having unprecedented performance and functions, and a method for manufacturing the same.
半導体表面上に１〜１１００ｎ程度の微細構造を形成す
ることにより得られる種々の量子力学的効果を応用し、
従来にない画期的な性能１機能を有する半導体装置（以
下、量子効果デバイスという）がいくつか提案されてい
る。特にジャパニーズ ジャーナル オブ アプライド
フィジックス １９８０年、１９巻、 Ｌ７３５〜
７３８頁（Ｊａｐａｎｅｓｅ Ｊｏｕｒｎａｌ ｏｆ
Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ、Ｖｏｌ、１９（１９
８０）ｐｐ、Ｌ７３５〜７３８ ）に示されているよう
に、幅２０ｎｍ程度の極微細線（以下、量子細線という
）中に電子を閉じ込めることにより、不純物散乱か抑制
され、量子細線中を流れる電子の移動度が大幅に向上す
ることが指摘されて以来、このような量子細線をチャネ
ル領域に存することを特徴とする電界効果型トランジス
タが注目を集めるようになった。しかじ幅２０ｎｍ程度
の量子細線を制御性よく安定して形成することが困難で
あり、この困難さのために目的とする量子効果を十分に
引き出すことができず、信頼性か高く高性能な量子効果
デバイスの実現には至っていない現状にある。Applying various quantum mechanical effects obtained by forming fine structures of about 1 to 1100 nm on the semiconductor surface,
2. Description of the Related Art Several semiconductor devices (hereinafter referred to as "quantum effect devices") having one function with unprecedented performance have been proposed. Especially Japanese Journal of Applied Physics 1980, Volume 19, L735~
738 pages (Japanese Journal of
Applied Physics, Vol. 19 (19
80) pp, L735-738), by confining electrons in ultrafine wires (hereinafter referred to as quantum wires) with a width of about 20 nm, impurity scattering is suppressed, and the electrons flowing in the quantum wires are suppressed. Since it was pointed out that the mobility is significantly improved, field-effect transistors, which are characterized by having such quantum wires in the channel region, have attracted attention. However, it is difficult to stably form quantum wires with a width of about 20 nm with good controllability, and because of this difficulty, it is not possible to fully bring out the desired quantum effect, and it is difficult to form reliable and high-performance quantum wires. At present, quantum effect devices have not yet been realized.
第９図は、例えばジャーナル オブ バキューム サイ
エンス アンド テクノロジー １９８８年、Ｂ６，１
８２４〜１８２７頁（Ｊｏｕｒｎａｌ ｏｆＶａｃｕｕ
ｍ ５ｃｉｅｎｓｅ ＆ Ｔｅｃｈｎｏｌｏｇｙ
、Ｂ６．（１９８８）、ＰＰ１８２４〜１８２７）に示
されたチャネル領域に量子細線を有する電界効果型トラ
ンジスタのチャネル領域の構造を示す断面構造図である
。Figure 9 is, for example, published in Journal of Vacuum Science and Technology, 1988, B6, 1.
Pages 824-1827 (Journal of Vacuum
m 5ciense & Technology
, B6. (1988), PP1824-1827) is a cross-sectional structural diagram showing the structure of a channel region of a field effect transistor having a quantum wire in the channel region.
図において、ｌは半絶縁性ＧａＡｓ基板、２は高抵抗Ｇ
ａＡｓ層（以下１−ＧａＡｓ層という）、３は高抵抗Ａ
ｌ ｘ Ｇ ａ ｒ −ｘ Ａ ｓ （Ｘ−０，３）
スペーサ層（以下スペーサ層という）、４はｎ−ＡＡ’
、 Ｇ ａ Ｉ−ｘ Ａ ｓ （Ｘ＝０．３）キャリア
供給層（以下ギヤリア供給層という）、５はショットキ
ー電極、１３はｎ”−ＧａＡｓキャップ層（以下キャッ
プ層という）である。In the figure, l is a semi-insulating GaAs substrate, 2 is a high resistance G
aAs layer (hereinafter referred to as 1-GaAs layer), 3 is high resistance A
l x G a r -x A s (X-0,3)
Spacer layer (hereinafter referred to as spacer layer), 4 is n-AA'
, G a I-x As (X=0.3) carrier supply layer (hereinafter referred to as gear supply layer), 5 is a Schottky electrode, and 13 is an n''-GaAs cap layer (hereinafter referred to as cap layer).
ここでスペーサ層３の厚みは７．５ｎｍ、キャリア供給
層４の厚みは４２ｎｍであり、キャップ層１３は幅１１
００ｎのストライプ状に１１００ｎ間隔に形成されてお
り、厚みは２０ｎｍである。Here, the spacer layer 3 has a thickness of 7.5 nm, the carrier supply layer 4 has a thickness of 42 nm, and the cap layer 13 has a width of 11 nm.
00n stripes are formed at intervals of 1100n, and the thickness is 20nm.
このような層構造においては１−ＧａＡｓ層２とスペー
サ層３の界面近傍領域のうちキャップ層１３直下の領域
にのみストライプ状に電子蓄積層が形成され、複数の平
行に並んだ量子細線列（１次元電子ガス）が得られる。In such a layer structure, an electron storage layer is formed in a stripe pattern only in the region immediately below the cap layer 13 in the region near the interface between the 1-GaAs layer 2 and the spacer layer 3, and a plurality of parallel quantum wire arrays ( one-dimensional electron gas) is obtained.
次に量子細線列か形成されるその原理について、第１Ｏ
図を用いて説明する。Next, regarding the principle of formation of quantum wire arrays, the first
This will be explained using figures.
第１０図は半絶縁性ＧａＡｓ基板上に１−ＧａＡｓ層と
スペーサ層とキャリア供給層とショットキー電極とを順
次積層した構造を持つ半導体装置のバンドダイヤグラム
を表す図である。FIG. 10 is a diagram showing a band diagram of a semiconductor device having a structure in which a 1-GaAs layer, a spacer layer, a carrier supply layer, and a Schottky electrode are sequentially laminated on a semi-insulating GaAs substrate.
図において、２は１−ＧａＡｓ層、３はスペーサ層、４
はキャリア供給層、５はショットキー電極をそれぞれ示
している。第１０図（ａ）はキャリア供給層４が厚い場
合を、第１０図（ｂ）はキャリア供給層４が薄い場合を
それぞれ表している。第１０図（ａ）において、キャリ
ア供給層４内の電子の一部はキャリア供給層４とショッ
トキー電極５との界面に生ずる表面準位に捕獲され、キ
ャリア供給層内のショットキー電極５側に空乏領域か形
成される。また１−ＧａＡｓ層２にはＧａＡｓの電子親
和力か、ＡｆＧａＡｓの電子親和力より大きいことに起
因してキャリア供給層内の電子の一部か１−ＧａＡｓ層
２に供給され、１０ｎｍ程度の厚みの電子蓄積層を形成
する。バンドダイヤグラムはいわゆるデプレッションモ
ードを示す。一方、第１０図（ｂ）の場合にはキャリア
供給層４か薄いために、キャリア供給層４内の電子がす
べてショットキー電極５との界面に生ずる表面準位に捕
獲され、キャリア供給層４は完全に空乏化される。従っ
て第１Ｏ図（ａ）の場合のように、電子が１−ＧａＡｓ
層２に供給されることはなく電子蓄積層は形成されない
。バンドダイヤグラムはいわゆるエンハンスメントモー
ドとなる。デプレッションモードとなるのに必要なキャ
リア供給層４の厚みは、例えば特公昭６３−５４２３０
号に示されているように層構造により決定されるある特
定の値となるか、キャリア供給層４かＡ Ａ ｘ Ｇ
ａ Ｉ−ｒ Ａ ｓ （Ｘ ＝０゜３）で形成されてお
り、不純物濃度か２Ｘ１０”ｃｍ−”の場合で概略６０
ｎｍ程度である。In the figure, 2 is a 1-GaAs layer, 3 is a spacer layer, 4 is a
5 indicates a carrier supply layer, and 5 indicates a Schottky electrode. FIG. 10(a) shows a case where the carrier supply layer 4 is thick, and FIG. 10(b) shows a case where the carrier supply layer 4 is thin. In FIG. 10(a), some of the electrons in the carrier supply layer 4 are captured by the surface states generated at the interface between the carrier supply layer 4 and the Schottky electrode 5, and A depletion region is formed. Furthermore, due to the electron affinity of GaAs or the fact that it is larger than the electron affinity of AfGaAs, some of the electrons in the carrier supply layer are supplied to the 1-GaAs layer 2, and the electron affinity of about 10 nm is Forms an accumulation layer. The band diagram shows the so-called depression mode. On the other hand, in the case of FIG. 10(b), since the carrier supply layer 4 is thin, all the electrons in the carrier supply layer 4 are captured by the surface states generated at the interface with the Schottky electrode 5, and the carrier supply layer 4 is is completely depleted. Therefore, as in the case of Figure 1O(a), electrons are
It is not supplied to layer 2 and no electron storage layer is formed. The band diagram becomes a so-called enhancement mode. The thickness of the carrier supply layer 4 required for depression mode is, for example, disclosed in Japanese Patent Publication No. 63-54230.
A A x G
It is formed with a I−r A s (X = 0°3), and the impurity concentration is approximately 60 cm when the impurity concentration is 2×10”cm−”.
It is about nm.
第９図においてはキャリア供給層４上にｎ” −ＧａＡ
ｓキャップ層１３をストライプ状に形成することでキャ
リア供給層４を厚くしたのと同様の効果をもたらし、キ
ャップ層１３の形成された領域はデプレッションモード
となる。従って定常状態において、キャップ層１３の直
下のｉ −ＧａＡｓ層２にのみ電子蓄積層が形成され、
複数の平行な量子細線列が得られることになる。In FIG. 9, n''-GaA is formed on the carrier supply layer 4.
By forming the s-cap layer 13 in a striped shape, an effect similar to that of increasing the thickness of the carrier supply layer 4 is brought about, and the region where the cap layer 13 is formed becomes in a depletion mode. Therefore, in a steady state, an electron storage layer is formed only in the i-GaAs layer 2 directly under the cap layer 13,
A plurality of parallel quantum wire arrays will be obtained.
しかしながら、第９図に示した従来の一実施例において
、形成された量子細線はデプレッションモードとエンハ
ンスメントモードとの切り替えを実質的にキャリア供給
層の厚みの変化のみて行っているために、デプレッショ
ンモード領域からエンハンスメントモード領域への電子
のしみたしか無視できず、量子細線の実質的な幅はキャ
リア供給層の凹凸のパターン幅である１１００ｎよりも
大きくなってしまう。同様の構造においては、形成可能
なキャリア供給層のパターン幅は、現在の技術水準では
概略２５ｎｍてあり、電子のしみたしを考慮すると、量
子細線の実質的な幅は５０ｎｍ以上となる。一方、実用
上十分な量子力学的効果を引き出すためには、上記ジャ
パニーズ ジャーナル オブ アプライド フィジック
ス １９８０年、１９巻、Ｌ７３５〜７３８頁（Ｊａｐ
ａｎｅｓｅＪｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐ
ｈｙｓｉｃｓ、Ｖｏｌ、１９ （１９８０）ｐｐ。However, in the conventional example shown in FIG. 9, the formed quantum wire is switched between the depletion mode and the enhancement mode substantially only by changing the thickness of the carrier supply layer. Only the seepage of electrons from the region to the enhancement mode region can be ignored, and the substantial width of the quantum wire ends up being larger than 1100n, which is the pattern width of the unevenness of the carrier supply layer. In a similar structure, the pattern width of the carrier supply layer that can be formed is approximately 25 nm at the current state of the art, and when considering electron stains, the substantial width of the quantum wire is 50 nm or more. On the other hand, in order to bring out a practically sufficient quantum mechanical effect, it is necessary to
aneseJournal of Applied P
hysics, Vol. 19 (1980) pp.
Ｌ７３５〜７３８）に示されているように、電子を幅２
０ｎｍ程度の量子細線内に閉じ込めることか重要であり
、従来の実施例ではこの要求を満足するのは困難である
などの問題があった。L735-738), the electrons are separated by a width of 2
It is important to confine the quantum wire within a quantum wire of about 0 nm, and conventional embodiments have had problems such as difficulty in satisfying this requirement.
この発明は上記のような問題点を解消するためになされ
たもので、デプレッションモード領域からエンハンスメ
ントモード領域への電子のしみだしを抑制し、より急峻
に１次元化された量子細線を得るための半導体装置の構
造を提供することを目的とする。また、この発明は、デ
プレッションモード領域の幅をさらに細くし、急峻に１
次元化された２０ｎｍ以下の量子細線を得るための半導
体装置の構造及びこれを制御性よく作製する方法を得る
ことを目的とする。さらに、この発明は上記より得られ
る量子力学的効果をトランジスタ動作に応用し、高機能
、高性能な電界効果型半導体装置を提供することを目的
とする。This invention was made to solve the above-mentioned problems, and is aimed at suppressing the seepage of electrons from the depletion mode region to the enhancement mode region and obtaining a quantum wire that is more steeply one-dimensional. The purpose is to provide the structure of a semiconductor device. In addition, this invention further narrows the width of the depression mode region and sharply increases the width of the depression mode region.
The object of the present invention is to obtain a structure of a semiconductor device for obtaining a dimensional quantum wire of 20 nm or less and a method of manufacturing the same with good controllability. A further object of the present invention is to apply the quantum mechanical effects obtained above to transistor operation to provide a highly functional and high performance field effect semiconductor device.
この発明に係る半導体装置は、半絶縁性もしくは絶縁性
の半導体基板上に第１種の高抵抗半導体層と、上記第１
種の半導体より電子親和力の小さい第２種の高抵抗半導
体層（スペーサ層）と、ｎ型にドープされた第２種の半
導体層（キャリア供給層）とを順次積層した層構造を有
する半導体装置において、上記スペーサ層が凹凸の周期
構造を有し、その上部に形成されたキャリア供給層の上
端面か上記半導体基板の上端面と平行な平面となるよう
に形成したものである。A semiconductor device according to the present invention includes a first type of high-resistance semiconductor layer on a semi-insulating or insulating semiconductor substrate;
A semiconductor device having a layer structure in which a second type high-resistance semiconductor layer (spacer layer) having a lower electron affinity than the seed semiconductor and an n-type doped second type semiconductor layer (carrier supply layer) are sequentially laminated. In the spacer layer, the spacer layer has an uneven periodic structure, and is formed so that the upper end surface of the carrier supply layer formed thereon is a plane parallel to the upper end surface of the semiconductor substrate.
また、この発明に係る半導体装置は、さらに、上記スペ
ーサ層の凹凸の周期構造のうち、少なくとも凹部の形状
が逆三角形断面を持つように形成したものである。Further, in the semiconductor device according to the present invention, at least the recesses in the periodic structure of the recesses and recesses of the spacer layer are formed to have an inverted triangular cross section.
また、この発明に係る半導体装置の製造方法は、半絶縁
性もしくは絶縁性の半導体基板上に第１種の高抵抗半導
体層と、上記第１種の半導体より電子親和力の小さい第
２種の高抵抗半導体層（スぺ−サ層）とを順次形成し、
次に上記スペーサ層に少なくとも凹部の形状か逆三角形
断面である凹凸周期構造を形成し、次にその上部に上記
第２種のｎ型半導体層（キャリア供給層）を上記キャリ
ア供給層の上端面か上記半導体基板の上端面と平行な平
面となるように形成するようにしたものである。Further, the method for manufacturing a semiconductor device according to the present invention includes forming a first type of high-resistance semiconductor layer on a semi-insulating or insulating semiconductor substrate, and a second type of high-resistance semiconductor layer having a lower electron affinity than the first type of semiconductor. A resistive semiconductor layer (spacer layer) is sequentially formed,
Next, an uneven periodic structure having at least a concave shape or an inverted triangular cross section is formed on the spacer layer, and then the second type n-type semiconductor layer (carrier supply layer) is formed on the upper end surface of the carrier supply layer. The semiconductor substrate is formed to have a flat surface parallel to the upper end surface of the semiconductor substrate.
また、この発明に係る半導体装置は、半絶縁性もしくは
絶縁性の半導体基板上に、第１種の高抵抗半導体層より
なるチャネル層と、上記第１種の半導体より電子親和力
の小さい第２種の高抵抗半導体層よりなるスペーサ層と
、ｎ型にドープされた第２種の半導体層よりなるキャリ
ア供給層とを順次積層した層構造を有し、上記キャリア
供給層を有する領域上の一部に少なくとも１個の制御電
極と、上記制御電極を挾んで互いに対向する領域に設け
られた一対の出力電極を有する半導体装置において、上
記スペーサ層が電子の導電方向と平行な方向、または垂
直な方向のいずれかに凹凸の周期構造を有し、その上に
形成されたキャリア供給層の上端面が上記半導体基板の
上端面と平行な平面となるように形成したものである。Further, the semiconductor device according to the present invention includes a channel layer made of a first type high-resistance semiconductor layer on a semi-insulating or insulating semiconductor substrate, and a second type high-resistance semiconductor layer having a lower electron affinity than the first type semiconductor. It has a layer structure in which a spacer layer made of a high-resistance semiconductor layer of a semiconductor device comprising at least one control electrode and a pair of output electrodes provided in opposing regions sandwiching the control electrode, wherein the spacer layer is arranged in a direction parallel to or perpendicular to an electron conduction direction; The carrier supply layer has a periodic structure of concavities and convexities on one of the semiconductor substrates, and is formed such that the upper end surface of the carrier supply layer formed thereon is a plane parallel to the upper end surface of the semiconductor substrate.
また、この発明に係る半導体装置は、上記の構造を有す
るトランジスタにおいて、上記スペーサ層の凹凸の周期
構造のうち、少なくとも凹部の形状が逆三角形断面を持
つようにしたものである。Further, in the semiconductor device according to the present invention, in the transistor having the above-described structure, at least the concave portion of the periodic structure of concavities and convexities of the spacer layer has an inverted triangular cross section.
この発明における半導体装置は、スペーサ層に凹凸の周
期構造を持たせ、その上に形成されたキャリア供給層の
上端面が半導体基板の上端面と平行な平面となるように
形成したことにより、スペーサ層が薄くキャリア供給層
が厚い領域と、スペーサ層が厚くキャリア供給層が薄い
領域とを交互に形成できることになる。この結果、スペ
ーサ層の厚みとキャリア供給層の厚みの相乗的な作用に
より、第１種の高抵抗半導体層とスペーサ層の界面近傍
領域のうち、スペーサ層が薄くキャリア供給層が厚い領
域の直下の領域にのみ選択的に電子蓄積層を形成できる
。In the semiconductor device of the present invention, the spacer layer has a periodic structure of irregularities, and the upper end surface of the carrier supply layer formed thereon is formed to be a plane parallel to the upper end surface of the semiconductor substrate. This means that regions where the layer is thin and the carrier supply layer is thick and regions where the spacer layer is thick and the carrier supply layer is thin can be alternately formed. As a result, due to the synergistic effect of the thickness of the spacer layer and the thickness of the carrier supply layer, in the region near the interface between the first type high resistance semiconductor layer and the spacer layer, immediately below the region where the spacer layer is thin and the carrier supply layer is thick. The electron storage layer can be selectively formed only in the region.
またスペーサ層の凹凸の周期構造のうち、少なくとも凹
部の形状が逆三角形断面を持つようにすることて、形成
される電子蓄積層の幅をさらに細くすることが可能とな
り、所望の幅を持つ高品質な量子細線を容易に形成でき
る。In addition, by making at least the shape of the recesses in the periodic structure of the unevenness of the spacer layer have an inverted triangular cross section, it is possible to further reduce the width of the formed electron storage layer, and it is possible to achieve a height with a desired width. High-quality quantum wires can be easily formed.
さらに本発明においては、上記構造を有する量子細線を
電界効果型半導体装置のチャネル層に応用したから、量
子力学的効果を応用した高機能。Furthermore, in the present invention, since the quantum wire having the above-mentioned structure is applied to the channel layer of a field effect semiconductor device, it has high functionality by applying quantum mechanical effects.
高性能な電界効果型半導体装置を制圓性よく得ることが
できる。A high-performance field-effect semiconductor device can be obtained with good uniformity control.
以下、この発明の実施例を図について説明する。 Embodiments of the present invention will be described below with reference to the drawings.
第１図はこの発明の第１の実施例による半導体装置の基
本構造を示す断面構造図である。図において、１は半絶
縁性ＧａＡｓ基板、２は高抵抗ＧａＡｓ層（以下１−Ｇ
ａＡｓ層という）、３は高抵抗Ａ Ｉ！ −Ｇ ａ ｌ
−ｘ Ａ ｓ （Ｘ ＝Ｏ−３）スペーサ層（以下スペ
ーサ層という）、４はｎ−Ａｆ、Ｇａ、、Ａｓ （Ｘ＝
０．３）キャリア供給層（以下キャリア供給層という）
である。FIG. 1 is a cross-sectional structural diagram showing the basic structure of a semiconductor device according to a first embodiment of the present invention. In the figure, 1 is a semi-insulating GaAs substrate, 2 is a high resistance GaAs layer (hereinafter 1-G
(referred to as aAs layer), 3 is high resistance AI! -Ga l
-x As (X = O-3) spacer layer (hereinafter referred to as spacer layer), 4 is n-Af, Ga, , As (X =
0.3) Carrier supply layer (hereinafter referred to as carrier supply layer)
It is.
本実施例は、図に示すように半絶縁性ＧａＡｓ基板１上
に１−ＧａＡｓ基板層２と、スペーサ層３と、キャリア
供給層４とを順次積層した層構造を有する半導体装置に
おいて、上記スペーサ層３が断面が三角形状である凹凸
の周期構造を有し、その上部に形成されたキャリア供給
層４の上端面が上記半導体基板１の上端面と平行な平面
となるように構成されている。ここでスペーサ層３の厚
みは凹部で１０ｎｍ、凸部で４５１ｍであり、その上部
にはスペーサ層３とキャリア供給層４の厚みの合計が９
０ｎｍとなるようにキャリア供給層４が形成されている
。In this embodiment, in a semiconductor device having a layer structure in which a 1-GaAs substrate layer 2, a spacer layer 3, and a carrier supply layer 4 are sequentially laminated on a semi-insulating GaAs substrate 1 as shown in the figure, the spacer The layer 3 has an uneven periodic structure with a triangular cross section, and the upper end surface of the carrier supply layer 4 formed on the layer 3 is configured to be a plane parallel to the upper end surface of the semiconductor substrate 1. . Here, the thickness of the spacer layer 3 is 10 nm in the concave part and 451 m in the convex part, and the total thickness of the spacer layer 3 and the carrier supply layer 4 is 9 nm above it.
The carrier supply layer 4 is formed to have a thickness of 0 nm.
次に量子細線の形成原理について説明する。Next, the principle of forming quantum wires will be explained.
第２図は第１図に示した半導体装置上にショットキー電
極を設けた状態を表す図で、第３図（ａ）は第２図のＡ
−Ａ ’断面におけるバンドダイヤグラムを表す図、第
３図（ｂ）は第２図のＢ−Ｂ ’断面におけるバンドダ
イヤグラムを表す図である。図において、１は半絶縁性
ＧａＡｓ基板、２はｉ −ＧａＡｓ層、３はスペーサ層
、４はキャリア供給層、５はショットキー電極である。FIG. 2 is a diagram showing a state in which a Schottky electrode is provided on the semiconductor device shown in FIG. 1, and FIG.
3(b) is a diagram showing a band diagram at the BB' cross section in FIG. 2. FIG. In the figure, 1 is a semi-insulating GaAs substrate, 2 is an i-GaAs layer, 3 is a spacer layer, 4 is a carrier supply layer, and 5 is a Schottky electrode.
第２図のＡ−Ａ ’断面はスペーサ層３か薄くキャリア
供給層４が厚い領域であり、各層の厚みはスペーサ層３
が１０ｎｍ、キャリア供給層４が８０ｎｍである。この
ような場合、キャリア供給層４内の電子の一部はキャリ
ア供給層４とショットキー電極５との界面に生ずる表面
準位に捕獲され、キャリア供給層内のショットキー電極
５側に空乏領域が形成される。The AA′ cross section in FIG. 2 shows a region where the spacer layer 3 is thin and the carrier supply layer 4 is thick.
is 10 nm, and the carrier supply layer 4 is 80 nm. In such a case, some of the electrons in the carrier supply layer 4 are captured by the surface states generated at the interface between the carrier supply layer 4 and the Schottky electrode 5, and a depletion region is created on the Schottky electrode 5 side in the carrier supply layer. is formed.
また１−ＧａＡｓ層２にはＧａＡｓの電子親和力が、Ａ
ｊ７ＧａＡｓの電子親和力より大きいことに起因してキ
ャリア供給層内の電子の一部がｉ −ＧａＡｓ層２に供
給され、ｌｏｎｍ程度の厚みの電子蓄積層を形成する。In addition, in the 1-GaAs layer 2, the electron affinity of GaAs is A
Due to the electron affinity being larger than that of j7GaAs, some of the electrons in the carrier supply layer are supplied to the i-GaAs layer 2, forming an electron storage layer with a thickness of approximately 100 nm.
バンドダイヤグラムは第３図ｆａ）のようになり、いわ
ゆるデプレッションモードとなる。一方、第２図のＢ−
Ｂ ’断面は第２図のＡ−Ａ ’断面と比較してスペー
サ層３が厚く、キャリア供給層４が薄い領域であり、各
層の厚みはスペーサ層３か４５ｎｍ、キャリア供給層４
か４５ｎｍである。このような場合、キャリア供給層４
が薄いためにキャリア供給層４内の電子がすべてショッ
トキー電極５との界面に生ずる表面準位に捕獲され、キ
ャリア供給層４は完全に空乏化される。The band diagram becomes as shown in Fig. 3 fa), which is a so-called depression mode. On the other hand, B- in Figure 2
The B' cross section is a region where the spacer layer 3 is thicker and the carrier supply layer 4 is thinner than the A-A' cross section in FIG.
or 45 nm. In such a case, the carrier supply layer 4
Since the carrier supply layer 4 is thin, all of the electrons in the carrier supply layer 4 are captured by surface levels generated at the interface with the Schottky electrode 5, and the carrier supply layer 4 is completely depleted.
また、スペーサ層３か４５ｎｍと厚いために、この効果
も相乗的に作用しキャリア供給層４から１−ＧａＡｓ層
２への電子の供給か行われず、電子蓄積層は形成されな
い。バンドダイヤグラムは第３図（ｂ）のようになり、
いわゆるエンハンスメントモードとなる。第９図に示し
た従来例ではデプレッションモードとエンハンスメント
モードとの切り替えを実質的にキャリア供給層４の厚み
の変化のみて行っているために、デプレッションモード
領域からエンハンスメントモード領域への電子のしみだ
しが無視できず、量子細線の実質的な幅はキャリア供給
層４の凹凸のパターン幅よりも大きくなってしまうとい
う問題点かあった。これに対し第１図及び第２図に示し
たこの発明にがかる一実施例においては、デプレッショ
ンモードとエンハンスメントモードとの切り替えをキャ
リア供給層４の厚みの変化、及びスペーサ層３の厚みの
変化の相乗的な効果により行っており、より急峻な切り
替えか可能となる。さらに第１図および第２図に示した
実施例においては、キャリア供給層４の凹凸のパターン
を三角形状としているため、デプレッションモードを示
す領域は凹部の床付近、すなわち逆三角形の頂点付近の
ごく狭い領域に限られるため、２０ｎｍ程度の幅の量子
細線が比較的簡単に形成できる。Furthermore, since the spacer layer 3 is as thick as 45 nm, this effect acts synergistically, and only electrons are supplied from the carrier supply layer 4 to the 1-GaAs layer 2, so that no electron storage layer is formed. The band diagram will look like Figure 3(b),
This is a so-called enhancement mode. In the conventional example shown in FIG. 9, since switching between the depletion mode and the enhancement mode is substantially performed only by changing the thickness of the carrier supply layer 4, electrons seep from the depletion mode region to the enhancement mode region. cannot be ignored, and there is a problem that the substantial width of the quantum wire becomes larger than the pattern width of the unevenness of the carrier supply layer 4. On the other hand, in an embodiment according to the present invention shown in FIGS. 1 and 2, switching between the depletion mode and the enhancement mode is performed by changing the thickness of the carrier supply layer 4 and the thickness of the spacer layer 3. This is achieved through a synergistic effect, allowing for more rapid switching. Furthermore, in the embodiment shown in FIGS. 1 and 2, since the uneven pattern of the carrier supply layer 4 is triangular, the area exhibiting the depression mode is very close to the floor of the recess, that is, near the apex of the inverted triangle. Since it is limited to a narrow region, a quantum wire with a width of about 20 nm can be formed relatively easily.
次に第１図の半導体装置の製造方法について第４図を用
いて説明する。第４図はこの発明に係る半導体装置の製
造方法の一例を示す断面構造図である。図において、１
は半絶縁性ＧａＡｓ基板、２は１−ＧａＡｓ層、３はス
ペーサ層、４はキャリア供給層、１４はフォトレジスト
である。Next, a method for manufacturing the semiconductor device shown in FIG. 1 will be explained using FIG. 4. FIG. 4 is a cross-sectional structural diagram showing an example of the method for manufacturing a semiconductor device according to the present invention. In the figure, 1
2 is a semi-insulating GaAs substrate, 2 is a 1-GaAs layer, 3 is a spacer layer, 4 is a carrier supply layer, and 14 is a photoresist.
まず、第４図（ａ）に示すように、半絶縁性の−（１０
０）面を表面とするＧａＡｓ基板１上にｉ −ＧａＡｓ
層２．スペーサ層３を順次ＭＯＣＶＤ法を用いてエピタ
キシャル成長する。続いて、第４図（ｂｌに示すように
、スペーサ層３上にフォトレジスト１４を塗布し、Ｘ線
露光法を用いて（０１１）方向を長手方向とする２５ｎ
ｍ周期のラインアンドスペースを形成する（第４図（Ｃ
））。First, as shown in FIG. 4(a), a semi-insulating -(10
0) on a GaAs substrate 1 with
Layer 2. Spacer layers 3 are sequentially grown epitaxially using MOCVD. Subsequently, as shown in FIG. 4 (bl), a photoresist 14 is coated on the spacer layer 3, and a 25nm film with the (011) direction as the longitudinal direction is coated using an X-ray exposure method.
Form m-period lines and spaces (Fig. 4 (C)
)).
次にＨ２ＳＯ４： Ｈ２０ｘ ： Ｈ２０＝５ ：
Ｉ ：ｌの組成比を持つエッチャントでエツチングを施
す。このエッチャントの（１１１）方向のエツチングレ
ートは、（１００）方向に対するエツチングレートの１
／４程度であり、この結果、第４図（ｄ）に示すような
、エツチングの遅く進む（１１１）Ａ面の露呈した、５
０ｎｍ周期で断面が三角形状の凹凸の周期構造を形成す
ることができる。Next, H2SO4: H20x: H20=5:
Etching is performed using an etchant having a composition ratio of I:l. The etching rate of this etchant in the (111) direction is 1 of the etching rate in the (100) direction.
/4, and as a result, as shown in FIG.
It is possible to form an uneven periodic structure having a triangular cross section with a period of 0 nm.
次に、第４図（ｅ）に示すように、フォトレジスト１４
を除去する。第５図はこの状態のウェハ構造を詳細に示
す斜視図である。次に、第４図げ）に示すように、キャ
リア供給層４をＭＯＣＶＤ法によって形成する。ＭＯＣ
ＶＤの典型的な成長条件のもとでは、（１１１）方向の
成長速度と（１００）方向の成長速度がほぼ同一となる
ように成長が進むため、キャリア供給層成長後には凹凸
形状を埋め込んで平坦な表面を得ることができた。Next, as shown in FIG. 4(e), the photoresist 14
remove. FIG. 5 is a perspective view showing the wafer structure in detail in this state. Next, as shown in Figure 4), a carrier supply layer 4 is formed by MOCVD. M.O.C.
Under typical VD growth conditions, growth proceeds so that the growth rate in the (111) direction and the growth rate in the (100) direction are almost the same. A flat surface could be obtained.
第６図（ａ）は本発明の第２の実施例による半導体装置
の構造を示す上面図、第６図（ｂ）は第６図（ａ）のｃ
−ｃ ’断面における断面構造図である。図において、
１は半絶縁性ＧａＡｓ基板、２は１−ＧａＡｓ層、３は
スペーサ層、４はキャリア供給層、５はゲート電極、６
は１次元電子ガス（量子細線）、１０はソース、１１は
ドレインである。FIG. 6(a) is a top view showing the structure of a semiconductor device according to a second embodiment of the present invention, and FIG. 6(b) is a top view showing the structure of a semiconductor device according to a second embodiment of the present invention.
It is a sectional structure diagram in a -c' cross section. In the figure,
1 is a semi-insulating GaAs substrate, 2 is a 1-GaAs layer, 3 is a spacer layer, 4 is a carrier supply layer, 5 is a gate electrode, 6
is a one-dimensional electron gas (quantum wire), 10 is a source, and 11 is a drain.
この半導体装置は図に示されているように、チャネル領
域に電子の導電方向（ソース／ドレイン方向）と平行な
方向に量子細線列を設けた、電界効果型の半導体装置（
以下、量子細線ＦＥＴという）である。量子細線は第１
の実施例と同様に、スペーサ層３に凹凸の周期構造を持
たせることによって形成した。As shown in the figure, this semiconductor device is a field-effect type semiconductor device (
(hereinafter referred to as quantum wire FET). Quantum wire is the first
As in the example described above, the spacer layer 3 was formed by giving it a periodic structure of concavities and convexities.
以下、この量子細線ＦＥＴの動作原理について説明する
。The operating principle of this quantum wire FET will be explained below.
第１の実施例で説明したように、ゲート電圧かＯＶの状
態、すなわち定常状態において量子細線が形成され、１
次元伝導チャネルを形成している。As explained in the first embodiment, a quantum wire is formed in a state where the gate voltage is OV, that is, in a steady state, and 1
It forms a dimensional conduction channel.
また適当な負のゲート電圧下においては、チャネル領域
は完全に空乏化され、ＯＦＦ状態となりノーマリオン型
のトランジスタ動作を示す。量子細線中を流れる電子は
、弾性散乱が抑制されるために極めて高い移動度を示す
ため超高速動作のＦＥＴを実現できる。Furthermore, under an appropriate negative gate voltage, the channel region is completely depleted and turned off, exhibiting normally-on transistor operation. Electrons flowing through the quantum wire exhibit extremely high mobility because elastic scattering is suppressed, making it possible to realize an FET with ultrahigh-speed operation.
第７図は本発明の第３の実施例による半導体装置の構造
を示す断面構造図である。図において、ｌは半絶縁性Ｇ
ａＡｓ基板、２は１−ＧａＡｓ層、３はスペーサ層、４
はキャリア供給層、５はゲート電極、６は１次元電子ガ
ス（量子細線）、７はソース電極、８はドレイン電極、
９はｎ” −ＧａＡｓ層、ＩＯはソース、１１はドレイ
ン、１２はアイソレーション領域である。FIG. 7 is a cross-sectional structural diagram showing the structure of a semiconductor device according to a third embodiment of the present invention. In the figure, l is semi-insulating G
aAs substrate, 2 is 1-GaAs layer, 3 is spacer layer, 4
is a carrier supply layer, 5 is a gate electrode, 6 is a one-dimensional electron gas (quantum wire), 7 is a source electrode, 8 is a drain electrode,
9 is an n''-GaAs layer, IO is a source, 11 is a drain, and 12 is an isolation region.
この半導体装置は図に示されているように、チャネル領
域に電子の導電方向（ソース／ドレイン方向）と垂直な
方向に量子細線列を設けた、電界効果型の半導体装置で
ある。量子細線は第１の実施例と同様にスペーサ層３に
凹凸の周期構造を持たせることによって形成した。As shown in the figure, this semiconductor device is a field effect type semiconductor device in which a quantum wire array is provided in a channel region in a direction perpendicular to the electron conduction direction (source/drain direction). The quantum wires were formed by providing the spacer layer 3 with a periodic structure of concave and convex portions as in the first embodiment.
以下、この電界効果型の半導体装置の動作原理を説明す
る。ゲート電圧かＯＶの状態においては１次元的な伝導
チャネルか形成され、ソース／ドレイン間はＯＦＦ状態
になる。また適当な正の電界下においては伝導チャネル
は２次元的になり、ソース／ドレイン間はＯＮ状態とな
りノーマリオフ型のトランジスタ動作を示す。この電界
効果型の半導体装置の動作速度を通常の高電子移動度ト
ランジスタ（以下ＨＥＭＴという）と比較すると、ＨＥ
ＭＴの場合は電子の最短走行距離はゲート長で規定され
、このゲート長によって決まるゲート遅延を生じるのに
対し、この発明による電界効果型の半導体装置の場合、
ＯＦＦ状態においても１次元的に電子蓄積層が形成され
ており、ＯＮ状態に変わるまでの電子の最短走行距離は
周期構造の周期で規定され、この結果ゲート遅延は極め
て短（なりＨＥＭＴを上回る、超高速動作のＦＥＴが実
現できた。なお、第３の実施例においては伝導チャネル
の電子状態をゲート電圧によって１次元電子状態から２
次元電子状態に効率よく変化させるために、スペーサ層
の厚みを凹部は５ｎｍ、凸部で２５ｎｍとし、キャリア
供給層４とスペーサ層３の厚みの合計が９０ｎｍとなる
ように形成した。The operating principle of this field effect type semiconductor device will be explained below. When the gate voltage is OV, a one-dimensional conduction channel is formed and the source/drain region is in an OFF state. Furthermore, under an appropriate positive electric field, the conduction channel becomes two-dimensional, and the source/drain region becomes ON, exhibiting normally-off transistor operation. Comparing the operating speed of this field-effect semiconductor device with that of a normal high electron mobility transistor (hereinafter referred to as HEMT), it is found that
In the case of MT, the shortest travel distance of electrons is defined by the gate length, and a gate delay determined by this gate length occurs, whereas in the case of the field effect semiconductor device according to the present invention,
An electron storage layer is formed one-dimensionally even in the OFF state, and the shortest travel distance for electrons until the state changes to the ON state is determined by the period of the periodic structure. As a result, the gate delay is extremely short (exceeding HEMT). An FET with ultra-high-speed operation was realized.In the third embodiment, the electronic state of the conduction channel was changed from the one-dimensional electronic state to the two-dimensional electronic state by the gate voltage.
In order to efficiently change the dimensional electronic state, the spacer layer was formed to have a thickness of 5 nm for the concave portions and 25 nm for the convex portions, so that the total thickness of the carrier supply layer 4 and the spacer layer 3 was 90 nm.
量子効果をデバイス動作に応用するためには、電子状態
の精密な制御が必要であるが、この発明においてはスペ
ーサ層３の厚み、凹凸の形状及び深さ、キャリア供給層
４の不純物濃度などを最適設計することにより、所望の
電子状態を適当な電圧下において実現することかできる
。In order to apply quantum effects to device operation, precise control of electronic states is necessary, and in this invention, the thickness of the spacer layer 3, the shape and depth of the unevenness, the impurity concentration of the carrier supply layer 4, etc. Through optimal design, a desired electronic state can be achieved under an appropriate voltage.
なお、上記実施例ではスペーサ層の凹凸の形状を三角形
断面となるように構成したが、矩形あるいは第８図に示
すように、凹部のみが逆三角形状になるように構成して
もよい。In the above embodiment, the unevenness of the spacer layer is configured to have a triangular cross section, but it may be configured to have a rectangular shape or only the concave portion has an inverted triangular shape as shown in FIG.
また上記実施例では１−ＧａＡｓ層、スペーサ層、キャ
リア供給層の形成にＭＯＣＶＤ法を用いたが、原子層レ
ベルで厚みの制御が可能な、例えばＭＢＥ法、ＡＬＥ法
などの他の結晶成長技術を用いてもよい。Furthermore, in the above embodiment, MOCVD was used to form the 1-GaAs layer, the spacer layer, and the carrier supply layer, but other crystal growth techniques, such as MBE and ALE, which can control the thickness at the atomic layer level, are used. may also be used.
また上記実施例ではフォトレジストのパターニングにＸ
線露光法を用いたか、他の方法を適用しもよく、例えば
エレクトロンビーム露光法、フォーカストイオンビーム
露光法を用いても同様の微細パターンが形成可能である
。In addition, in the above embodiment, X is used for patterning the photoresist.
A line exposure method may be used, or other methods may be applied. For example, a similar fine pattern can be formed using an electron beam exposure method or a focused ion beam exposure method.
また上記実施例ではスペーサ層のエツチングに際して、
Ｈ２Ｓ ０４ ： Ｈ２０□ ：Ｈ２０＝５ ：ｌ：
１の組成比を持つエッチャントを用いたか、例えばＫＯ
Ｈ水溶液など、（１１１）Ａ面を露呈させる作用を持つ
ものなら他のエッチャントを用いてもよい。さらに矩形
状の凹凸を設ける場合には、反応性イオンエツチングな
どのドライエツチングの手法を用いるのが有効である。Furthermore, in the above embodiment, when etching the spacer layer,
H2S 04 : H20□ :H20=5 :l:
An etchant having a composition ratio of 1 was used, for example, KO
Other etchants may be used as long as they have the effect of exposing the (111)A plane, such as an H aqueous solution. Furthermore, when providing rectangular irregularities, it is effective to use a dry etching method such as reactive ion etching.
なお、上記実施例ではチャネル層にＧａＡｓ、スペーサ
層およびキャリア供給層にＡｆＧａＡｓを用いた例につ
いて説明したが、スペーサ層およびキャリア供給層に用
いる半導体材料かチャネル層に用いる半導体材料より電
子親和力が小さくエネルギーギャップが大きいという条
件を満たすかぎり、どのような材料の組合せによっても
同様の目的を達成しうる。しかし実用的には両者の格子
定数が近似しており、良質なペテロ接合か得られるよう
な組合せにすることが望ましい。In the above embodiment, an example was explained in which GaAs was used for the channel layer and AfGaAs was used for the spacer layer and the carrier supply layer, but the semiconductor material used for the spacer layer and the carrier supply layer has a lower electron affinity than the semiconductor material used for the channel layer. The same objective can be achieved with any combination of materials as long as the condition that the energy gap is large is met. However, in practical terms, it is desirable that the lattice constants of both are similar and that the combination is such that a high-quality Peter junction can be obtained.
以上のように、この発明によれば、半絶縁性もしくは絶
縁性の半導体基板上に第１種の高抵抗半導体層と、上記
第１種の半導体より電子親和力の小さい第２種の高抵抗
半導体層（スペーサ層）と、ｎ型にドープされた第２種
の半導体層（キャリア供給層）とを順次積層した層構造
を有する半導体装置において、上記スペーサ層が凹凸の
周期構造を有し、その上部に形成されたキャリア供給層
の上端面が上記半導体基板の上端面と平行な平面となる
ように形成したので、スペーサ層が薄くキャア供給層が
厚い領域と、スペーサ層が厚くキャリア供給層が薄い領
域とを交互に形成できることになる。この結果、スペー
サ層の厚みとキャリア供給層の厚みの相乗的な作用によ
り、第１種の高抵抗半導体層とスペーサ層の界面近傍領
域のうち、スペーサ層が薄くキャリア供給層が厚い領域
の直下の領域にのみ選択的に電子蓄積層が形成されるの
で、急峻な量子細線か得られる効果かある。As described above, according to the present invention, a first type of high-resistance semiconductor layer is provided on a semi-insulating or insulating semiconductor substrate, and a second type of high-resistance semiconductor layer has a lower electron affinity than the first type of semiconductor. In a semiconductor device having a layer structure in which a layer (spacer layer) and an n-type doped second type semiconductor layer (carrier supply layer) are sequentially laminated, the spacer layer has a periodic structure of irregularities; Since the upper end surface of the carrier supply layer formed on the upper part was formed to be a plane parallel to the upper end surface of the semiconductor substrate, there are regions where the spacer layer is thin and the carrier supply layer is thick, and areas where the spacer layer is thick and the carrier supply layer is thick. This means that thin regions can be formed alternately. As a result, due to the synergistic effect of the thickness of the spacer layer and the thickness of the carrier supply layer, in the region near the interface between the first type high resistance semiconductor layer and the spacer layer, immediately below the region where the spacer layer is thin and the carrier supply layer is thick. Since the electron storage layer is selectively formed only in the region, there is an effect that a steep quantum wire can be obtained.
また、この発明によれば、上述の構造を有する半導体に
おいて、上記スペーサ層の凹凸の周期構造のうち、少な
くとも凹部の形状が逆三角形断面を持つように形成した
ので、形成される電子蓄積層の幅をさらに細くすること
が可能となり、所望の幅を持つ高品質な量子細線を容易
に形成できる効果がある。Further, according to the present invention, in the semiconductor having the above-described structure, at least the concave portions of the periodic structure of concavities and convexities of the spacer layer are formed to have an inverted triangular cross section. It becomes possible to further reduce the width, which has the effect of easily forming a high-quality quantum wire with a desired width.
また、この発明による半導体装置の製造方法によれば、
半絶縁性もしくは絶縁性の半導体基板上に第１種の高抵
抗半導体層と、上記第１種の半導体層と、上記第１種の
半導体より電子親和力の小さい第２種の高抵抗半導体層
（スペーサ層）とを順次形成し、次に上記スペーサ層に
少なくとも凹部の形状が逆三角形断面である凹凸周期構
造を形成し、次にその上部に上記第２種のｎ型半導体層
（キャリア供給層）を上記キャリア供給層の上端面が上
記半導体基板の上端面と平行な平面となるように形成す
るようにしたので、所望の幅を持つ高品質な量子細線を
制御性よく製造できる効果かある。Further, according to the method of manufacturing a semiconductor device according to the present invention,
A first type of high-resistance semiconductor layer on a semi-insulating or insulating semiconductor substrate, the first type of semiconductor layer, and a second type of high-resistance semiconductor layer having a lower electron affinity than the first type of semiconductor ( a spacer layer), then a concavo-convex periodic structure in which at least the shape of the concave portion has an inverted triangular cross section is formed on the spacer layer, and then, on top of the concave-convex periodic structure, the second type n-type semiconductor layer (carrier supply layer) is formed. ) is formed so that the upper end surface of the carrier supply layer is a plane parallel to the upper end surface of the semiconductor substrate, which has the effect of manufacturing high quality quantum wires having a desired width with good controllability. .
また、この発明によれば、半絶縁性もしくは絶縁性の半
導体基板上に、第１種の高抵抗半導体層よりなるチャネ
ル層と、上記第１種の半導体より電子親和力の小さい第
２種の高抵抗半導体層よりなるスペーサ層と、ｎ型にド
ープされた第２種の半導体層よりなるキャリア供給層と
を順次積層した層構造を有し、上記キャリア供給層を有
する領域上の一部に少なくとも１個の制御電極と、上記
制御電極を挟んで互いに対向する領域に設けられた一対
の出力電極を存する半導体装置において、上記スペーサ
層が電子の導電方向と平行な方向、または垂直な方向の
いずれかに凹凸の周期構造を有し、その上に形成された
キャリア供給層の上端面が上記半導体基板の上端面と平
行な平面となるように形成したので、量子効果を応用し
た高機能。Further, according to the present invention, a channel layer made of a first type high resistance semiconductor layer and a second type high resistance semiconductor layer having a lower electron affinity than the first type semiconductor are formed on a semi-insulating or insulating semiconductor substrate. It has a layer structure in which a spacer layer made of a resistive semiconductor layer and a carrier supply layer made of an n-type doped second type semiconductor layer are sequentially laminated, and at least a part of the region having the carrier supply layer is In a semiconductor device including one control electrode and a pair of output electrodes provided in regions facing each other with the control electrode in between, the spacer layer may be arranged in either a direction parallel to or perpendicular to the electron conduction direction. The carrier supply layer has a periodic structure of irregularities, and is formed so that the upper end surface of the carrier supply layer formed thereon is a plane parallel to the upper end surface of the semiconductor substrate, resulting in high functionality utilizing quantum effects.
高性能な電界効果型半導体装置が得られる効果かある。This has the effect of providing a high-performance field-effect semiconductor device.
また、この発明によれば、上記電界効果型半導体装置に
おいて、上記スペーサ層の凹凸の周期構造のうち、少な
くとも凹部の形状か逆三角形断面を持つようにしたので
、形成される電子蓄積層の幅をさらに細くすることが可
能となり、量子効果を応用した高機能、高性能な電界効
果型半導体装置を容易に得られる効果がある。Further, according to the present invention, in the field effect semiconductor device, at least the periodic structure of the unevenness of the spacer layer has a shape of a recess or an inverted triangular cross section, so that the width of the electron storage layer formed is This makes it possible to make the structure even thinner, which has the effect of easily producing a highly functional, high-performance field-effect semiconductor device that utilizes quantum effects.
第１図及び第２図は、この発明の第１の実施例による半
導体装置の構造を示す断面構造図、第３第４図はこの発
明の実施例による半導体装置を製造するための主要工程
を説明するための断面構造図、第５図は第４図（ｅ）に
おける形状を詳細に示した図、第６図はこの発明の第２
の実施例による半導体装置の構造を示す上面図及び断面
構造図、第７図はこの発明の第３の実施例による半導体
装置の構造を示す断面構造図、第８図はこの発明の第１
の実施例による半導体装置の一変形例を示す断面構造図
、第９図は従来の半導体装置の構造を示ある。
図において、１は半絶縁性ＧａＡｓ基板、２は１−Ｇａ
Ａｓ層、３は１−ＡｆＧａＡｓスペーサ層、４はｎ−Ａ
Ａ’ＧａＡｓキャリア供給層、５はゲート電極、６は１
次元電子ガス、７はソース電極、８はドレイン電極、９
はｎ” −ＧａＡｓ層、１０はソース、１１はドレイン
、１２はアイソレーション領域である。
なお図中同一符号は同−又は相当部分を示す。1 and 2 are cross-sectional structural views showing the structure of a semiconductor device according to a first embodiment of the present invention, and FIGS. 3 and 4 show main steps for manufacturing a semiconductor device according to an embodiment of this invention. A cross-sectional structural diagram for explanation, FIG. 5 is a diagram showing the shape in FIG. 4(e) in detail, and FIG. 6 is a second diagram of the present invention.
7 is a top view and a cross-sectional structural diagram showing the structure of a semiconductor device according to a third embodiment of the present invention, FIG. 8 is a cross-sectional structural diagram showing the structure of a semiconductor device according to a third embodiment of the present invention, and FIG.
FIG. 9 is a cross-sectional structural diagram showing a modified example of the semiconductor device according to the embodiment, and FIG. 9 shows the structure of a conventional semiconductor device. In the figure, 1 is a semi-insulating GaAs substrate, 2 is a 1-GaAs substrate, and 2 is a 1-GaAs substrate.
As layer, 3 is 1-AfGaAs spacer layer, 4 is n-A
A'GaAs carrier supply layer, 5 is a gate electrode, 6 is 1
dimensional electron gas, 7 is the source electrode, 8 is the drain electrode, 9
10 is an n''-GaAs layer, 10 is a source, 11 is a drain, and 12 is an isolation region. In the drawings, the same reference numerals indicate the same or corresponding parts.
Claims (5)
種の高抵抗半導体層と、上記第１種の半導体より電子親
和力の小さい第２種の高抵抗半導体層と、ｎ型にドープ
された第２種の半導体層とを順次積層した層構造を有す
る半導体装置において、上記第２種の高抵抗半導体層が
凹凸の周期構造を有し、その上に形成された上記第２種
のｎ型半導体層はその上端面が上記半導体基板の上端面
と平行な平面となるように形成されていることを特徴と
する半導体装置。(1) A first layer on a semi-insulating or insulating semiconductor substrate.
It has a layer structure in which a seed high resistance semiconductor layer, a second type high resistance semiconductor layer having a lower electron affinity than the first type semiconductor, and an n-type doped second type semiconductor layer are sequentially laminated. In the semiconductor device, the second type high-resistance semiconductor layer has an uneven periodic structure, and the second type n-type semiconductor layer formed thereon has an upper end surface parallel to an upper end surface of the semiconductor substrate. 1. A semiconductor device characterized in that the semiconductor device is formed to have a flat surface.
種の高抵抗半導体層の凹凸の周期構造のうち少なくとも
凹部の形状が逆三角形断面を持つことを特徴とする半導
体装置。(2) In the semiconductor device according to claim 1, the second
A semiconductor device characterized in that at least a recess in a periodic structure of recesses and recesses of a high-resistance semiconductor layer has an inverted triangular cross section.
種の高抵抗半導体層と、上記第１種の半導体より電子親
和力の小さい第２種の高抵抗半導体層とを順次形成する
工程と、 上記第２種の高抵抗半導体層に少なくとも凹部の形状が
逆三角形断面である凹凸周期構造を形成する工程と、 その上部に上記第２種のｎ型半導体層を上記第２種のｎ
型半導体層の上端面が上記半導体基板の上端面と平行な
平面となるように形成する工程とを含むことを特徴とす
る半導体装置の製造方法。(3) A first layer on a semi-insulating or insulating semiconductor substrate.
a step of sequentially forming a seed high-resistance semiconductor layer and a second-type high-resistance semiconductor layer having a lower electron affinity than the first-type semiconductor; a step of forming an uneven periodic structure having an inverted triangular cross section, and forming the second type of n-type semiconductor layer on top of the concave-convex periodic structure;
A method for manufacturing a semiconductor device, comprising the step of forming a semiconductor layer such that an upper end surface thereof is a plane parallel to an upper end surface of the semiconductor substrate.
種の高抵抗半導体層よりなるチャネル層と、上記第１種
の半導体より電子親和力の小さい第２種の高抵抗半導体
層よりなるスペーサ層と、ｎ型にドープされた第２種の
半導体層よりなる電子供給層とを順次積層した層構造を
有し、 上記電子供給層を有する領域上の一部に少なくとも１個
の制御電極と、上記制御電極を挟んで互いに対向する領
域に設けられた一対の出力電極を有する半導体装置にお
いて、 上記第２種の高抵抗半導体スペーサ層が電子の導電方向
と平行な方向、または垂直な方向のいずれかに凹凸の周
期構造を有し、その上に形成された上記第２種のｎ型半
導体電子供給層はその上端面が上記半導体基板の上端面
と平行な平面となるように形成されていることを特徴と
する半導体装置。(4) On a semi-insulating or insulating semiconductor substrate, the first
a channel layer made of a high-resistance semiconductor layer of a seed, a spacer layer made of a second kind of high-resistance semiconductor layer having a lower electron affinity than the first kind of semiconductor, and a second kind of semiconductor layer doped with n-type. and an electron supply layer laminated in sequence, at least one control electrode on a part of the region having the electron supply layer, and a pair of control electrodes provided in regions facing each other with the control electrode in between. In a semiconductor device having an output electrode of A semiconductor device, wherein the second type n-type semiconductor electron supply layer is formed such that its upper end surface is a plane parallel to the upper end surface of the semiconductor substrate.
種の高抵抗半導体スペーサ層の凹凸の周期構造のうち、
少なくとも凹部の形状が逆三角形断面を持つことを特徴
とする半導体装置。(5) In the semiconductor device according to claim 4, the second
Among the irregular periodic structures of the seed high-resistance semiconductor spacer layer,
A semiconductor device characterized in that at least a recessed portion has an inverted triangular cross section.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2335827A JP2665048B2 (en) | 1990-11-28 | 1990-11-28 | Semiconductor device and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2335827A JP2665048B2 (en) | 1990-11-28 | 1990-11-28 | Semiconductor device and manufacturing method thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04199519A true JPH04199519A (en) | 1992-07-20 |
| JP2665048B2 JP2665048B2 (en) | 1997-10-22 |
Family
ID=18292849
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2335827A Expired - Lifetime JP2665048B2 (en) | 1990-11-28 | 1990-11-28 | Semiconductor device and manufacturing method thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2665048B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5679962A (en) * | 1994-05-31 | 1997-10-21 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and a single electron device |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60241272A (en) * | 1984-05-15 | 1985-11-30 | Nippon Telegr & Teleph Corp <Ntt> | High-mobility transistor |
| JPS61170070A (en) * | 1985-01-23 | 1986-07-31 | Sony Corp | Semiconductor device |
| JPS63316484A (en) * | 1987-06-19 | 1988-12-23 | Fujitsu Ltd | Quantum effect semiconductor device |
-
1990
- 1990-11-28 JP JP2335827A patent/JP2665048B2/en not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60241272A (en) * | 1984-05-15 | 1985-11-30 | Nippon Telegr & Teleph Corp <Ntt> | High-mobility transistor |
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| JPS63316484A (en) * | 1987-06-19 | 1988-12-23 | Fujitsu Ltd | Quantum effect semiconductor device |
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| US5679962A (en) * | 1994-05-31 | 1997-10-21 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and a single electron device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2665048B2 (en) | 1997-10-22 |
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