JPH04199029A - Manufacture of thin-film transistor and multilayer wiring - Google Patents
Manufacture of thin-film transistor and multilayer wiringInfo
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Abstract
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は薄膜トランジスタ及び多層配線の製造方法に係
り、特に薄膜トランジスタのチャネル保護膜を裏面露光
により形成する際に当該チャネル保護膜の絶縁層を多層
配線の層間絶縁層としても形成する薄膜トランジスタ及
び多層配線の製造方法に関する。Detailed Description of the Invention (Industrial Application Field) The present invention relates to a method for manufacturing a thin film transistor and a multilayer wiring, and in particular, when forming a channel protective film of a thin film transistor by backside exposure, the insulating layer of the channel protective film is formed in a multilayered manner. The present invention relates to a thin film transistor that is also formed as an interlayer insulating layer for wiring, and a method for manufacturing multilayer wiring.
（従来の技術）
従来の薄膜トランジスタ及び多層配線は、各種の電子デ
バイスに利用されているか、特に、ファクシミリやスキ
ャナ等のイメージセンサに利用されている場合がある。(Prior Art) Conventional thin film transistors and multilayer interconnections are used in various electronic devices, and particularly in image sensors such as facsimile machines and scanners.
従来のイメージセンサについて説明すると、特に従来の
密着型イメージセンサは、原稿等の画像情報を１対１に
投影し、電気信号に変換するものである。この場合、投
影した画像を多数の画素（受光素子）に分割し、各受光
素子で発生した電荷を薄膜トランジスタスイッチ素子（
Ｔ Ｐ Ｔ）を使って特定のブロック単位で多層配線の
負荷容量に一時蓄積して、電気信号として数百ＫＨｚか
ら数ＭＨｚまでの速度で時系列的に順次読み出すＴＰＴ
駆動型イメージセンサがある。このＴＰＴ駆動型イメー
ジセンサは、ＴＰＴの動作により単一の駆動用ＩＣで読
み取りが可能となるので、イメージセンサを駆動する駆
動用ＩＣの個数を少なくするものである。Regarding conventional image sensors, in particular, conventional contact type image sensors project image information of a document or the like on a one-to-one basis and convert it into an electrical signal. In this case, the projected image is divided into many pixels (light-receiving elements), and the charge generated in each light-receiving element is transferred to a thin-film transistor switch element (
TPT) is temporarily stored in the load capacitance of multilayer wiring in specific blocks using TPT, and is read out sequentially in time series as electrical signals at speeds ranging from several hundred KHz to several MHz.
There is a driven image sensor. This TPT-driven image sensor allows reading with a single driving IC due to the operation of the TPT, and thus reduces the number of driving ICs that drive the image sensor.
ＴＰＴ駆動型イメージセンサは、例えば、その等価回路
図を第３図に示すように、原稿幅と路間し長さのライン
状の受光素子アレイ１］と、各受光素子１１′に１１に
対応する複数個の薄膜ｌ・ランジスタＴｉ、ｊ （ｉ＝
１〜Ｎ、 ｊ−１〜ｎ）から成る電荷転送部１２と、多
層配線１３とから構成されて（・る。For example, as the equivalent circuit diagram of the TPT-driven image sensor is shown in FIG. A plurality of thin film transistors Ti,j (i=
1 to N, j-1 to n), and a multilayer wiring 13.
前記受光素子アレイ１１は、Ｎ個のブロックの受光素子
群に分割され、一つの受光素子群を形成するｎ個の受光
素子１１′は、フォトダイオードＰＤｉ、ｊ （ｉ＝ｌ
〜Ｎ、 ｊ−１〜ｎ）により等価的に表すことができ
る。各受光素子１１′は各薄膜トランジスタＴｊ、ｊ
（＋−１〜Ｎ、 ｊ−１−ｎ）のドレイン電極にそれぞ
れ接続されている。そして、薄膜トランジスタＴｉ、ｊ
のソース電極は、マトリックス状に形成された多層配線
１３を介して受光素子群毎に０本の共通信号線１４及び
負荷容１ｃＬｊ（ｉ−１〜０）にそれぞれ接続され、更
に共通信号線１４は駆動用■Ｃ１５に接続されている。The light-receiving element array 11 is divided into N blocks of light-receiving element groups, and the n light-receiving elements 11' forming one light-receiving element group are photodiodes PDi,j (i=l
~N, j-1~n). Each light receiving element 11' has each thin film transistor Tj,j
(+-1 to N, j-1-n) are respectively connected to the drain electrodes. And the thin film transistor Ti,j
The source electrodes are connected to 0 common signal lines 14 and load capacitors 1cLj (i-1 to 0) for each light receiving element group via multilayer wiring 13 formed in a matrix, and further connected to common signal lines 14 is connected to drive C15.
各薄膜トランジスタＴ ｉ、ｊのケート電極には、ブロ
ック毎に導通するようにゲートパルス発生回路（図示せ
ず）が接続されている。各受光素子１１′で発生する光
電荷は一定時間受光素子の寄生容量ＣＤ ｉ、ｊ （ｊ
＝１−Ｎ、 ｊ−Ｌ−ｎ）と薄膜トランジスタのドレイ
ン・ゲート間のオーバーランプ容量に蓄積された後、薄
膜トランジスタＴｉ、ｊを電荷転送用のスイッチとして
用いてブロック毎に順次多層配線１３の線間容量ＣＬｔ
に転送蓄積される。A gate pulse generation circuit (not shown) is connected to the gate electrode of each thin film transistor T i,j so as to conduct each block. The photocharge generated in each light receiving element 11' is generated by the parasitic capacitance CD i,j (j
= 1-N, j-L-n) and the overlamp capacitance between the drain and gate of the thin film transistor, then the thin film transistors Ti,j are used as switches for charge transfer to sequentially connect the lines of the multilayer wiring 13 block by block. Capacity CLt
Transferred and stored.
すなわち、ゲートパルス発生回路からのゲートパルスφ
Ｇ１により、第１のブロックの薄膜トランジスタＴ１．
、．１〜Ｔ１．ｎかオンとなり、第１のブロックの各受
光素子１１′で発生して寄生容量ＣＤＩ、ｊ等に蓄積さ
れた電荷が各線間容量ＣＬｉに転送蓄積される。そして
、各線間容量ＣＬｉに蓄積された電荷により各共通信号
線１４の電位か変化し、この電圧値を駆動用ＩＣｌ３内
のアナログスイッチＳＷｉ （ｉ−１−ｎ）を順次オン
して時系列的に出力線１６に抽出する。In other words, the gate pulse φ from the gate pulse generation circuit
G1, the thin film transistors T1.
,．． 1-T1. n is turned on, and charges generated in each light receiving element 11' of the first block and accumulated in parasitic capacitors CDI, j, etc. are transferred and accumulated in each line capacitor CLi. Then, the potential of each common signal line 14 changes due to the charge accumulated in each line capacitance CLi, and this voltage value is changed in time series by sequentially turning on the analog switches SWi (i-1-n) in the driving ICl3. is extracted to the output line 16.
そして、ゲートパルスφＧ２〜φＧｎにより第２〜第Ｎ
のブロックの薄膜トランジスタＴ２，１−Ｔ２゜ｎから
ＴＮ、ｌ〜ＴＮ、ｎまでかそれぞれオンすることにより
ブロック毎に受光素子側の電荷か転送され、順次読み出
すことにより原稿の主走査方向の１ラインの画像信号を
得、ローラ等の原稿送り手段（図示せず）により原稿を
移動させて前記動作を繰り返し、原稿全体の画像信号を
得るものである（特開昭６３−９３５８号、特開昭６３
−６７７７２号公報参照）。Then, by gate pulses φG2 to φGn, the second to Nth
By turning on each of the thin film transistors T2, 1-T2゜n to TN, l to TN, n of the block, the charge on the light receiving element side is transferred for each block, and by sequentially reading out one line in the main scanning direction of the original. The image signal of the entire document is obtained by moving the document using a document feeder such as a roller (not shown) and repeating the above operation to obtain an image signal of the entire document (Japanese Patent Laid-Open No. 63-9358, 63
(Refer to Publication No.-67772).
上記従来の電荷転送部］２の薄膜トランジスタ及び多層
配線１３の具体的構成について、第４図にその断面説明
図を示して説明する。The specific structure of the thin film transistor and the multilayer wiring 13 of the above-mentioned conventional charge transfer unit] 2 will be described with reference to a cross-sectional view thereof in FIG.
従来の薄膜トランジスタは、ガラスまたはセラミック等
の絶縁性の基板２１上にケート電極２５としてのクロム
（Ｃｒｙ、）層、ゲート絶縁膜２６としての窒化シリコ
ン（ＳｉＮｘｌ）膜、半導体活性層２７としての水素化
アモルファスシリコン（ａ−５ｉ：Ｈ）層、チャネル保
護膜２つとしての窒化シリコン（ＳｉＮｘ２）膜、オー
ミックコンタクト層２８としてのｎ十水素化アモルファ
スシリコン（ｎ＋ ａ−５ｉ ： Ｈ）層、拡散防止層
４１部分と４２部分としてのクロム（Ｃｒ ２）層、そ
の上に絶縁層としてのポリイミド層４０．更にその上に
ドレイン電極４３部分とソース電極４４部分となるアル
ミニウム層及びａ−３ｉ：Ｈ層の遮光用金属層としての
アルミニウム層３０とを順次積層した逆スタガ構造のト
ランジスタである。A conventional thin film transistor has a chromium (Cry) layer as a gate electrode 25, a silicon nitride (SiNxl) film as a gate insulating film 26, and a hydrogenated semiconductor active layer 27 on an insulating substrate 21 made of glass or ceramic. Amorphous silicon (a-5i:H) layer, silicon nitride (SiNx2) film as two channel protective films, n-decahydride amorphous silicon (n+a-5i:H) layer as ohmic contact layer 28, diffusion prevention layer A chromium (Cr2) layer as parts 41 and 42, and a polyimide layer 40 as an insulating layer thereon. Further, an aluminum layer serving as a drain electrode 43 portion, a source electrode 44 portion, and an aluminum layer 30 serving as a light-shielding metal layer of the a-3i:H layer are laminated in this order on this transistor to provide an inverted staggered structure transistor.
そして、ドレイン電極４３には受光素子の透明電極から
の配線３０ａか接続されている。ここで、オーミックコ
ンタクト層２８は拡散防止層４］に接触する部分２８ａ
層と拡散防止層４２に接触する部分２８ｂ層と分離して
形成されている。また、拡散防止層４１部分と４２部分
としてのクロム（Ｃｒ ２）層はそのオーミックコンタ
クト層２８の２８ａ層と２８ｂ層を覆うように形成され
ている。The drain electrode 43 is connected to the wiring 30a from the transparent electrode of the light receiving element. Here, the ohmic contact layer 28 is a portion 28a that contacts the diffusion prevention layer 4.
The layer 28b is formed separately from the layer 28b that contacts the diffusion prevention layer 42. Further, a chromium (Cr 2 ) layer serving as the diffusion prevention layer 41 and 42 is formed to cover the ohmic contact layer 28a and 28b.
従来の多層配線］３の構成は、マトリックス形状の多層
配線構造となっており、基板２１上に下部配線３１をク
ロム層で形成され、上部配線３２をアルミニウム層で形
成され、上部配線３１と下部配線３２の間に薄膜トラン
ジスタにおけるケート絶縁膜２５の窒化シリコン（Ｓｉ
Ｎｘｌ）膜から成る第１の絶縁層３３ａ、薄膜トランジ
スタにおける半導体活性層２７として用いられた水素化
アモルファスシリコン（ａ−５ｉ：Ｈ）層、薄膜トラン
ジスタにおけるチャネル保護膜２９として用いられた層
間絶縁層２９’ （ＳｉＮｘ２）、それにポリイミド
層４０から成る第２の絶縁層３３ｂを介して、配線層か
マトリックス状に配置されている。そして、上下配線の
接続部分は、コンタクトホール３４て接続されている。Conventional multilayer wiring] 3 has a matrix-shaped multilayer wiring structure, in which the lower wiring 31 is formed on the substrate 21 using a chromium layer, the upper wiring 32 is formed using an aluminum layer, and the upper wiring 31 and the lower wiring Silicon nitride (Si) of the gate insulating film 25 in the thin film transistor is placed between the wiring 32.
A first insulating layer 33a made of Nxl) film, a hydrogenated amorphous silicon (a-5i:H) layer used as the semiconductor active layer 27 in the thin film transistor, and an interlayer insulating layer 29' used as the channel protective film 29 in the thin film transistor. (SiNx2) and a second insulating layer 33b made of polyimide layer 40, wiring layers are arranged in a matrix. The connection portions of the upper and lower wirings are connected through contact holes 34.
次に、従来の薄膜トランジスタ及び多層配線の製造方法
について説明する。Next, a conventional method for manufacturing thin film transistors and multilayer wiring will be described.
まず、基板２１上に、薄膜トランジスタのゲート電極２
５と多層配線１３の下部配線３１となる第１のＣｒ（Ｃ
ｒｌ）層をＤＣスパッタ法により着膜する。次にこのＣ
ｒｌをフォトリソエツチング工程によりバターニングし
て、薄膜トランジスタのケート電極２５のパターンと多
層配線１３の下部配線３１のパターンを形成する。Ｃｒ
ｌのパターン上に薄膜トランジスタのケート絶縁膜２６
と、その上の半導体活性層２７と、またその上のチャネ
ル保護膜２９を形成するために、５ｉＮｘ１、ａ−３ｉ
：Ｈ，ＳｉＮｘ ２の順に真空を破らずにプラスマＣ
ＶＤ （Ｐ−ＣＶＤ）により着膜する。ゲート絶縁膜２
６及びチャネル保護膜２９の絶縁層は、同時に多層配線
１３における第１の絶縁層３３ａ及び層間絶縁層２９′
をも形成するものである。First, a gate electrode 2 of a thin film transistor is placed on a substrate 21.
5 and the first Cr (C
rl) layer is deposited by DC sputtering. Next this C
The pattern of the gate electrode 25 of the thin film transistor and the pattern of the lower wiring 31 of the multilayer wiring 13 are formed by patterning the rl by a photolithography process. Cr
The gate insulating film 26 of the thin film transistor is formed on the pattern of
In order to form a semiconductor active layer 27 thereon and a channel protective film 29 thereon, 5iNx1, a-3i
:H, SiNx 2 in the order of plasma C without breaking the vacuum
A film is deposited by VD (P-CVD). Gate insulating film 2
6 and the insulating layer of the channel protective film 29 are simultaneously the first insulating layer 33a and the interlayer insulating layer 29' in the multilayer wiring 13.
It also forms the
次に、ケート電極２５に対応するような形状でチャネル
保護膜２９のパターンを形成するためにゲート絶縁膜２
６上にレジストを塗布し、そして基板２１の裏方向から
ゲート電極２５の形状パターンをマスクとしてを用いて
裏面露光を行い、現像して、エツチングを行う。これに
よりチャネル保護膜２９のパターンが形成される。但し
、この場合、多層配線１３部分においても裏面露光によ
り下部配線３１上にチャネル保護膜２９の５ｉＮＸ層の
層間絶縁層２９′が形成されることになる。Next, in order to form a pattern of the channel protective film 29 in a shape corresponding to the gate electrode 25, the gate insulating film 2 is
A resist is applied onto the substrate 21, and the back side of the substrate 21 is exposed using the shape pattern of the gate electrode 25 as a mask, developed, and etched. As a result, a pattern of the channel protective film 29 is formed. However, in this case, an interlayer insulating layer 29' of 5iNX layer of the channel protective film 29 is formed on the lower wiring 31 by backside exposure in the multilayer wiring 13 portion as well.
その上にオーミックコンタクト層２８としてｎ＋型のａ
−５ｉ：ＨをＰ−ＣＶＤにより着膜する。On top of that, an n+ type a is formed as an ohmic contact layer 28.
-5i:H is deposited as a film by P-CVD.
次に、薄膜トランジスタの拡散防止層４１．４２となる
第２のＣｒ（Ｃｒ２）層をＤＣマグネトロンスパッタに
より着膜する。Next, a second Cr (Cr2) layer, which will become the diffusion prevention layers 41 and 42 of the thin film transistor, is deposited by DC magnetron sputtering.
次に、薄膜トランジスタの拡散防止層４１．４２のＣｒ
２をフォトリソ工程とエツチング工程でバターニングし
て、拡散防止層４１．４２のパターンを形成する。薄膜
トランジスタ部分をＣＦ。Next, Cr of the diffusion prevention layer 41 and 42 of the thin film transistor is
2 is patterned using a photolithography process and an etching process to form patterns for diffusion prevention layers 41 and 42. CF for thin film transistor part.
とＯ３の混合ガスを用いてエツチングすると、Ｃｒ２と
ＳｉＮｘのない部分かエツチングされ、つまりａ−５ｉ
＋Ｈ層とｎ”ａ−Ｓｉ＋Ｈ層のパターンが形成される。When etching is performed using a mixed gas of
A pattern of a +H layer and an n''a-Si+H layer is formed.
これにより、薄膜トランジスタのオーミックコンタクト
層２８のｎ＋型のａ−３ｉ：Ｈ層および半導体活性層２
７のａ−Ｓｉ：Ｈ層がエツチングされる。As a result, the n+ type a-3i:H layer of the ohmic contact layer 28 of the thin film transistor and the semiconductor active layer 2
7 a-Si:H layer is etched.
次に、多層配線１３部分については、別のフォトリソマ
スクを用い、コンタクトホール３４が第１の絶縁層３３
ａに形成されるようにバターニングすることにする。Next, for the multilayer wiring 13 portion, another photolithographic mask is used so that the contact hole 34 is formed in the first insulating layer 33.
Let's butter it so that it is formed into a.
そして、イメージセンサ全体を覆うように第２の絶縁層
３３ｂとなるポリイミド層４０を塗布し、プリベークを
行ってフォトリソエツチング工程でパターン形成を行い
、再度ベーキングする。これにより、各配線のコンタク
ト部分が形成される。Then, a polyimide layer 40, which will become the second insulating layer 33b, is applied so as to cover the entire image sensor, prebaked, patterned by a photolithography process, and baked again. As a result, contact portions for each wiring are formed.
この後に、コンタクトホール３４等の残ったポリイミド
を完全に除去するために、Ｄｅ ｓ ｃ ｕｍを行う。After this, a descum is performed to completely remove the polyimide remaining in the contact holes 34 and the like.
次に、アルミニウム（Ａ１）をＤＣマグネトロンスパッ
タによりイメージセンサ全体を覆うように着膜し、所望
のパターンを得るためにフォトリソエツチング工程でバ
ターニングする。これにより、薄膜トランジスタのドレ
イン電極４３部分とソース電極４４部分のアルミニウム
層、ａ−５ｉ：Ｈ層の遮光用金属層としてのアルミニウ
ム層３０、更にドレイン電極４３への配線３０ａ部分と
ソース電極４４から多層配線１３への配線３０ｂ部分、
そして多層配線１３にける上部配線３２とが形成される
。Next, aluminum (A1) is deposited to cover the entire image sensor by DC magnetron sputtering, and patterned by a photolithography process to obtain a desired pattern. As a result, the aluminum layer 30 as a light-shielding metal layer of the a-5i:H layer, the aluminum layer of the drain electrode 43 part and the source electrode 44 part of the thin film transistor, and the multilayer from the wiring 30a part to the drain electrode 43 and the source electrode 44 are formed. Wiring 30b portion to wiring 13,
Then, the upper wiring 32 of the multilayer wiring 13 is formed.
最後に、パシベーション層（図示せず）であるポリイミ
ドを塗布し、プリベークを行った後にフォトリソエツチ
ング工程でパターニングを行い、さらにベーキングして
パシベーション層を形成する。この後、Ｄｅｓｃｕｍを
行い・不要に残っているポリイミドを取り除く。二のよ
うにして、薄膜トランジスタ及び多層配線が製造される
。Finally, a passivation layer (not shown) of polyimide is applied, prebaked, patterned using a photolithography process, and further baked to form a passivation layer. After this, Descum is performed to remove unnecessary remaining polyimide. A thin film transistor and a multilayer wiring are manufactured in the second manner.
上記に示したように、多層配線部分においで層間絶縁膜
を多層にした従来技術としては、特開昭６２−２６３６
８０号公報、特開昭５９−１９１３５３号公報、特開昭
５７−６８０５０号公報記載の技術かある。As shown above, as a conventional technique in which interlayer insulating films are multilayered in a multilayer wiring section, Japanese Patent Laid-Open No. 62-2636
There are techniques described in Japanese Patent Application Laid-Open No. 80, Japanese Patent Application Laid-Open No. 191353-1980, and Japanese Patent Application Laid-Open No. 68050-1987.
（発明が解決しようとする課題）
しかしながら、上記のような従来の薄膜トランジスタ及
び多層配線の製造方法では、薄膜トランジスタのチャネ
ル保護膜２９のパターンを、正確にパターン形成ができ
る裏面露光により形成する場合に、多層配線１３部分に
おいても裏面露光が行われ、下部配線３１のパターンと
ほぼ同様のパターンが下部配線３１の上の層間絶縁層２
９′ にも形成される。従って、下部配線３１のパター
ンの上に第１の絶縁層３３ａを介してａ−３ｉ・Ｈ層と
層間絶縁層２９′のパターンが同しように形成され、そ
の上にポリイミドの第２の絶縁層３３ｂを介して上部配
線３２か形成されることになる。(Problems to be Solved by the Invention) However, in the conventional manufacturing method of thin film transistors and multilayer wiring as described above, when forming the pattern of the channel protection film 29 of the thin film transistor by back exposure which allows accurate pattern formation, Backside exposure is also performed on the multilayer wiring 13 portion, and a pattern almost similar to the pattern of the lower wiring 31 is formed on the interlayer insulating layer 2 above the lower wiring 31.
9' is also formed. Therefore, the pattern of the a-3i.H layer and the interlayer insulating layer 29' are similarly formed on the pattern of the lower wiring 31 via the first insulating layer 33a, and the second insulating layer of polyimide is formed thereon. Upper wiring 32 is formed via 33b.
このように形成された多層配線１３は、第４図に示すよ
うに、ポリイミド層４０の第２の絶縁層３３ｂ上に形成
された上部配線３２に大きな凹凸ができ、上部配線３２
の形状で段差が大きくなるため、上部配線３２に段切れ
を起こし易くなるとの問題点があった。As shown in FIG. 4, the multilayer wiring 13 formed in this way has large irregularities in the upper wiring 32 formed on the second insulating layer 33b of the polyimide layer 40, and the upper wiring 32 has large irregularities.
Since the step becomes large in the shape of , there is a problem in that the upper wiring 32 is more likely to break off.
また、チャネル保護膜２９で用いた層間絶縁層２９′を
バターニングする際に層間絶縁層２９′にサイドエッチ
が入り下部配線３１のパターン幅より少し細いパターン
にて形成されるので、サイドエッチが入った部分におい
ては上部配線３２と下部配線３１部分の間が接近してい
るのために、その間にショートか起こり易くなるとの問
題点があった。Furthermore, when the interlayer insulating layer 29' used for the channel protection film 29 is patterned, the interlayer insulating layer 29' is side-etched and is formed with a pattern slightly narrower than the pattern width of the lower interconnection 31, so that the side etching is caused. Since the upper wiring 32 and the lower wiring 31 are close to each other in the inserted portion, there is a problem in that a short circuit is likely to occur between them.
本発明は上記実情に鑑みてなされたもので、薄膜トラン
ジスタ及び多層配線の製造方法において、多層配線にお
ける上部配線の段切れを防止し、上部配線と下部配線と
の間に起こるショートを防止できる薄膜トランジスタ及
び多層配線の製造方法を提供することを目的とする。The present invention has been made in view of the above-mentioned circumstances, and includes a thin film transistor and a method for manufacturing a thin film transistor and a multilayer wiring, which can prevent disconnection of the upper wiring in the multilayer wiring and prevent short circuits between the upper wiring and the lower wiring. The purpose of the present invention is to provide a method for manufacturing multilayer wiring.
（課題を解決するための手段）
上記従来例の問題点を解決するための本発明は、基板上
にゲート電極、ケート絶縁膜、半導体活性層、チャネル
保護膜を積層し、前記チャネル保護膜を挾んでオーミッ
クコンタクト層と拡散防止層を分割して積層し、前記分
割された拡散防止層の上にそれぞれソース電極とドレイ
ン電極を形成した薄膜トランジスタと、前記基板上に下
部配線と上部配線とをマトリックス形状に形成した多層
配線とを製造する方法において、前記チャネル保護膜の
絶縁層を着膜した後に第１のレジストを積層する第１の
レジスト積層工程と、前記第１のレジストの前記多層配
線で前記チャネル保護膜を層間絶縁層として利用する部
分を残すよう第１の露光工程と第１の現像工程とを有す
る第１のレジストパターン形成工程と、前記第１のレジ
ストパターンをベークするベーク工程と、前記第１のレ
シスドパターンの上に第２のレジストを積層する第２の
レジスト積層工程と、前記基板裏面から露光する第２の
露光工程と、前記基板表面から前記多層配線部分のみを
露光する第３の露光工程と、前記第２のレジストを現像
して第２のレジストパターンを形成する第２の現像工程
と、前記チャネル保護膜の絶縁層を前記第１のレジスト
パターンと前記第２のレジストパターンとをマスクとし
てエツチング除去するチャネル保護膜の絶縁層エツチン
グ工程と、を具備することを特徴としている。(Means for Solving the Problems) The present invention for solving the problems of the above-mentioned conventional example laminates a gate electrode, a gate insulating film, a semiconductor active layer, and a channel protective film on a substrate, and A thin film transistor in which an ohmic contact layer and a diffusion prevention layer are separated and stacked in between, a source electrode and a drain electrode are respectively formed on the divided diffusion prevention layer, and a lower wiring and an upper wiring are arranged in a matrix on the substrate. a first resist lamination step of laminating a first resist after depositing an insulating layer of the channel protective film; a first resist pattern forming step including a first exposure step and a first development step so as to leave a portion of the channel protective film used as an interlayer insulating layer; and a baking step of baking the first resist pattern. , a second resist lamination step of laminating a second resist on the first resist pattern, a second exposure step of exposing from the back side of the substrate, and exposing only the multilayer wiring portion from the front surface of the substrate. a third exposure step of developing the second resist to form a second resist pattern; and a second developing step of developing the second resist to form a second resist pattern; The method is characterized by comprising an insulating layer etching step of the channel protective film, in which the resist pattern of the channel protection film is etched away using the resist pattern as a mask.
（作用）
本発明によれば、薄膜トランジスタのチャネル保護膜の
パターンを裏面露光により形成する前に、多層配線にお
いて下部配線の上部にゲート絶縁膜の絶縁層と半導体活
性層とチャネル保護膜の層間絶縁層とを介して幅広く第
１のレジストパターンを形成し、この第１のレジストパ
ターンをベークした後に、この上に第２のレジストを塗
布して薄膜トランジスタ部分と多層配線部分を裏面露光
し、多層配線部分のみを表面から全面露光を行い、第２
のレジストを現像して、第２のレジストパターンを形成
し、第１のレジストパターンと第２のレジストパターン
に従ってエツチングして薄膜トランジスタのチャネル保
護膜のパターンと多層配線の層間絶縁層のパターンを形
成する製造方法としているので、多層配線において層間
絶縁層を下部配線の幅量上に広く形成でき、そのためポ
リイミドの絶縁層上に形成される上部配線には大きな凹
凸ができず、上部配線の形状について段差か大きくなら
ないため、上部配線に段切れか起こりにくく、また、上
部配線と下部配線の間に層間絶縁層が幅広く形成されて
いるために、上部配線と下部配線の間が接近することか
なく、そのため上下配線間にショートが起こりにくくな
る。(Function) According to the present invention, before forming a pattern for a channel protective film of a thin film transistor by backside exposure, an insulating layer of a gate insulating film, an interlayer insulation layer between a semiconductor active layer and a channel protective film are formed on the upper part of a lower wiring in a multilayer wiring. After baking the first resist pattern, a second resist is applied on top of the first resist pattern, and the thin film transistor portion and the multilayer wiring portion are exposed to light on the back side, and the multilayer wiring is formed. Fully expose only the part from the surface, and then
A second resist pattern is formed by developing the resist, and etching is performed according to the first resist pattern and the second resist pattern to form a pattern of a channel protective film of a thin film transistor and a pattern of an interlayer insulating layer of a multilayer wiring. Because this manufacturing method is used, the interlayer insulating layer can be formed widely over the width of the lower wiring in multilayer wiring, and as a result, the upper wiring formed on the polyimide insulation layer does not have large irregularities, and the shape of the upper wiring does not have any steps. Since the wires do not become large, it is difficult for the upper wiring to break, and since the interlayer insulating layer is widely formed between the upper wiring and the lower wiring, the upper wiring and the lower wiring do not come close to each other. Therefore, short circuits between the upper and lower wirings are less likely to occur.
（実施例）
本発明の一実施例について図面を参照しながら説明する
。(Example) An example of the present invention will be described with reference to the drawings.
第１図は、本実施例に係る薄膜トランジスタ部分及び多
層配線部分の断面説明図である。第４図と同様の構成を
とる部分については同一の符号を用いて説明する。FIG. 1 is an explanatory cross-sectional view of a thin film transistor portion and a multilayer interconnection portion according to this embodiment. Components having the same configuration as in FIG. 4 will be described using the same reference numerals.
ます、薄膜トランジスタの構成は、カラス等の透明な絶
縁性の基板２１上にケート電極２５としてのクロム（Ｃ
ｒｌ）層、ケート絶縁膜２６としての窒化シリコン（Ｓ
ｊＮｘｌ）Ｈ１半導体活性層２７としての水素化アモル
ファスシリコン（ａ−５ｉ：Ｈ）層、チャネル保護膜２
９としての窒化シリコン（Ｓ ｉＮｘ ２）膜、オーミ
ックコンタクト層２８としてのｎ手水素化アモルファス
シリコン（ｎ” ａ−５ｉ ： Ｈ）層、拡散防止層４
１部分と４２部分としてのクロム（Ｃｒ ２）層、その
上に絶縁層としてのポリイミド層４０、更にその上にド
レイン電極４３部分とソース電極４４部分となるアルミ
ニウム層及びａ−５ｉ：Ｈ層の遮光用金属層としてのア
ルミニウム層３０とを順次積層した逆スタガ構造のトラ
ンジスタである。First, the structure of the thin film transistor is such that chromium (C) is placed as a gate electrode 25 on a transparent insulating substrate 21 such as glass.
silicon nitride (S) layer as the gate insulating film 26.
jNxl) H1 Hydrogenated amorphous silicon (a-5i:H) layer as semiconductor active layer 27, channel protective film 2
a silicon nitride (S iNx 2) film as 9, an n-hand hydrogenated amorphous silicon (n''a-5i:H) layer as an ohmic contact layer 28, and a diffusion prevention layer 4.
A chromium (Cr 2) layer as the 1 and 42 parts, a polyimide layer 40 as an insulating layer thereon, an aluminum layer and an a-5i:H layer that become the drain electrode 43 part and the source electrode 44 part. This transistor has an inverted staggered structure in which an aluminum layer 30 as a light-shielding metal layer is sequentially laminated.
遮光用金属層としてのアルミニウム層３０は、チャネル
保護膜２９を透過してａ−３ｉ：Ｈ層に光が入り込んて
光電変換作用を引き起こすのを防止するために設けられ
ている。ここで、オーミックコンタクト層２８は拡散防
止層４１に接触する部分２８ａ層と拡散防止層４２に接
触する部分２８ｂ層と分離して形成されている。また、
拡散防止層４１部分と４２部分としてのクロム（Ｃｒ
２）層はそのオーミックコンタクト層２８ａと２８ｂを
覆うように形成されている。The aluminum layer 30 as a light-shielding metal layer is provided to prevent light from passing through the channel protection film 29 and entering the a-3i:H layer to cause a photoelectric conversion effect. Here, the ohmic contact layer 28 is formed separately into a portion 28a layer that contacts the diffusion prevention layer 41 and a portion 28b layer that contacts the diffusion prevention layer 42. Also,
Chromium (Cr
2) The layer is formed over the ohmic contact layers 28a and 28b.
上記拡散防止層４１．４２のクロム（Ｃｒ２）層は、ド
レイン電極４３とソース電極４４のアルミニウムの蒸着
またはスパッタ法による着膜時のダメージを防ぎ、オー
ミックコンタクト層２８のｎ”ａ−３ｉ＋Ｈの特性を保
持する役割を果たしている。The chromium (Cr2) layer of the diffusion prevention layers 41 and 42 prevents damage during film deposition of the drain electrode 43 and source electrode 44 by aluminum evaporation or sputtering, and has the n''a-3i+H characteristics of the ohmic contact layer 28. plays a role in holding the
そして、当該薄膜トランジスタがイメージセンサに用い
られている場合には、ドレイン電極４３には受光素子の
透明電極からの配線３０ａが接続され、ソース電極４４
には多層配線１３へのアルミニウムの配線３０ｂか接続
されている。When the thin film transistor is used in an image sensor, the wiring 30a from the transparent electrode of the light receiving element is connected to the drain electrode 43, and the source electrode 44 is connected to the wiring 30a from the transparent electrode of the light receiving element.
An aluminum wiring 30b to the multilayer wiring 13 is connected to.
また、上記半導体活性層２７としてｐｏｌｙ−５ｉ等の
別の材料を用いても同様の効果が得られる。Further, the same effect can be obtained even if another material such as poly-5i is used as the semiconductor active layer 27.
次に、マトリックス形状の多層配線］３の構成を説明す
る。Next, the structure of matrix-shaped multilayer wiring] 3 will be explained.
多層配線１３の構成は、マトリックス形状の多層配線構
造となっており、基板２］上に下部配線３１をクロム（
Ｃｒｙ、）層で、上部配線３２をアルミニウム（Ａ、ｌ
）層で形成され、上前配線３］と下部配線３２０間には
、ゲート絶縁膜２６て用いられた窒化シリコン（ＳｉＮ
ｘｌ）から成る第１の絶縁層３３ａ、薄膜トランジスタ
における半導体活性層２７として用いられた水素化アモ
ルファスシリコン（ａ−５ｉ ： Ｈ）層、薄膜トラン
ジスタにおけるチャネル保護膜２９として用いられた層
間絶縁層２９’ （Ｓ ｉＮｘ ２） 、それにポリ
イミドから成る第２の絶縁層３３ｂを介して、配線層が
マトリックス状に配置されている。そして、上下配線の
接続部分は、コンタクトホール３４て接続されている。The structure of the multilayer wiring 13 is a matrix-shaped multilayer wiring structure, and the lower wiring 31 is coated with chrome (
The upper wiring 32 is made of aluminum (A, l) layer.
) layer, and between the upper front wiring 3] and the lower wiring 320, a silicon nitride (SiN
xl), a hydrogenated amorphous silicon (a-5i:H) layer used as the semiconductor active layer 27 in the thin film transistor, and an interlayer insulating layer 29' ( Wiring layers are arranged in a matrix shape via SiNx 2) and a second insulating layer 33b made of polyimide. The connection portions of the upper and lower wirings are connected through contact holes 34.
また、多層配線１３において、平行に配列された信号線
の配線の間にアース線を配置することも考えられる。こ
れにより隣接する配線間におけるクロストークの発生を
防止することができる。Further, in the multilayer wiring 13, it is also possible to arrange a ground wire between the signal lines arranged in parallel. This can prevent crosstalk between adjacent wirings.
次に、本実施例の薄膜トランシタ（Ｔ Ｐ Ｔ）及び多
層配線の製造方法について、製造ブコセスを示す薄膜ト
ランシタ及び多層配線の断面説明図である第２図（ａ）
〜（ｋ）を使って説明する。Next, regarding the manufacturing method of the thin film transistor (TPT) and multilayer wiring of this example, FIG.
This will be explained using ~(k).
ます、検査、洗浄されたカラス等の基板２１上に、ケー
ト電極２５と多層配線］３の■部配線３１となる第１の
Ｃｒ（Ｃｒｌ）層をＤＣスパッタ法により７５０八程度
の厚さで着膜する。次にこのＣｒｌをフォトリソ工程に
より、そして硝酸セリウムアンモニウム、過塩素酸、水
の混合液を用いたエツチング工程によりパターニングし
て、ゲート電極２５のパターンと多層配線１３の下部配
線３１のパターンを形成し、レジストを剥離する（第２
図（ａ）参照）。First, on the inspected and cleaned substrate 21 such as glass, a first Cr (Crl) layer, which will become the gate electrode 25 and the wiring 31 in the multilayer wiring] 3, is coated with a thickness of about 750 mm by DC sputtering. Deposit a film. Next, this Crl is patterned by a photolithography process and an etching process using a mixture of cerium ammonium nitrate, perchloric acid, and water to form a pattern for the gate electrode 25 and a pattern for the lower wiring 31 of the multilayer wiring 13. , peel off the resist (second
(See figure (a)).
Ｃｒｌのパターン上に薄膜トランジスタのケート絶縁膜
２６と、その上の半導体活性層２７と、またその上のチ
ャネル保護膜２つを形成するために、５ｉＮｘｌを３０
０ＯＡ程度の厚さで、ａ−５’ｉ：Ｈを１００ＯＡ程度
の厚さて、５ｉＮｘ２を２００ＯＡ程度の厚さて順に真
空を破らすにプラズマＣＶＤ （Ｐ−ＣＶＤ）により着
膜する（第２図（ｂ）参照）。真空を破らずに連続的に
着膜することでそれぞれの界面の汚染を防くことかでき
、Ｓ／Ｎ比の向上を図る二とかできる。ケート絶縁膜２
６の絶縁層は、同時に多層配線１３における第１の絶縁
層３３ａをも形成し、チャネル保護膜２９の絶縁層は、
同時に多層配線１３における層間絶縁層２９′をも形成
するものである。In order to form the gate insulating film 26 of the thin film transistor on the CRL pattern, the semiconductor active layer 27 thereon, and the two channel protective films thereon, 5iNxl was deposited at 30°C.
A-5'i:H is deposited to a thickness of approximately 100OA, and 5iNx2 is deposited to a thickness of approximately 200OA by plasma CVD (P-CVD) to a thickness of approximately 0OA (see Figure 2). b)). By continuously depositing films without breaking the vacuum, it is possible to prevent contamination of each interface, and it is possible to improve the S/N ratio. Kate insulation film 2
The insulating layer 6 also forms the first insulating layer 33a in the multilayer wiring 13, and the insulating layer of the channel protective film 29 is
At the same time, an interlayer insulating layer 29' in the multilayer wiring 13 is also formed.
ゲート絶縁膜２６の絶縁層（ＳｉＮｘｌ）をＰ−ＣＶＤ
て形成する条件は、基板温度か３００〜４００℃で、Ｓ
ｉＨ□とＮＨ，のガス圧力が０゜１〜０． ５Ｔｏｒｒ
て、ＳｉＨ，ガス流量が１０〜５Ｑ ｓｅｅｍで、Ｎｌ
（、のガス流量か１００〜３００ｓｅｃｌで、ＲＦパワ
〜が５０〜２００Ｗである。The insulating layer (SiNxl) of the gate insulating film 26 is formed by P-CVD.
The conditions for forming are a substrate temperature of 300 to 400°C,
The gas pressure of iH□ and NH is 0°1~0. 5 Torr
SiH, gas flow rate 10~5Qseem, Nl
(The gas flow rate is 100 to 300 sec, and the RF power is 50 to 200 W.
半導体活性層２７のａ−３ｉ：Ｈ膜をｐ−ｃｖＤて形成
する条件は、基板温度が２００〜３００℃で、ＳｉＨ，
のガス圧力が０． １〜０． ５Ｔｏｒｒで、ＳｉＨ，
ガス流量が１００〜３００ ｓｅｃｍで、ＲＦパワーが
５０〜２００Ｗである。The conditions for forming the a-3i:H film of the semiconductor active layer 27 by p-cvD are that the substrate temperature is 200 to 300°C, SiH,
gas pressure is 0. 1~0. At 5 Torr, SiH,
The gas flow rate is 100-300 sec, and the RF power is 50-200W.
チャネル保護膜２９の絶縁層（ＳｉＮｘ２）をＰ−ＣＶ
Ｄて形成する条件は、基板温度か２００〜３００℃で、
５ｉＨ５とＮＨｌのカス圧力か０゜１〜０．５Ｔｏｒｒ
て、ＳｉＨ，ガス流量か１０〜５０ ｓｅｃｍで、ＮＨ
，のガス流量か１００−３００ｓｃＣｒｆｌて、ＲＦパ
ワーか５Ｏ−２００Ｗである。The insulating layer (SiNx2) of the channel protection film 29 is made of P-CV.
The conditions for forming D are the substrate temperature of 200 to 300°C,
The gas pressure of 5iH5 and NHl is 0°1 to 0.5 Torr.
At a gas flow rate of 10 to 50 sec, NH
, the gas flow rate is 100-300scCrfl, and the RF power is 5O-200W.
次に、ゲート電極２５に対応するような形状でチャネル
保護膜２９のパターンを形成するために、また多層配線
１３の層間絶縁層２９′のパターンを形成するために、
以下の処理を行う。薄膜トランジスタのチャネル保護膜
２９と多層配線１３の層間絶縁層２９′の絶縁層（Ｓｉ
Ｎｘ２）の上に、第１のポジレジストを塗布し、フォト
リソマスクを用いて多層配線１３部分において層間絶縁
層２９′のパターンを形成するために下部配線３１部分
の上部を広く覆うようなレジストパターン（第１のレジ
ストパターン４５）となるように露光、現像を行う（第
２図（ｃ）参照）。そして、第１のレジストパターン４
５にて約１５０℃で１５分間ポストベークを施した後、
更に第２のポジレジスト４６′を塗布する（第２図（ｄ
）参照）。Next, in order to form a pattern of the channel protective film 29 in a shape corresponding to the gate electrode 25, and to form a pattern of the interlayer insulating layer 29' of the multilayer wiring 13,
Perform the following processing. The channel protective film 29 of the thin film transistor and the insulating layer (Si
A first positive resist is applied onto Nx2), and a photolithographic mask is used to form a resist pattern that widely covers the upper part of the lower wiring 31 part in order to form a pattern of the interlayer insulating layer 29' in the multilayer wiring 13 part. Exposure and development are performed so as to form a (first resist pattern 45) (see FIG. 2(c)). Then, the first resist pattern 4
After post-baking at about 150°C for 15 minutes at step 5,
Furthermore, a second positive resist 46' is applied (see FIG. 2(d)).
)reference).
この後に、基板２１の裏面から裏面露光を行い、この後
、更に多層配線１３部分についてのみ基板２］の表面か
ら全面露光を行い、現像液で現像して、薄膜トランジス
タのケート電極２５に位置整合（５たチャネル保護膜２
つのレジストパターンとなるような第２のレジストパタ
ーン４６の形成を行つ。この場合、薄膜トランジスタに
おいてはチャネル保護膜２９上に第２のレジストパター
ン４６か形成され、多層配線１３においては層間絶縁層
２９′上に第１のレジストパターン４５か形成されてい
る状態となる（第２図（ｅ）参照）。After that, backside exposure is performed from the backside of the substrate 21, and then, the entire surface of the substrate 2 is exposed only for the multilayer wiring 13 portion, and developed with a developer to align the position with the gate electrode 25 of the thin film transistor. 5 channel protective film 2
A second resist pattern 46 is formed to form one resist pattern. In this case, in the thin film transistor, the second resist pattern 46 is formed on the channel protective film 29, and in the multilayer interconnection 13, the first resist pattern 45 is formed on the interlayer insulating layer 29'. (See Figure 2(e)).
つまり、多層配線１３部分において裏面露光を行った際
に、下部配線３１上に形成された第１のレジストパター
ン４５かポストベークが施されているために、第］のレ
ジストパターン４５は裏面露光によって感光しにくくな
り、従って現像液にも不溶となる。そのため、第２のポ
ジレジスト４６′の感光した部分が現像されて溶解して
も、第１のレジストパターン４５は層間絶縁層２９′上
に残ることになる。In other words, when backside exposure is performed on the multilayer wiring 13 portion, since the first resist pattern 45 formed on the lower wiring 31 is post-baked, the second resist pattern 45 is exposed by backside exposure. It becomes less sensitive to light and therefore becomes insoluble in developing solutions. Therefore, even if the exposed portion of the second positive resist 46' is developed and dissolved, the first resist pattern 45 remains on the interlayer insulating layer 29'.
このように形成された第１のレジストパターン４５と第
２のレジストパターン４６に従って、ＨＦとＮＨ，Ｆの
混合液でエツチングを行い、レジスト剥離を行って、薄
膜トランジスタにおけるチャネル保護膜２９のパターン
と多層配線１３における層間絶縁層２９′のパターンを
形成する。According to the first resist pattern 45 and the second resist pattern 46 formed in this way, etching is performed using a mixed solution of HF, NH, and F, and the resist is removed to form the pattern of the channel protective film 29 in the thin film transistor and the multilayer pattern. A pattern of interlayer insulating layer 29' in wiring 13 is formed.
さらにＢＨＦ処理を行い、その上にオーミックコンタク
ト層２８としてｎ生型のａ−３ｉ：ＨをＳｉＨとＰＨ，
の混合ガスを用いたＰ’−ＣＶＤにより１．０００ Ａ
程度の厚さて着膜する。次に、薄膜トランジスタの拡散
防止層４１．４２となる第２のＣｒ（Ｃｒ２）層をＤＣ
マグネトロンスパッタにより１５００Ａ程度の厚さで着
膜する（第２図（ｆ）参照）。この時、それぞれの着膜
の前にアルカリ洗浄を行う。Further, BHF treatment is performed, and n-type a-3i:H is applied as an ohmic contact layer 28 on top of SiH and PH.
1.000 A by P'-CVD using a mixed gas of
Deposit a film to a certain thickness. Next, the second Cr (Cr2) layer, which will become the diffusion prevention layer 41 and 42 of the thin film transistor, is
A film is deposited to a thickness of about 1500 Å by magnetron sputtering (see FIG. 2(f)). At this time, alkaline cleaning is performed before each film deposition.
次に、薄膜トランジスタの拡散防止層４１．４２のＣｒ
層となるＣｒ２をフォトリソ工程により、そして硝酸セ
リウムアンモニウム、過塩素酸、水の混合液を用いたエ
ツチング工程でバターニングを行う（第２図（ｇ）参照
）。但し、拡散防止層４１．４２上のレジスト４７は、
剥離せず、残しておくことにする。Next, Cr of the diffusion prevention layer 41 and 42 of the thin film transistor is
The Cr2 layer is patterned by a photolithography process and an etching process using a mixture of cerium ammonium nitrate, perchloric acid, and water (see FIG. 2(g)). However, the resist 47 on the diffusion prevention layers 41 and 42 is
I will leave it as is without removing it.
そして、薄膜トランジスタ部分及び多層配線１３部分を
ＣＦ、と０２の混合カスを用いたトライエツチング又は
フッ硝酸系のウェットエッチンクを行うと、Ｃｒ２と５
ｉＮｘ２のない部分かエツチングされ、つまりａ−３ｉ
・Ｈ層とｎ”ａ−５ｉ：Ｈ層のパターンが形成される（
第２図（ｈ）参照）。Then, when the thin film transistor part and the multilayer wiring 13 part are subjected to try etching using a mixed residue of CF and 02 or wet etching using fluoronitric acid, Cr2 and 5
The part without iNx2 is etched, that is, a-3i
・H layer and n”a-5i: H layer pattern is formed (
(See Figure 2(h)).
これにより、薄膜トランジスタのオーミックコンタクト
層２８のｎ生型のａ−５ｉ：Ｈ層および半導体活性層２
７のａ−３ｉ：Ｈ層かエツチングされる。また、多層配
線１３部分についても、Ｃｒ２と５ｉＮｘ２のない部分
がエツチングされ、多層配線１３部分のａ−３ｉ：Ｈ層
とｎ十ａ−５ｌ：Ｈ層かバターニングされることになる
。そして拡散防止層４１．４２上のレジスト４７を剥離
し、拡散防止層４１と４２のパターンが形成される。As a result, the n-type a-5i:H layer of the ohmic contact layer 28 of the thin film transistor and the semiconductor active layer 2
7 a-3i: The H layer is etched. Further, in the multilayer wiring 13 portion, the portion without Cr2 and 5iNx2 is etched, and the a-3i:H layer and the n10a-5l:H layer in the multilayer wiring 13 portion are patterned. Then, the resist 47 on the diffusion prevention layers 41 and 42 is peeled off, and patterns of the diffusion prevention layers 41 and 42 are formed.
次に、薄膜トランジスタのケート絶縁膜２６の基板２１
上における全体のパターンおよび多層配線１３の第１の
絶縁層３３ａにおけるコンタクトホール３４を形成する
ために、５ｉＮｘｌをＳＦＧ 十Ｃ２ＣＪＩＦ、の混
合ガスを用いたフォトリソエツチング工程によりバター
ニングする（第２図（ｉ）参照）。Next, the substrate 21 of the gate insulating film 26 of the thin film transistor is
In order to form the entire pattern above and the contact hole 34 in the first insulating layer 33a of the multilayer wiring 13, 5iNxl is patterned by a photolithographic etching process using a mixed gas of SFG and C2CJIF (see FIG. 2). (see i)).
そして、全体を覆うように第２の絶縁層３３ｂとなるポ
リイミドを約１μｍ程度の厚さで塗布し、３、６０℃程
度でプリベークを行ってフォトリソエツチング工程でパ
ターン形成を行い、再度ベーキングする（第２図（ｊ）
参照）。これにより、薄膜トランジスタにおいては、ア
ルミニウムのトレイン電極４３か接続するコンタクト部
分とソース電極４４が接続するコンタクト部分と、さら
に多層配線１３にいて上下間の配線を接続するコンタク
トホール３４が形成される。この後に、ホール３４等の
残ったポリイミドを完全に除去するために、０．てプラ
ズマにさらすＤｅ ｓ ｃ ｕｍを行う。Then, polyimide, which will become the second insulating layer 33b, is applied to a thickness of about 1 μm so as to cover the entire surface, prebaked at about 3.60° C., patterned by a photolithography process, and baked again ( Figure 2 (j)
reference). As a result, in the thin film transistor, a contact portion to which the aluminum train electrode 43 is connected, a contact portion to which the source electrode 44 is connected, and a contact hole 34 to connect the upper and lower wirings in the multilayer wiring 13 are formed. After this, in order to completely remove the remaining polyimide such as holes 34, 0. Descum is performed by exposing the sample to plasma.
次に、アルミニウム（Ａ１）をＤＣマグネトロンスバッ
タにより全体を覆うように約１μｍ程度の厚さで着膜し
、所望のパターンを得るためにリン酸系の溶液を用いた
フォトリソエツチング工程でバターニングしてレジスト
を除去する。これにより、薄膜トランジスタのドレイン
電極４３部分とソース電極４４部分、ドレイン電極４３
への配線３０ａ部分、ソース電極４４から多層配線］３
への配線３０ｂ部分、さらに多層配線１３について上部
配線３２とが形成される（第２図（ｋ）参照）。Next, aluminum (A1) is deposited to a thickness of approximately 1 μm to cover the entire surface using DC magnetron battering, and buttering is performed in a photolithography process using a phosphoric acid solution to obtain the desired pattern. to remove the resist. As a result, the drain electrode 43 part and the source electrode 44 part of the thin film transistor, the drain electrode 43 part
Wiring 30a portion from source electrode 44 to multilayer wiring] 3
The upper wiring 32 is formed for the wiring 30b and the multilayer wiring 13 (see FIG. 2(k)).
最後に、パシベーション層（図示せず）であるポリイミ
ドを厚さ３μｍ程度塗布し、プリベークを行った後にフ
ォトリソエツチング工程でパターニングを行い、さらに
ベーキングしてパシベーション層を形成する。この後、
Ｄｅｓｃｕｍを行い、不要に残っているポリイミドを取
り除く。Finally, polyimide as a passivation layer (not shown) is applied to a thickness of about 3 μm, prebaked, patterned in a photolithography process, and further baked to form a passivation layer. After this,
Descum is performed to remove unnecessary remaining polyimide.
本実施例によれば、薄膜トランジスタのチャネル保護膜
２９のパターンを裏面露光により形成する前に、多層配
線１３において下部配線３１の上部にゲート絶縁膜２６
の第１の絶縁層３３ｇと半導体活性層２７のａ−３ｉ：
Ｈ層とチャネル保護膜２９の層間絶縁層２９′とを介し
て幅広く第１のレジストパターン４５を形成し、この第
１のレジストパターン４５をベークした後に、この上に
第２のレノスト４６′を塗布して薄膜トランジスタ部分
と多層配線１３＃分を裏面露光し、多層配線部分のろを
表面から全面露光を行い、第２のレジスト４６′を現像
して、第２のレジストパターン４６を形成し、第１のレ
ノストパターン４５と第２のレジストパターン４６に従
ってエツチングして薄膜トランジスタのチャネル保護膜
２９のパターンと多層配線１３の層間絶縁層２９′のパ
ターンを形成する製造方法としているので、多層配線１
３において層間絶縁層２９′を下部配線３１の幅量上に
広く形成でき、そのためポリイミド層４０上に形成され
る上部配線３２には大きな凹凸ができず、上部配線３２
の形状について段差が大きくならないため、上部配線３
２に段切れか起こりにくくなり、また、上部配線３２と
下部配線３１０間に層間絶縁層２９′が幅広く形成され
ているために、上部配線３２と下部配線３１の間か接近
することかなく、そのため上下配線間にショートか起こ
りにくくなって、信頼性の高い半導体装置とすることが
できる効果がある。According to this embodiment, before forming the pattern of the channel protective film 29 of the thin film transistor by backside exposure, the gate insulating film 29 is formed on the upper part of the lower wiring 31 in the multilayer wiring 13.
The first insulating layer 33g and a-3i of the semiconductor active layer 27:
A first resist pattern 45 is formed widely through the H layer and the interlayer insulating layer 29' of the channel protective film 29, and after baking this first resist pattern 45, a second renost 46' is formed thereon. The thin film transistor portion and the multilayer wiring 13# are exposed to light from the back side, the bottom of the multilayer wiring portion is exposed from the front side, and the second resist 46' is developed to form a second resist pattern 46. Since the manufacturing method is such that the pattern of the channel protective film 29 of the thin film transistor and the pattern of the interlayer insulating layer 29' of the multilayer wiring 13 are formed by etching according to the first Lennost pattern 45 and the second resist pattern 46, the multilayer wiring 1
In No. 3, the interlayer insulating layer 29' can be formed widely over the width of the lower wiring 31, so that the upper wiring 32 formed on the polyimide layer 40 does not have large irregularities.
Since the step does not become large regarding the shape of
In addition, since the interlayer insulating layer 29' is widely formed between the upper wiring 32 and the lower wiring 310, the upper wiring 32 and the lower wiring 31 do not come close to each other. Therefore, short circuits are less likely to occur between the upper and lower wiring lines, resulting in a highly reliable semiconductor device.
本実施例においては、第１のレジストパターン４５を形
成して、第２のポジレジスト４６′を塗布した後に、ま
ず基板２１全体を裏面露光して、その次に多層配線１３
部分のみを全面露光をするようにしていたが、基板２１
全体の裏面露光と多層配線１３部分のみの全面露光を同
時に行ってもよいし、また、先に多層配線１３部分のみ
を全面露光し、その後で基板２１全体を裏面露光しても
同様の効果が得られる。In this embodiment, after forming the first resist pattern 45 and applying the second positive resist 46', the entire substrate 21 is exposed to light on the back side, and then the multilayer wiring 13 is exposed to light.
The entire surface of the substrate 21 was exposed.
The entire backside exposure and only the multilayer wiring 13 portion may be exposed at the same time, or the same effect can be achieved by first exposing only the multilayer wiring 13 portion and then exposing the entire board 21 to the backside. can get.
（発明の効果）
本発明によれば、薄膜トランジスタのチャネル保護膜の
パターンを裏面露光により形成する前に、多層配線にお
いて下部配線の上部にゲート絶縁膜の絶縁層と半導体活
性層とチャネル保護膜の層間絶縁層とを介して幅広く第
１のレジストパターンを形成し、この第１のレジストパ
ターンをベークした後に、この上に第２のレジストを塗
布して薄膜トランジスタ部分と多層配線部分を裏面露光
し、多層配線部分のみを表面から全面露光を行い、第２
のレジストを現像して、第２のレジストパターンを形成
し、第１のレジストパターンと第２のレジストパターン
に従ってエツチングして薄膜トランジスタのチャネル保
護膜のパターンと多層配線の層間絶縁層のパターンを形
成する製造方法としているので、多層配線において層間
絶縁層を下部配線の幅量上に広く形成でき、そのためポ
リイミドの絶縁層上に形成される上部配線には大きな凹
凸ができず、上部配線の形状について段差か大きくなら
ないため、上部配線に段切れが起こりにくく、また、上
部配線と下部配線の間に層間絶縁層が幅広く形成されて
いるために、上部配線と下部配線の間が接近することか
なく、そのため上下配線間にショートが起こりにくくな
って、信頼性の高い半導体装置とすることができる効果
がある。(Effects of the Invention) According to the present invention, before forming a pattern of a channel protective film of a thin film transistor by backside exposure, an insulating layer of a gate insulating film, a semiconductor active layer, and a channel protective film are formed on the upper part of a lower wiring in a multilayer wiring. A first resist pattern is formed widely via an interlayer insulating layer, and after baking this first resist pattern, a second resist is applied thereon and the thin film transistor portion and the multilayer wiring portion are back exposed. Fully exposed only the multilayer wiring part from the surface, and
A second resist pattern is formed by developing the resist, and etching is performed according to the first resist pattern and the second resist pattern to form a pattern of a channel protective film of a thin film transistor and a pattern of an interlayer insulating layer of a multilayer wiring. Because this manufacturing method is used, the interlayer insulating layer can be formed widely over the width of the lower wiring in multilayer wiring, and as a result, the upper wiring formed on the polyimide insulation layer does not have large irregularities, and the shape of the upper wiring does not have any steps. Because the wires do not become large, step breaks are less likely to occur in the upper wiring, and since the interlayer insulating layer is widely formed between the upper wiring and the lower wiring, the upper wiring and the lower wiring do not come close to each other. Therefore, short circuits are less likely to occur between the upper and lower wiring lines, resulting in a highly reliable semiconductor device.
第１図は本発明の一実施例に係る薄膜トランジスタ部分
及び多層配線の一部の断面説明図、第２図（ａ）〜（ｋ
）は薄膜トランジスタ部分及び多層配線部分の製造プロ
セスを説明する断面説明図、第３図は従来のイメージセ
ンサの等価回路図、第４図は従来の薄膜トランジスタ部
分及び多層配線の一部の断面説明図である。
１１・・・・・・受光素子アレイ
１２・・・・・・電荷転送部
１３・・・・・・多層配線
１４・・・・・・共通信号線
１５・・・・・・駆動用ＩＣ
１６・・・・・・出力線
２１・・・・・基板
２５・・・・・・ゲート電極
２６・・・・・・ゲート絶縁膜
２７・・・・・半導体活性層
２８・・・・・・オーミックコンタクト層２９・・・・
・・チャネル保護膜
２９′・・・層間絶縁層
３０・・・・アルミニウム層
３１・・・・・・下部配線
３２・・・・・・上部配線
３３・・・・・・絶縁層
３４・・・・・コンタクトホール
４０・・・・・ポリイミド層
４１．４２・・・・拡散防止層
４３・・・・ ドレイン電極
４４・・・・・・ソース電極
４５・・・・・・第１のレジストパターン４６・・・・
・・第２のレジストパターン４７・・・・・・拡散防止
層上のレジスト代理人 弁理士 船 津 暢 宏
ｊＬ二。
第２図
第２図
２１ ２６２９ ２５ ；ｊｌ
５１ｊ、ｓａ第４図FIG. 1 is an explanatory cross-sectional view of a thin film transistor portion and a part of multilayer interconnection according to an embodiment of the present invention, and FIGS. 2(a) to (k)
) is a cross-sectional explanatory diagram explaining the manufacturing process of a thin film transistor part and a multilayer wiring part, FIG. 3 is an equivalent circuit diagram of a conventional image sensor, and FIG. 4 is a cross-sectional diagram of a part of a conventional thin film transistor part and multilayer wiring part. be. 11... Light receiving element array 12... Charge transfer section 13... Multilayer wiring 14... Common signal line 15... Drive IC 16 ...Output line 21...Substrate 25...Gate electrode 26...Gate insulating film 27...Semiconductor active layer 28... Ohmic contact layer 29...
...Channel protective film 29'...Interlayer insulating layer 30...Aluminum layer 31...Lower interconnect 32...Upper interconnect 33...Insulating layer 34... ... Contact hole 40 ... Polyimide layer 41, 42 ... Diffusion prevention layer 43 ... Drain electrode 44 ... Source electrode 45 ... First resist Pattern 46...
...Second resist pattern 47...Resist agent on diffusion prevention layer Patent attorney Nobuhiro Funatsu jL2. Figure 2Figure 2 21 2629 25 ;jl
51j, sa Fig. 4
Claims (1)
ャネル保護膜を積層し、前記チャネル保護膜を挟んでオ
ーミックコンタクト層と拡散防止層を分割して積層し、
前記分割された拡散防止層の上にそれぞれソース電極と
ドレイン電極を形成した薄膜トランジスタと、前記基板
上に下部配線と上部配線とをマトリックス形状に形成し
た多層配線とを製造する方法において、 前記チャネル保護膜の絶縁層を着膜した後に第１のレジ
ストを積層する第１のレジスト積層工程と、 前記第１のレジストの前記多層配線で前記チャネル保護
膜を層間絶縁層として利用する部分を残すよう第１の露
光工程と第１の現像工程とを有する第１のレジストパタ
ーン形成工程と、 前記第１のレジストパターンをベークするベーク工程と
、 前記第１のレジストパターンの上に第２のレジストを積
層する第２のレジスト積層工程と、前記基板裏面から露
光する第２の露光工程と、前記基板表面から前記多層配
線部分のみを露光する第３の露光工程と、 前記第２のレジストを現像して第２のレジストパターン
を形成する第２の現像工程と、 前記チャネル保護膜の絶縁層を前記第１のレジストパタ
ーンと前記第２のレジストパターンとをマスクとしてエ
ッチング除去するチャネル保護膜の絶縁層エッチング工
程と、 を具備することを特徴とする薄膜トランジスタ及び多層
配線の製造方法。[Claims] A gate electrode, a gate insulating film, a semiconductor active layer, and a channel protection film are stacked on a substrate, and an ohmic contact layer and a diffusion prevention layer are separated and stacked with the channel protection film in between,
In the method of manufacturing a thin film transistor in which a source electrode and a drain electrode are respectively formed on the divided diffusion prevention layer, and a multilayer wiring in which a lower wiring and an upper wiring are formed in a matrix shape on the substrate, the channel protection a first resist lamination step of laminating a first resist after depositing an insulating layer of the film; and a first resist lamination step of laminating a first resist after depositing an insulating layer of the film; a first resist pattern forming step including one exposure step and a first development step; a baking step of baking the first resist pattern; and laminating a second resist on the first resist pattern. a second resist lamination step of exposing the substrate to light from the back side of the substrate; a third exposure step of exposing only the multilayer wiring portion from the front surface of the substrate; and developing the second resist. a second development step of forming a second resist pattern; and insulating layer etching of the channel protective film, in which the insulating layer of the channel protective film is etched away using the first resist pattern and the second resist pattern as masks. A method for manufacturing a thin film transistor and a multilayer wiring, comprising the steps of:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2331580A JP2836246B2 (en) | 1990-11-29 | 1990-11-29 | Method of manufacturing thin film transistor and multilayer wiring |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2331580A JP2836246B2 (en) | 1990-11-29 | 1990-11-29 | Method of manufacturing thin film transistor and multilayer wiring |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04199029A true JPH04199029A (en) | 1992-07-20 |
| JP2836246B2 JP2836246B2 (en) | 1998-12-14 |
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ID=18245244
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| Application Number | Title | Priority Date | Filing Date |
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Country Status (1)
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|---|---|
| JP (1) | JP2836246B2 (en) |
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1990
- 1990-11-29 JP JP2331580A patent/JP2836246B2/en not_active Expired - Lifetime
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| JP2836246B2 (en) | 1998-12-14 |
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