JPH04196818A - Analog/digital mixing ic - Google Patents
Analog/digital mixing icInfo
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、Ａ／Ｄ変換器やＤ／Ａ変換器等アナログ回路
とディジタル回路が混在するＩＣにおけるカウンターの
カウントダウンノイズのアナログ回路への飛び込みの制
御の方法に関する。[Detailed Description of the Invention] [Industrial Application Field] The present invention is directed to a counter countdown noise that jumps into an analog circuit in an IC such as an A/D converter or a D/A converter in which analog circuits and digital circuits coexist. Concerning the method of control.
従来のバイナリコードを用いたカウンタでは、第５図に
示すように、各状態遷移において状態の変る（ハイレベ
ルからローレベル、又はローレベルからハイレベル）桁
の数がそれぞ九異なっている。この場合、各桁の状態遷
移の際に発生するカウントダウンノイズの大きさも異な
っている。このカウントダウンノイズは、カウンタを構
成するＭＯ５充放電ノイズにより発生し、微少信号を扱
うアナログ回路においてはこのノイズが飛び込み問題と
なる。たとえばＡ／Ｄ変換器、Ｄ／Ａ変換器等を内蔵し
たアナログ・ディジタル混在ＩＣ内にバイナリコードで
構成されるカウンタを設置すると、前記の各状態遷移で
ノイズレベルの異なるカウントダウンノイズがＡ／Ｄ変
換器、Ｄ／Ａ変換器等のアナログ回路に飛び込み、映像
上では縦じま等の妨害となる問題がある。In a conventional counter using a binary code, as shown in FIG. 5, the number of digits whose state changes (from high level to low level or from low level to high level) differs by nine in each state transition. In this case, the magnitude of countdown noise generated during state transition of each digit also differs. This countdown noise is generated by the MO5 charging/discharging noise that constitutes the counter, and this noise causes problems in analog circuits that handle minute signals. For example, if a counter consisting of a binary code is installed in an analog/digital mixed IC that has a built-in A/D converter, D/A converter, etc., countdown noise with different noise levels at each state transition will be generated by the A/D converter. There is a problem in that it jumps into analog circuits such as converters and D/A converters, and causes disturbances such as vertical stripes on images.
この種の装置として関連するものには、例えば特開昭６
３−２３４２２．特開平１−２５１８２２が挙げられる
。Related devices of this type include, for example, Japanese Patent Application Laid-open No. 6
3-23422. Unexamined Japanese Patent Publication No. 1-251822 is mentioned.
上記従来技術はカウンタの状態遷移の際に発生するカウ
ントダウンノイズに対しての配慮がされておらず、桁上
がり時においては多くの桁の状態が遷移し大きなカウン
トダウンノイズを発生するなど、カウントダウンノイズ
のレベルが各状態遷移によって異なっている点に問題が
あった。The above conventional technology does not take account of the countdown noise that occurs when the counter status transitions, and when there is a carry, the states of many digits change and generate large countdown noise. The problem was that the levels were different for each state transition.
本発明の目的は、カウンタで状態遷移の際に発生するカ
ウントダウンノイズのレベルを一定に抑制して、アナロ
グ・ディジタル混在ＩＣに内蔵したＡ／Ｄ変換器やＤ／
’Ａ変換器等アナログ回路へ、飛び込むカウントダウン
ノイズのレベルも一定にし、抑制することもある。It is an object of the present invention to suppress the level of countdown noise generated at the time of state transition in a counter to a constant level, and to suppress the level of countdown noise generated at the time of state transition in a counter, and
The level of countdown noise that enters analog circuits such as A converters is also kept constant and sometimes suppressed.
上記目的を達成するために、Ａ／Ｄ変換器、Ｄ／Ａ変換
器等を内蔵したアナログ・ディジタル混在ＩＣにおいて
、内部で使うカウンタにグレイコードカウンタを設ける
手段と、カウンタの出力の負荷が各桁全て等しくなるよ
うにデコード回路を構成する手段とによって構成したも
のである。In order to achieve the above purpose, in an analog/digital mixed IC that has a built-in A/D converter, a D/A converter, etc., there is a means for providing a Gray code counter as a counter used internally, and a method that allows each counter output load to be This is constructed by configuring a decoding circuit so that all digits are equal.
上記技術手段において、第１の技術手段であるグレイコ
ードカウンタは、状態遷移の際、各桁のうち、１ビット
しか状態の変化が生じないように動作する。それによっ
て、状態遷移の際に発生するカウントダウンノイズのレ
ベルはどの状態の場合にも一定になる。このためアナロ
グ・ディジタル混在ＩＣに内蔵したＡ／Ｄ変換器、Ｄ／
Ａ変換器等のアナログ回路に飛び込むカウントダウンノ
イズは常に一定レベルのノイズでありかつ周期的となる
ので、映像信号等アナログ信号への妨害を抑制すること
ができる。In the above technical means, the first technical means, the Gray code counter, operates in such a way that only one bit of each digit changes state during state transition. As a result, the level of countdown noise generated during state transition remains constant regardless of the state. For this reason, the A/D converter and D/D converter built into the analog/digital mixed IC
Countdown noise that jumps into an analog circuit such as an A converter is always at a constant level and is periodic, so that interference with analog signals such as video signals can be suppressed.
また、第２の技術手段はグレイコートカウンタの各出力
端子の負荷を全て同じになるようにデコード回路を構成
する。それによって、各状態遷移において各出力端子に
発生するカウントダウンノイズは負荷条件が同じである
ためにノイズレベルが一定となるように動作する。Further, the second technical means configures the decoding circuit so that the loads on each output terminal of the gray coat counter are all the same. As a result, the countdown noise generated at each output terminal during each state transition operates so that the noise level is constant because the load conditions are the same.
前記２つの技術手段により、カウントダウンノイズを一
定のレベルに抑制することができる。これにより、カウ
ントダウンノイズの妨害がないＡ／Ｄ変換器、Ｄ／Ａ変
換器等アナログ回路内蔵のアナログ・ディジタル混在Ｉ
Ｃを実現することができる。With the above two technical means, the countdown noise can be suppressed to a certain level. This allows analog/digital mixed I with built-in analog circuits such as A/D converters and D/A converters without interference from countdown noise.
C can be realized.
以下、本発明の第一の実施例を第１図により説明する。 A first embodiment of the present invention will be described below with reference to FIG.
第１図はＡ／Ｄ変換器、Ｄ／Ａ変換器内蔵のアナログ・
ディジタル混在ＩＣの構成を示すブロック図で、Ａ／Ｄ
変換器２とＤ／Ａ変換器３と、グレイコードカウンタ５
と、ディジタル信号処理回路４とから構成され、以下そ
の動作について説明する。入力端子から入力したアナロ
グ信号はアナログ・ディジタル混在ＩＣ内蔵のＡ／Ｄ変
換２でディジタル信号に変換する。該ディジタル信号は
グレイコードカウンタ５を持ったディジタル信号処理回
路４でディジタル信号処理をする。該処理したディジタ
ル信号はＤ／Ａ変換器３でアナログ信号に変換して出力
信号を出す。Figure 1 shows an analog converter with built-in A/D converter and D/A converter.
This is a block diagram showing the configuration of a digital mixed IC.
Converter 2, D/A converter 3, and Gray code counter 5
and a digital signal processing circuit 4, and its operation will be explained below. The analog signal input from the input terminal is converted into a digital signal by an A/D converter 2 built in an analog/digital mixed IC. The digital signal is subjected to digital signal processing by a digital signal processing circuit 4 having a Gray code counter 5. The processed digital signal is converted into an analog signal by the D/A converter 3 and outputted as an output signal.
本実施例によれば、アナログ・ディジタル混在ＩＣに内
蔵するカウンタにグレイコードカウンタを使用している
ので、カウンタの各状態遷移の際に発生するカウントダ
ウンノイズのレベルを一定にすることができ、内蔵しで
あるＡ／Ｄ変換器。According to this embodiment, since a Gray code counter is used as the counter built into the analog/digital mixed IC, the level of countdown noise generated at each state transition of the counter can be kept constant, and the built-in A/D converter.
Ｄ／Ａ変換器等アナログ回路へのノイズを防止できる。Noise to analog circuits such as D/A converters can be prevented.
第２図は、第二の実施例であり、撮像素子６゜１動ＩＣ
７，ＣＤ５−ＡＧＣ回路８．アナログ。FIG. 2 shows a second embodiment, in which the image sensor is a 6°1 dynamic IC.
7, CD5-AGC circuit 8. analog.
ディジタル混在ＩＣＩ、とから固体カメラの信号処理部
を構成している。以下にその動作を説明する。The signal processing unit of the solid-state camera is composed of the digital mixed ICI and the digital mixed ICI. The operation will be explained below.
光を、固体撮像素子６で電気信号に変換し、ＣＤ５−Ａ
ＧＣ回路８で、利得を制御した信号にして、アナログ・
ディジタル混在ＩＣＩに入力する。The light is converted into an electrical signal by the solid-state image sensor 6, and the CD5-A
The GC circuit 8 converts the gain into a signal and converts it into an analog signal.
Input to digital mixed ICI.
該信号は、該ＩＣＩに内蔵しであるＡ／Ｄ変換器２でデ
ィジタル信号に変換する。該ディジタル信号はグレイコ
ードカウンタ５をもったディジタル信号処理回路４内部
でディジタルの映像信号（輝度信号９色差信号）を生成
する。該ディジタル映像信号は、Ｄ／Ａ変換器３でアナ
ログ映像信号に変換して出力する。The signal is converted into a digital signal by an A/D converter 2 built into the ICI. The digital signal is used to generate a digital video signal (luminance signal, 9 color difference signals) inside a digital signal processing circuit 4 having a gray code counter 5. The digital video signal is converted into an analog video signal by the D/A converter 3 and output.
本実施例によれば、アナログ・ディジタル混在ＩＣに内
蔵するカウンタにグレイコードカウンタを使用している
ので、カウンタの各状態遷移の際に発生するカウントダ
ウンノイズのレベルを一定にすることができ、内蔵しで
あるＡ／Ｄ変換器２゜Ｄ／Ａ変換器３へのカウントダウ
ンノイズを抑制でき、映像信号へのレベルの大きなノイ
ズの飛び込みを防止でき、カメラの信号処理部を全てデ
ィジタル信号処理にすることができる。According to this embodiment, since a Gray code counter is used as the counter built into the analog/digital mixed IC, the level of countdown noise generated at each state transition of the counter can be kept constant, and the built-in Countdown noise to the A/D converter 2 and D/A converter 3, which are connected to each other, can be suppressed, and high-level noise can be prevented from entering the video signal, and the signal processing section of the camera is entirely digital signal processing. be able to.
第４図は第三の実施例であり、Ａ／Ｄ変換器。FIG. 4 shows a third embodiment, and shows an A/D converter.
Ｄ／Ａ変換器内蔵のアナログ・ディジタル混在工Ｃ１の
構成を示すブロック図で、Ａ／Ｄ変換器２とＤ／Ａ変換
器３とグレイコードカウンタ５と、ディジタル信号処理
回路４ｂと、フィードバッククランプ回路９とから構成
され、以下その動作について説明する。入力端子から入
力したアナログ信号は、アナログ・ディジタル混在ＩＣ
Ｉ内蔵のＡ／Ｄ変換器２でディジタル信号に変換する。This is a block diagram showing the configuration of an analog/digital mixed circuit C1 with a built-in D/A converter, which includes an A/D converter 2, a D/A converter 3, a Gray code counter 5, a digital signal processing circuit 4b, and a feedback clamp. The operation of the circuit 9 will be explained below. The analog signal input from the input terminal is an analog/digital mixed IC.
It is converted into a digital signal by an A/D converter 2 with a built-in I.
該ディジタル信号をフィードバッククランプ回路９に入
力し、カウントダウンノイズ成分のオフセットをキャン
セルするようにフィートバンク制御をする。該フィード
バック制御により、カウントダウンノイズ成分をキャン
セルした信号をグレイコートカウンタ５を持ったディジ
タル信号処理回路４ｂでディジタル信号処理をする。該
処理したディジタル信号はＤ／Ａ変換器３でアナログ信
号に変換して出力信号を呂す。The digital signal is input to the feedback clamp circuit 9, and foot bank control is performed so as to cancel the offset of the countdown noise component. Through this feedback control, the signal whose countdown noise component has been canceled is subjected to digital signal processing by the digital signal processing circuit 4b having the gray coat counter 5. The processed digital signal is converted into an analog signal by a D/A converter 3, and an output signal is provided.
本実施例によれば、アナログ・ディジタル混在ＩＣに内
蔵するカウンタにグレイコードカウンタを使用している
ので、カウンタの各状態遷移の際に発生するカウントダ
ウンノイズのレベルを一定にすることが−でき、フィー
ドバッククランプ回路を内蔵しているので、カウントダ
ウンノイズ成分のオフセット分をキャンセルすることが
でき、Ａ／Ｄ変換器、Ｄ／Ａ変換器等のアナログ回路へ
のノイズの飛び込みを防止することができる。According to this embodiment, since a Gray code counter is used as the counter built into the analog/digital mixed IC, it is possible to keep the level of countdown noise generated at each state transition of the counter constant. Since it has a built-in feedback clamp circuit, it is possible to cancel the offset of the countdown noise component, and it is possible to prevent noise from entering analog circuits such as A/D converters and D/A converters.
第５図は第四の実施例であり、グレイコードカウンタ回
路（１８）の各桁のＱ出力端子、（出力端子に該出力端
子の負荷が全て同じになるように構成したデコーダ回路
（１７）が接続しである。FIG. 5 shows the fourth embodiment, in which the Q output terminals of each digit of the Gray code counter circuit (18), the decoder circuit (17) configured so that the loads of the output terminals are all the same, is connected.
以下、その動作について説明する。クロックパルスによ
ってカウンタはグレイコードをカウントし、Ｑ、Ｑ出力
端子に値を出力する。該出力は、該出力端子の負荷を全
て同じになるように構成したデコード回路（１７）に入
力しデコードする。The operation will be explained below. The counter counts the Gray code according to the clock pulse and outputs the value to the Q and Q output terminals. The output is input to and decoded by a decoding circuit (17) configured so that all the output terminals have the same load.
本実施例によれば、グレイコードカウンタのＱ出力端子
、ζ出力端子の負荷を同じになるようにデコーダ回路を
構成しであるので、グレイコードカウンタで発生するカ
ウントダウンノイズのノイズのレベルを一定にすること
ができ、アナログ・ディジタル混在ＩＣの内部でこのよ
うな構成にすれば、アナログ＠路へのノイズを抑制でき
る。According to this embodiment, the decoder circuit is configured so that the loads on the Q output terminal and the ζ output terminal of the Gray code counter are the same, so that the noise level of the countdown noise generated in the Gray code counter is kept constant. If such a configuration is made inside an analog/digital mixed IC, noise to the analog @ path can be suppressed.
第６図は第五の実施例であり、グレイコードカウンタ回
路１８．データセット用ラッチ１０．反転回路１２．Ｎ
ＡＮＤ回路１１．ＮＯＲ回路１３゜バイナリ−グレイコ
ード変換回路１５とからデコーダ回路を構成している。FIG. 6 shows a fifth embodiment of the Gray code counter circuit 18. Data set latch 10. Inverting circuit 12. N
AND circuit 11. The NOR circuit 13 and the binary-Gray code conversion circuit 15 constitute a decoder circuit.
゛以下にその動作を説明する。゛The operation will be explained below.
クロックパルスによりグレイコードカウンタ回路１８は
グレイコードでカウンタ値を出力する。The clock pulse causes the Gray code counter circuit 18 to output a counter value in Gray code.
一方、バイナリコードで入力したデータはバイナリ−グ
レイコード変換回路１５で、グレイー−ドに変換し、ラ
ッチ回路１０に入力する。該人力したグレイコードのデ
ータはラッチ回路１０でセットパルスによってセットさ
れ出力する９該カウンタ出力と、セットしたデータ出力
とを比較回路１４で比較し、一致した場合ＮＯＲ回路１
３からパルスを発生する。On the other hand, the data input in binary code is converted into gray code by the binary-Gray code conversion circuit 15 and input into the latch circuit 10. The human-generated gray code data is set by a set pulse in the latch circuit 10 and outputted.The comparator circuit 14 compares the counter output with the set data output, and if they match, the NOR circuit 1
A pulse is generated from 3.
本実施例によれば、グレイコードカウンタのＱ出力、Ｑ
出力を使ってデコーダを構成しており、Ｑ。According to this embodiment, the Q output of the Gray code counter, Q
The output is used to configure a decoder, and Q.
Ｑ出力端子に接続した負荷が同じであるため、グレイコ
ードカウンタで発生するカウントダウンノイズのレベル
を一定にすることができ、アナログ・ディジタル混在Ｉ
Ｃの内部でこのような構成にすれば、アナログ回路への
ノイズを抑制できる。Since the load connected to the Q output terminal is the same, the level of countdown noise generated by the Gray code counter can be kept constant, and analog and digital mixed I
By having such a configuration inside C, noise to the analog circuit can be suppressed.
本発明は、以上説明したように構成されているので以下
に記載されるような効果を奏する。Since the present invention is configured as described above, it produces the effects described below.
Ａ／Ｄ変換器、Ｄ／Ａ変換器等内蔵のアナログ・ディジ
タル混在ＩＣにおいて、内部で用いるカウンタをグレイ
コードカウンタにすることによりカウンタの各状態遷移
の際に発生するカウンタノイズの量を周期的に一定にす
ることができ、フィードバッククランプ回路やカウンタ
出力の負荷を各桁等しくすることにより、カウントダウ
ンノイズの妨害のないＡ／Ｄ変換器、Ｄ／Ａ変換器等内
蔵のアナログ・ディジタル混在のＩＣシステムを実現で
きる。In analog/digital mixed ICs with built-in A/D converters, D/A converters, etc., by using a Gray code counter as the counter used internally, the amount of counter noise generated during each state transition of the counter can be periodically reduced. By making the load of the feedback clamp circuit and counter output equal for each digit, ICs with mixed analog and digital built-in A/D converters, D/A converters, etc., are free from countdown noise interference. system can be realized.
第１図は本発明の一実施例を示すアナログ・ディジタル
混在ＩＣの構成図、第２図は固体カメラの信号処理をア
ナログ・ディジタル混在ＩＣで行った例を示す構成図、
第３図はバイナリカウンタの出力チャート、第４図はア
ナログ・ディジタル混在ＩＣにフィードバッククランプ
回路を内蔵した例を示す構成図、第５図はグレイコード
カウンタとデコーダのブロック図、第６図はグレイコー
ドカウンタの出力の負荷を等しく構成したデコーダの例
を示す図である。
１・・アナログ・ディジタル混在ＩＣ１２・・・Ａ／Ｄ
変換器、 ３・・・Ｄ／Ａ変換器、４・・ディジ
タル信号処理回路、
５・・グレイコードカウンタ、
６・・・固体撮像素子、 ７・・・輛動ＩＣｌ３
・・・ＣＤ、５−ＡＧＣ。
９・・・フィトバッククランプ回路、
１０・・・ラッチ、 １１・・・ナントゲ
ート回路、１２・・・反転回路、 １３・・・
ノアゲート回路、１４・・・比較器、 １５
・・・排他的論理和回路、１６・・・バイナリ−グレイ
コード変換回路、１７・・・デコーダ回路、
１８・・グレイコードカウント回路。
第 ３０
４ヒ一イ〕口［ｊニーノド
躬 ４層
第 ５固
第６国FIG. 1 is a configuration diagram of an analog/digital mixed IC showing an embodiment of the present invention, and FIG. 2 is a configuration diagram showing an example in which signal processing of a solid-state camera is performed by an analog/digital mixed IC.
Figure 3 is an output chart of a binary counter, Figure 4 is a configuration diagram showing an example of a built-in feedback clamp circuit in an analog/digital mixed IC, Figure 5 is a block diagram of a gray code counter and decoder, and Figure 6 is a gray code counter and decoder block diagram. FIG. 3 is a diagram illustrating an example of a decoder in which the loads of the outputs of code counters are configured to be equal. 1...Analog/digital mixed IC12...A/D
Converter, 3...D/A converter, 4...Digital signal processing circuit, 5...Gray code counter, 6...Solid-state image sensor, 7...Movement ICl3
...CD, 5-AGC. 9...Fitoback clamp circuit, 10...Latch, 11...Nant gate circuit, 12...Inversion circuit, 13...
NOR gate circuit, 14... comparator, 15
...Exclusive OR circuit, 16.. Binary-Gray code conversion circuit, 17.. Decoder circuit, 18.. Gray code counting circuit. 30th 4hi] mouth
Claims (1)
るＡ／Ｄ変換器２と； 該変換したディジタル信号に様々な処理をほどこすディ
ジタル信号処理回路（４）と； クロックパルスによりカウントし、各状態遷移の際１ビ
ットしか状態が変化しないグレイコードカウンタ（５）
と； により構成することを特徴とするアナログ・ディジタル
混在ＩＣ。 ２、光を電気信号に変換する固体撮像素子（６）と； 固体撮像素子（６）を駆動させる駆動ＩＣ（７）と； 該変換した信号の利得を制御する自動利得制御回路（８
）と； 該利得を制御した信号をディジタル信号処理して映像信
号を出力するＡ／Ｄ変換器（２）内蔵のアナログ・ディ
ジタル混在ＩＣ（１）；により成る固体カメラのディジ
タル信号処理部において、アナログ・ディジタル混在Ｉ
Ｃ（１）に内蔵するカウンタにグレイコードカウンタを
設けたことを特徴とするディジタルカメラの信号処理装
置。 ３、入力信号のアナログ信号をディジタル信号に変換す
るＡ／Ｄ変換器（２）と； グレイコードカウンタ（５）と； 該変換したディジタル信号に様々な処理をほどこすディ
ジタル信号処理回路（４）と； カウントダウンノイズのオフセット分を検出してディジ
タル信号処理を行う前にキャンセルするディジタルフィ
ードバッククランプ回路（９）； より構成することを特徴とする、請求項１記載のアナロ
グ・ディジタル混在ＩＣ。 ４、請求項１、２、３に記載のグレイコードカウンタ（
５）は、 クロックパルスでグレイコードをカウントするカウンタ
回路（１８）と； カウンタの全ての出力端子の負荷が等しくなるように回
路を構成したデコード回路（１７）と； により成ることを特徴とするアナログ・ディジタル混在
ＩＣ。 ５、請求項４記載において、クロックパルスによりカウ
ントし、Ｑ端子出力と＠Ｑ＠端子出力を持つグレイコー
ドカウンタ回路（１８）と； 入力データのバイナリコードをグレイコードに変換する
回路（１６）と； セットパルスによりある値のグレイコードデータを設定
するラッチ回路（１０）と； 反転回路（１２）、ＮＡＮＤ回路（１１）、ＮＯＲ回路
（１３）を、カウンタのＱ端子出力と＠Ｑ＠端子出力の
負荷が同じになるように構成し、カウンタ値とラッチ回
路の値とが一致している場合のみＨｉｇｈレベル出力を
発生する回路（１４）と； により構成することを特徴とするデコード回路。[Claims] 1. An A/D converter 2 that converts an analog input signal into a digital signal; A digital signal processing circuit (4) that performs various processing on the converted digital signal; A clock pulse Gray code counter (5) that counts by , and only changes one bit during each state transition.
An analog/digital mixed IC characterized by comprising: and; 2. A solid-state image sensor (6) that converts light into an electrical signal; A drive IC (7) that drives the solid-state image sensor (6); An automatic gain control circuit (8) that controls the gain of the converted signal.
); and an A/D converter (2) that digitally processes the gain-controlled signal and outputs a video signal; and (1) a built-in analog-digital mixed IC (1); Analog/digital mixed I
A signal processing device for a digital camera, characterized in that a gray code counter is provided as a built-in counter in C(1). 3. An A/D converter (2) that converts the analog input signal into a digital signal; a Gray code counter (5); and a digital signal processing circuit (4) that performs various processing on the converted digital signal. 2. The analog/digital mixed IC according to claim 1, further comprising: a digital feedback clamp circuit (9) for detecting the offset of countdown noise and canceling it before performing digital signal processing. 4. The Gray code counter according to claims 1, 2, and 3 (
5) is characterized by comprising: a counter circuit (18) that counts Gray codes using clock pulses; and a decode circuit (17) configured such that the loads on all output terminals of the counter are equal. Analog/digital mixed IC. 5. A Gray code counter circuit (18) that counts based on clock pulses and has a Q terminal output and a @Q@ terminal output; and a circuit (16) that converts a binary code of input data into a Gray code. A latch circuit (10) that sets a certain value of Gray code data by a set pulse, an inverting circuit (12), a NAND circuit (11), and a NOR circuit (13) are connected to the counter's Q terminal output and @Q@ terminal output. 1. A decoding circuit comprising: a circuit (14) configured so that the loads of the circuits are the same, and generates a high level output only when the counter value and the value of the latch circuit match;
Priority Applications (1)
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|---|---|---|---|
| JP2322983A JPH04196818A (en) | 1990-11-28 | 1990-11-28 | Analog/digital mixing ic |
Applications Claiming Priority (1)
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| JP2322983A JPH04196818A (en) | 1990-11-28 | 1990-11-28 | Analog/digital mixing ic |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04196818A true JPH04196818A (en) | 1992-07-16 |
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ID=18149833
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2322983A Pending JPH04196818A (en) | 1990-11-28 | 1990-11-28 | Analog/digital mixing ic |
Country Status (1)
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|---|---|
| JP (1) | JPH04196818A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003037782A (en) * | 2001-07-25 | 2003-02-07 | Casio Comput Co Ltd | Image pickup device and method for removing image signal noise |
| JP2006339458A (en) * | 2005-06-02 | 2006-12-14 | Sony Corp | Current drive circuit, light-emitting element driver, and mobile apparatus |
| WO2006132002A1 (en) * | 2005-06-09 | 2006-12-14 | Matsushita Electric Industrial Co., Ltd. | Automatic control apparatus |
| JP2010161811A (en) * | 2010-04-05 | 2010-07-22 | Casio Computer Co Ltd | Imaging apparatus, and method for canceling noise of imaging signal |
-
1990
- 1990-11-28 JP JP2322983A patent/JPH04196818A/en active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003037782A (en) * | 2001-07-25 | 2003-02-07 | Casio Comput Co Ltd | Image pickup device and method for removing image signal noise |
| JP4517548B2 (en) * | 2001-07-25 | 2010-08-04 | カシオ計算機株式会社 | Imaging device and noise removal method for imaging signal |
| JP2006339458A (en) * | 2005-06-02 | 2006-12-14 | Sony Corp | Current drive circuit, light-emitting element driver, and mobile apparatus |
| WO2006132002A1 (en) * | 2005-06-09 | 2006-12-14 | Matsushita Electric Industrial Co., Ltd. | Automatic control apparatus |
| JP2010161811A (en) * | 2010-04-05 | 2010-07-22 | Casio Computer Co Ltd | Imaging apparatus, and method for canceling noise of imaging signal |
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