JPH04196462A - 多層配線構造の配線方法および半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、多層配線構造の配線技術および半導体装置に
関し、特に、多層配線構造におけるクロック配線の配置
技術に適用して有効な技術に関する。

〔従来の技術〕

多層配線技術、すなわち金属配線の多層化は、半導体装
置の高集積化および配線レイアウトの自由度の向上など
のために、特に、論理ＬＳＩ（大規模集積回路）などに
おいては必須技術となっている。

ところで、このような多層配線技術においては、絶縁薄
膜を介して金属配線が積層された構造を呈するため、配
線間に不定の寄生容量を生じる。とりわけクロック配線
においては、この寄生容量のばらつきはクロック信号の
スキュー（位相ずれ）の−因となり、適切な対策が必要
となる。

このため、従来ては、たとえば特開昭６０−２５４６３
３号公報に開示されるように、一対のクロック差動配線
の各々の引き回し長さに差がある場合、短い側を意図的
に迂回させるなどして長さを等しくし、双方に対する寄
生容量の影響を同じにしてスキューの発生を回゛避しよ
うとしている。

また、特開昭６３−７８６１１号公報に開示される技術
では、クロック配線の一部にダ、ミーゲートを挿入して
クロック信号の伝播を意図的に遅延させ、寄生容量のば
らつきに起因するスキューの発生を回避しようとしてい
る。

〔発明が解決しようとする課題〕

ところが、前者の従来技術の場合には、たしかに一対の
クロック差動配線における寄生容量を等しくすることに
よるスキューの低減効果が得られるものの、寄生容量の
絶対値が大きくなるため、当該クロック差動配線におけ
るクロック信号の伝播遅延時間か増大するという他の問
題を生じてしまう。

また、後者の従来技術の場合には、余分なダミーゲート
の配置のために回路構造が必要以上に複雑になるという
問題がある。

そこで、本発明の目的は、伝播遅延時間の増大や、回路
構造の複雑化を生じることなく、クロック信号のスキュ
ーを防止することが可能な多層配線構造の配線技術を提
供することにある。

本発明の他の目的は、クロック信号のスキューの低減に
よって、動作速度を向上させることか可能な半導体装置
を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろう
。

〔課題を解決するための手段〕

本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。

すなわち、本発明になる多層配線構造の配線方法は、多
層配線構造を構成する任意の配線層においてクロック配
線の両隣に電源配線を配置するものである。

また、本発明になる多層配線構造の配線方法は、多層配
線構造を構成する個々の配線層に、隣接する配線層の種
別に応じて、クロック配線の配置に関する優先順位を付
与し、当該優先順位の高い配線層にクロック配線を配置
するものである。

また、本発明になる多層配線構造の配線方法は、ゲート
敷き詰め配線層または電源ベタ配線層に隣接する配線層
に最も高い優先順位を付与し、当該配線層に優先的にク
ロック配線を配置するものである。

また、本発明になる多層配線構造の配線方法は、クロッ
ク配線同士またはクロック配線と他の配線とに関して１
、異層間の平行配線を禁止するものである。

また、本発明になる半導体装置は、多層配線構造を有す
る半導体装置であって、任意の配線層におけるクロック
配線の両隣に電源配線を配置してなるものである。

また、本発明になる半導体装置は、多層配線構造を有す
る半導体装置であって、クロック配線と隣接する配線層
との間における寄生容量のばらつきが最小となる配線層
にクロック配線を配置してなるものである。

また、本発明になる半導体装置は、多層配線構造の任意
の配線層に配置されたクロック配線に対して平行となる
他の配線層における配線領域を空き領域にしてなるもの
である。

〔作用〕

上記した本発明の多層配線構造の配線方法によれば、ク
ロック配線の両隣を、電位変化の少ない電源配線が並走
するので、当該クロック配線における寄生容量のばらつ
きが少なくなるとともに、電源配線によって他の配線構
造からシールドされるので、同種の他のクロック配線と
の間におけるクロストークも防止され、当該クロック配
線を伝播するクロック信号のスキューが確実に減少する
。

また、一般に多層配線構造を構成する任意の配線層にク
ロック配線を配置する場合、その上下に隣接する配線層
の双方との間の寄生容量のばらつき影響を受けることと
なる。一方、たとえば、論理Ｌ　Ｓ　’Ｉなとのように
、多層配線構造の最下層および最上層が、配線が縦横に
隙間なく引き回されるゲート敷き詰め層、および電源配
線がほぼ全面に隙間なく引き回される電源ベタ配線層か
らなる構造では、このゲート敷き詰め層または電源ベタ
配線層に隣接する配線層に配置されたクロック信号線に
対する寄生容量のばらつきは小さく、他方の隣接配線層
のみの影響を考慮するだけでよくなる。すなわち、当該
ゲート敷き詰め層および電源ベタ配線層に隣接する配線
層にクロック配線を優先的に配置することにより、隣接
配線層間の寄生容量のばらつきなどに起因するクロック
信号のスキューを効果的に低減できる。

また、クロック配線に生じる寄生容量の大きさは、当該
クロック配線に交差する配線よりも並行な配線の影響の
ほうが大きくなり、同層内における他の平行配線からの
影響は電源配線を並走させることによって防止できるが
、他の配線層における平行配線の影響も考慮する必要が
ある。

そこでクロック配線か配置された配線層以外の配線層に
おける当該クロック配線に対する平行配線を禁止するこ
とにより、寄生゛容量のばらつきや絶対量の低減を効果
的に実現でき、クロック信号のスキューを確実に減少さ
せることができる。

これにより、一対のクロック差動配線の一方の長さを迂
回などによって意図的に長くしたり、ダミーゲートを挿
入するなとの対策に比較して、クロック信号の伝播遅延
時間の増大や、構造の複雑化を招くことなく、クロック
信号のスキューを的確に防止することができる。

また、上記した本発明の半導体装置によれば、クロック
配線の両隣に位置する電位の安定な電源線との間におけ
る寄生容量のばらつきが少なくなるとともに、当該電源
配線のシールド効果によって他のクロック配線との間な
どにおけるクロストークも防止され、当該クロック配線
を伝播するクロック信号のスキューを減少させることが
できる。

また、寄生容量のばらつきの少ないゲート敷き詰め層や
電源ベタ配線層に隣接する配線層にクロック配線を優先
的に配置することで、寄生容量のばらつきや絶対値の削
減を実現することができ、スキューを確実に減少させる
ことができる。

また、多層配線構造を構成する異なる配線層間において
クロック配線との平行な領域を空き領域とすることによ
り、当該クロック配線と平行で寄生容量を増大させる一
因となる平行配線がなくなり、スキューを効果的に減少
させることができる。

これにより、クロック信号のスキューを見込んだ、論理
回路などの動作サイクルにおける時間マージンを必要以
上に大きくする必要か無くなり、動作の高速化を実現す
ることができる。

〔実施例１〕 以下、本発明の一実施例である多層配線構造の配線方法
および半導体装置の一例について図面を参照しながら詳
細に説明する。

第１図は、本実施例における多層配線構造の配線方法の
一例を従来の場合と比較対照して示す平面図であり、第
２図は、本実施例の半導体装置の多層配線構造の一部を
破断して示す略斜視図である。

本実施例の半導体装１１０は、複数の層間絶縁膜１１を
介して、複数の配線層Ｍを積み重ねた多層配線構造を有
している。個々の配線層Ｍには、一般信号線１２．　　
クロック配線１３．を源配線１４が適宜配置されている
。

−ここで、本実施例の場合には、第２図および第１図に
示されるように、任意の配線層Ｍにおいて、クロック差
動配線をなす一対のクロック配線１３の両隣に、電源配
線１４が並走して配置されてぃる。

すなわち、一般に電源配線１４は、クロック配線１３や
一般信号線１２などに比較して電位の変化が少なく安定
しているため、当該電源配線１４と並行するクロック配
線Ｉ３における寄生容量のばらつきは、従来のようにラ
ンダムに配線する場合に比較して小さくなる。

さらに、クロック配線１３は電源配Ｊ１１１４によって
シールドされ、同一の配線層Ｍ内の他の一般信号線１２
や、同種の他のクロック配線１３との間におけるクロス
トークノイズに起因する波形の歪みなとの発生が確実に
防止される。

このため、寄生容量のばらつきゃ、波形の歪みなどに起
因するクロック信号のスキューの発生が確実に抑止され
、当該スキュー発生を見込んで設定される、動作サイク
ルの時間マージンを短縮することが可能となり、半導体
装置の動作速度が向上する。

また、たとえばクロック配線１３の長さを意図的に長く
したり、余分なダミーゲートを経路中に挿入するなどの
対策に比較して、配線長の増大に起因するクロック信号
の伝播遅延時間の増大や、回路構造の複雑化を招くなど
の懸念もない。

〔実施例２〕 第３図（ａｌ〜（ｄ）は、本発明の他の実施例である多
層配線構造の配線方法および半導体装置の一例を模式的
に示す略断面図であり、第４図は、本実施例の半導体装
置の多層配線構造の一部を破断して示す略斜視図である
。

本実施例の半導体装置２０は第４図に示されるように、
基板２１に形成された複数の図示しない論理ゲートを接
続する金属配線２２が縦横に張り巡らされたゲート敷き
詰め層Ｍｌと、複数の配線層Ｍ２．配線層Ｍ３．配線層
Ｍ４．配線層Ｍ５と、最上部に位置し、断面積の比較的
大きな金属配線２２からなる電源配線が縦横に張り巡ら
された電源ベタ配線層Ｍ６とを、複数の層間絶縁膜２３
を介して積層した多層配線構造を有している。

また、最上層に位置する電源ベタ配線層Ｍ６は、絶縁保
護ｌｌＩ２４によって覆われている。

ゲート敷き詰め層Ｍ１および電源ベタ配線層Ｍ６を除い
た他の配線層Ｍ２〜配線層Ｍ５は、金属配線２２の走行
方向が′互いに直交するように交互に積み重ねられてい
る。

ここで、このような多層配線構造の配線層Ｍ２〜Ｍ５の
任意の一つにおける金属配線２２と、他の配線層の金属
配線２２との間におけるクロス容量などの寄生容量のば
らつきの大小を比較すると、第３図ＦＣ）および（ｄ）
に示されるように、中間の配線層Ｍ３や配線層Ｍ４の金
属配線２２の場合には、その上下の配線層Ｍ２．Ｍ４お
よび配線層ＭＳ。

Ｍ５の直交する他の金属配線２２の双方の影響を受ける
こととなり、寄生容量のばらつきは大きくなる。

これに対して、同図（ａｌおよび（ｂＪに示されるよう
に、ゲート敷き詰め層Ｍｌまたは電源ベタ配線層Ｍ６に
隣接する配線層Ｍ２および配線層Ｍ５の場合、ゲート敷
き詰め層Ｍ１および電源ベタ配線層Ｍ６おいては金属配
線２２が全面に縦横に張り巡らされているため、当該ゲ
ート敷き詰め層Ｍ１または電源ベタ配線層Ｍ６による寄
生容量のばらつきは非常に小さくなり、他方に隣接する
配線層Ｍ３または配線層Ｍ４による寄生容量のばらつき
のみとなる。

そこで、本実施例２の場合には、クロック配線２２ａを
、ゲート敷き詰め層Ｍｌに隣接する配線層Ｍ２、または
電源ベタ配線層Ｍ６に隣接する配線層Ｍ５に優先的に配
置し、当該クロック配線２２ａにおける、寄生容量のば
らつきなどに起因するスキューの発生を防止する。

これにより、前記実施例１の場合と同様に、配線構造の
複雑化などを生じることなく、論理ＬＳＩなどの半導体
装ｆ１２０の動作速度を向上させることができる。

〔実施例３〕 第５図、第７図および第６図、第８図は、本発明の他の
実施例である多層配線構造の配線方法および半導体装置
２０Ａ、半導体装置２０Ｂの一例を示す略断面図および
略斜視図である。

たとえば、前記実施例２に例示した多層配線構造の配線
層Ｍ２〜Ｍ５においては、通常、金属配線２２が直交す
るように交互に配置されているため、任意の配線層（た
とえば、配線層Ｍ２または配線層Ｍ５）に配置したクロ
ック配線２２ａに対して大きな寄生容量のばらつきをも
たらす平行配線は、同一配線層内の隣接配線の他に、異
層間の平行配線もあり得る。

前者の平行配線は、実施例１に例示したように、電源配
線１４を並走させることによって寄生容量のばらつきの
低減が可能となるが、後者の場合には、たとえば、図示
しない自動配線システムなどにおけるライブラリなどに
おいて、クロック配線２２ａの上側の配線層（この場合
、配線層Ｍ４）または下側の配線層（この場合、配線層
Ｍ３）における平行配線の配置を禁止することで防止で
きる。

すなわち、たとえば、第５図および第６図、または第７
図および第８図に示されるように、半導体装置２０Ａ（
半導体装置２０Ｂ）において、クロック配線２２ａが存
在する配線層Ｍ２（配線層Ｍ５）と配線方向が平行とな
る配線ＮＭ４（配線層Ｍ３）において、当該配線層Ｍ２
　（Ｍ５）のクロック配線２２ａの直上（直下）部の領
域における金属配線２２の配置を禁止し、空き領域Ｅｌ
（空き領域Ｅ２）とする。

このような配線方法は、クロック配置１１２２ａが、引
き回される固定領域は、一般信号線が横切るだけと想定
して配線チャネル（領域）の容量を設計することで容易
に実現することができる。

このように、クロック配線２２ａの配置領域の上下にお
ける他の配線層での平行配線の配置を禁止することによ
り、クロック配線２２ａと他の配線とが平行になること
に起因する、寄生容量のばらつきや増大を防止すること
ができ、クロック配線２２ａを伝播するクロック信号の
スキューを確実に減少させることができる。

これにより、半導体装１ｔ２ＯＡ、２０Ｂの動作におけ
るスキューを見込んだ時間マージンを短縮することがで
き、半導体装置２ＯＡ、２０Ｂの動作速度を向上させる
ことができる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。

たとえば、多層配線構造を構成する配線層の数としては
、前述の各実施例において例示した６層の場合に限らず
、６層以上あるいは以下であってもよい。

〔発明の効果〕

本願において開示される発明のうち、代表的なものによ
って得られる効果を簡単に説明すれば、以下のとおりで
ある。

すなわち、本発明になる多層配線構造の配線方法によれ
ば、伝播遅延時間の増大や、回路構造の複雑化を生じる
ことなく、クロック配線におけるクロック信号のスキュ
ーを確実に減少させることができる。

また、本発明になる半導体装置によれば、クロック信号
のスキューが確実に減少し、動作サイクルにおけるスキ
ューを見込んだ時間マージンを短縮することができ、動
作速度か向上する。

【図面の簡単な説明】

第１図は本発明の実施例１である多層配線構造の配線方
法の一例を従来の場合と比較対照して示す平面図、 第２図は本発明の実施例１である半導体装置の多層配線
構造の一部を破断して示す略斜視図、第３図（ａ）〜（
ｄ）は本発明の実施例２である多層配線構造の配線方法
の作用の一例を模式的に示す略断面図、 第４図は本発明の実施例２である半導体装置の多層配線
構造の一部を破断して示す略斜視図、第５図は本発明の
実施例３である多層配線構造の配線方法の一例を示す断
面図、 第６図は本発明の実施例３である半導体装置の多層配線
構造の一部を破断して示す略斜視図、第７図は、同じく
、本発明の実施例３である多層配線構造の配線方法の一
例を示す断面図、第８図は、同じく、本発明の実施例３
である半導体装置の多層配線構造の一部を破断して示す
略斜視図である。 １０・・・半導体装置、１１・・・層間絶縁膜、１２・
・・一般信号線、１３・・・クロック配線、１４・・・
電源配線、２０．２．ＯＡ、２０Ｂ・・・半導体装置、
２１・・・基板、２２・・・金属配線、２２ａ・・・ク
ロック配線、２３・・・層間絶縁膜、２４・・・絶縁保
護膜、Ｅｌ、Ｅｊ・・・空き領域、Ｍ・・・配線層、Ｍ
ｌ・・・ゲート敷き詰め層、Ｍ２〜Ｍ５・・・配線層、
Ｍ６・・・電源ベタ配線層。 代理人　弁理士　筒　井　大　和 第３Ｆ２７ （ａ）　　　　　　　　　　　　　　（ｂ）（Ｃ）　　
　　　　　　　　　　　　　　（ｄ　）２２ａ：クロ・
ンク配線

Claims (1)

1. 【特許請求の範囲】 １、多層配線構造を構成する任意の配線層においてクロ
   ック配線の両隣に電源配線を配置することを特徴とする
   多層配線構造の配線方法。 ２、多層配線構造を構成する個々の配線層に、隣接する
   配線層の種別に応じて、クロック配線の配置に関する優
   先順位を付与し、当該優先順位の高い前記配線層に前記
   クロック配線を配置することを特徴とする多層配線構造
   の配線方法。 ３、ゲート敷き詰め配線層または電源ベタ配線層に隣接
   する配線層に最も高い優先順位を付与し、当該配線層に
   クロック配線を優先的に配置することを特徴とする請求
   項２記載の多層配線構造の配線方法。 ４、クロック配線同士またはクロック配線と他の配線と
   に関して、異層間の平行配線を禁止することを特徴とす
   る多層配線構造の配線方法。 ５、多層配線構造を有する半導体装置であって、任意の
   配線層におけるクロック配線の両隣に電源配線を配置し
   てなることを特徴とする半導体装置。 ６、多層配線構造を有する半導体装置であって、クロッ
   ク配線と隣接する配線層との間における寄生容量のばら
   つきが最小となる配線層に前記クロック配線を配置して
   なることを特徴とする半導体装置。 ７、多層配線構造の任意の配線層に配置されたクロック
   配線に対して平行となる他の配線層における配線領域を
   空き領域にしてなることを特徴とする半導体装置。