JPH04196352A - 半導体保護装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野） この発明は、半導体装置が静電サージにより破壊される
のを防止する半導体保護装置に関する。

〔従来の技術〕

従来の半導体保護装置としては、例えば第５図・第６図
に示したようなものがある。第５図は、Ｐ形厚板に形成
された従来の半導体装ＭＡＷｉの断面１％造を示した図
である。また、第６図は、従来の半導体保護装置の回路
構成を示した図である。

（例えば、’ＦＯ３／ＦＳＤ　５ＹＨＰＯ３ＩＵＨＰＲ
ＯＣＥＦＤＪＮＧＳ　。

ＰＰ２０１〜２０５［１９８８］　”参照）ます、第５
図に基づいて断面構造を説明する。

第５図において、１９０はＰ形厚板であり、Ｐ形厚板１
９０内にはＰ＋形領領域１０４Ｎ十形領域１０６が−ル
ド酸化膜２６および層間絶縁膜２８が形成されている。

そして、層間絶縁１Ｉ２８上には、コンタクト孔を通し
てＰ＋形領域ＴＯ４，１１０およびＮ＋十形領域１０６
１０８にそれぞれ接続された配線１８，１４１が形成さ
れている。

なお、配線１８は、Ｎ＋十形領域１０４Ｐ＋十形領域１
０６を接続し、内部回路（図示せず）に低電位電圧を印
加するための第１端子であるＶｓｓ端子へ接続されてい
る。配線１４１は、Ｎ十形領ｗ７４１０８とＰ十形領域
１１０とを接続し、外部からの信号が入力される入力端
子へ接続されると共に、内部回路であり、抵抗２０２は
Ｎ形つェル１０２内の寄生抵抗である。

そして、Ｎ＋十形領域１０６エミッタ領域とし、Ｐ形基
板＝をベース領域とし、Ｎ形つェル１０２をコレクタ領
域とするＮＰＮ　ｌ−ランリスク２０４が寄生的に形成
される。同様に、Ｐ十形領域１１０をエミッタ領域とし
、Ｎ形つェル１０２をベース領域とＡ’ｋ。

し、Ｐ形基板←→をコレクタ領域とするＰＮＰ　トラン
ジスタ２０６が寄生的に形成される。

さらに、Ｐ形基板Ｗ−Ｎ形つ・ル１０２間のＰＮ接合が
、ダイオード２０８を形成している。

次に、この半導体保ｉｉ！装置の回路構成を第６図に基
づいて説明する。

トランジスタ２０６は、エミッタが入力端子に接続され
、ベースが抵抗２０２を介して入力端子に接続され、］
レレフが抵抗２００を介してＶ　ｓｓ端子に接続される
。さらに、トランジスタ２０４は、エミッタがＶｓｓ端
子に接続され、ベースがトランジスタ２０６の］レクタ
に接続され、コレクタがＩ〜ランジスタ２０６のベース
に接続されたサイリスタ２０９を構成している。また、
ダイオード２０８は、カソードが入力端子に接続され、
アノードがＶｓｓ端子に接続された構成となっている。

次に、従来の半導体保護装置の動作を第６図（こ基づい
て説明する。

入力端子−Ｖｓｓ端子間に印加される静電勺−ジ〈以下
、これを単に勺−ジと記づ〉には、以下に示すような２
つの場合があり、それぞれの場合１こ対する動作を示す
。

（ＡＩ）Ｖｓｓ端子に対して入力端子が負となる場合：
サージ電流は、入力端子からダイオード２０８を介して
Ｖｓｓ端子へ流れる。

（Ａ２）Ｖｓｓ端子に対して入力端子が正となる場合：
サージ電圧がある一定値以上となるとサイリスタ２０９
が導通状態となる。よって、サージ電流は、Ｖｓｓ端子
からサイリスタ２０９を介して入力端子へ流れる。

上記の如く、ダイオード２０８とサイリスタ２０９によ
って、入力端子−Ｖｓｓ喘子間に印加されたサージから
内部回路が保護される。

〔発明が解決しようとする課題〕

半導体保護装置には論理回路等よりなる内部回路を駆動
するために、高電位電圧を印加するためのｖ頭端子（図
示せず）と、低電位電圧を印加するためのＶｓｓ端子が
ある。前述したように従来の半導体保護ｖｔｌｔにあっ
ては、サイリスタ２０９が入力端子−Ｖｓｓ端子間に印
加されるサージから内部回路を保護していた。しかしな
がら、入力端子−Ｖカ端子間には保護素子（サイリスク
）が存在しないために、入力端子−■（１）端子間にサ
ージが印加された場合サージから内部回路を保護づるこ
とができないという問題点があった。

この問題を解決するために、入力端子−Ｖｓｓ端子間の
サイリスタ２０９と同様にして、入力端子−Ｖｃｏ＠子
間にもサイリスクを形成する方法が名えられる。しかし
、入力端子−Ｖ（ト）端子間にもサイリスクを形成する
と、寄生的にＶｏｏ端子　Ｖｓｓ端子間１こもサイリス
タが必ず形成されてしまう。このため、ラッチアップし
やすくなるという問題点が新らたにＲ１してしまう。

この発明は、上記の問題点に鑑みてなされたもので、入
力端子−Ｖｓｓ端子間と入力端子〜Ｖｏｏ端子間に、基
板から誘電体分離された領域中に形成されたサイリスタ
を夫々接続すること（こより、ラッチアップが発外し難
い椙造で、入力端子−■（１）端子間および入力端子−
Ｖｓｓ端子間のそれぞれに印加されるサージから内部回
路を保護することができる半導体保護装置を提供するこ
とを目的とする。

〔問題を解決するための手段〕

この発明は、上記目的を達成するためになされたもので
、外部からの信号が人力される入力端子と内部回路との
間に直列に接続された入力保護抵抗と、アノードが入力
保護抵抗と内部回路との接続点に接続され、カソードが
第１端子に接続されたプルアップダイオードと、アノー
ドが第２端子に接続され、カソードが入力保護抵抗と内
部回路との接続点に接続されたプルダウンダイオードと
、入力端子と第１端子との間に接続された第１のサイリ
スタと、入力端子と第２端子との間に接続された第２の
サイリスクとを具備し、内部回路を形成した基板中に、
絶縁物によって基板と誘電体分離された半導体領域を形
成し、半導体領域中に、第１および第２のサイリスタを
形成した構成の半導体保護装置とした。

〔作用〕

内部回路を形成した基板と誘電体分離された半導体領域
中に、第１および第２のサイリスタを形成し、入力端子
と第１端子との間に第１のサイリスタを接続し、入力端
子と第２端子との間に第２のりイリスタを接続したこと
により、ラッチアップが発生し難い構造で入力端子−第
１端Ｉの問および入力端子−第２端子の間に低インピー
ダンスのサージ電流経路を形成し、半導体保護装置のサ
ージ耐１を向上させた。

［実施例］ 以下、具体的な実施例に基づいて説明する。

第１図〜第３図は、この発明の１実施例を示ず図である
。第１図は、この実施例における半導体保護装置の平面
構成を示した図である。また、第２図は、第１図中（こ
示したＡ＋−Ａ２間の断面構造を示した図である。そし
て、第３図は、この実施例の回路構成を示した図である
。

まず、この実施例のデバイス構造を第１図および第２図
に基づいて説明する。

第１図において、１００はＮ形基板であって、Ｎ形基板
１００上には入力端子１０が形成されている。

入力端子１０には、保護抵抗１２を介して配線１４が接
　′続され、配線１４は内部回路（図示せず）へ接続さ
れている。

また、１６は特許請求の範囲における第２端子に相当す
るＶＤＤ端子に接続されている配線であり、１８は特許
請求の範囲における第１端子に相当するＶｓｓ端子に接
続されている配線である。

Ｎ形基板１００は、Ｎ十形領域３２を介して配置ｉ！１
６に接続されている。そして、Ｎ形基板１００中には、
Ｐ＋十形領域３４形成され、Ｐ＋十形領域３４配線１４
に接続されている。

よって、Ｎ形基板１００をカソードとし、Ｐ十形領域３
４をアノードとするプルアップダイオード３００が形成
される。

竹り また、Ｎ形基板１００中にＰ“ウェル領域３６が形成さ
れており、Ｐ形つェル領域３６中にＰ＋領域３８が形成
されている。そして、Ｐ形つェル領域３６は、Ｐ十形領
域３８を介して配線１８に接続されている。

さらに、Ｐ形つェル領域３６中にはＮ十形領域４０が形
成され、Ｎ十形領域４０は配線１４に接続されている。

よって、Ｐ形つェル領域３６をアノードとし、Ｎ十形領
ｗ７４４０をカソードとするプルダウンダイオード３０
１が形成される。

Ｓｏｌ領［２４中にＮ影領域２４−１とＰ影領域２４−
２が形成され、Ｎ影領域２４−１中にはＰ＋十形領域２
４１１６よびＮ＋形膨頭ｔ１．２４−１２が形成されて
いる。

同様に、Ｐ膨頭［２４−２にはＰ＋十形領域２４２１お
よびＮ十形領域２４−２２が形成されている。

そして、Ｐ＋十形領域２４１１およびＮ十形領域２４−
１２が入力端子１０に接続され、Ｐ＋十形領域２４２１
およびＮ＋形ｍ域２４−２２が配線１８に接続される。

したがって、Ｓｏｌ領１ｉｉ２４中には、Ｎ影領域２４
−１の寄生抵抗３１０と、Ｐ影領域２４−２の寄生抵抗
３１１が存在づる。さらに、Ｐ十形領Ｖｉ２４−１１を
エミッタとし、Ｎ膨頭１４２４−１をベースとし、Ｐ膨
頭［２４−２をコレクタとするＰＩｔＰ　？−ランリス
タ　３１２と、Ｎ＋領域２４−２２をエミッタとし、Ｐ
影領域２４−２をベースとし、Ｎ膨頭１４２４−１をコ
レクタとするＮＰＮ　ｌ−ランリスク３１３が形成され
る。

Ｓｏ　Ｉ領ｔｊｔ４４中ニＮ形１域４４−Ｌ！＝Ｐ形領
［膨頭−２が形成され、Ｎ影領域４４−１にはＰ＋十形
領域４４１１およびＮ＋形頭領１ｊｌｉ４４１２が形成
されている。そして、Ｐ十形領域４４−１１およびＮ十
形領域４４−１２が配線１６に接続され、Ｐ十膨頭［４
４−２１およびＮ影領域４４−２２が入力端子１０に接
続される。

したがって、ＳＯＩ領域４４中には、Ｎ影領域４４−１
の寄生抵抗３２０と、Ｐ影領域４４−２の奇生抵抗３２
１が存在する。さらに、Ｐ十膨頭［４４−１１をエミッ
タとし、Ｎ影領域４４−１をベースとし、Ｐ影領域４４
−２をコレクタとするＰＮＰトランジスタ３２２と、Ｎ
４形領域４４−２２をエミッタとし、Ｐ膨頭１ｉｉ！　
４４−２をベースとし、Ｎ影領域４４−１をコレクタと
するＮＰＮ　ｔ−ランリスタ３２３が形成される。

また、第２図において、１００はＮ形基板であって、Ｎ
形基板１００の中には、絶縁弁＃を領域２２．４２によ
ってＮ形基板１００と誘電体分離されているＳｏｌ領域
２４．４４が形成されている。そして、Ｎ形基板１００
上にはフィールド絶縁！！２６および層間絶縁Ｉ！１Ｉ
２８が形成されている。この層間絶縁膜２８上に、入力
端子１０である電極パッドおよび配線１４゜１６、１８
が形成され、さらに保１１ｐＪ３０が電極パッド上を除
いて全面に形成されている。

次に、この実施例の回路構成を第３図に基づいて示す。

抵抗１２は、内部回路（図示せず）への配線１４と入力
端子１０の間に接続されている。そして、ダイオード３
００は、アノードが配線１４に接続され、カソードがＶ
（ト）端子に接続されている。また、ダイオード３０１
は、カソードが配線１４（こ接続され、アノ−１−がＶ
ｓｓ喘子に接続されている。

また、トランジスタ３１２はエミッタが入力端子１０６
に接続され、ベースが抵抗３１０を介して入力端子１０
６に接続され、コレクタが抵抗３１１を介してＶｓｓ端
子に接続される。さらに、トランジスタ３１３は、エミ
ッタがＶｓｓ端子に接続され、ベースがトランジスタ３
１２のコレクタに接続され、コレクタがトランジスタ３
１２のベースに接続されたサイリスタ３０３を構成して
いる。

よって、トランジスタ３１２　、３１３および抵抗３１
０、３１１より、第１のサイリスタである入力端子−Ｖ
　ｓｓ　端子間のサイリスタ３０２が構成される。

なお、トランジスタ３２２は、エミッタがＶＤＤ端子に
接続され、ベースが抵抗３２０を介してＶ（１）端子に
接続され、コレクタが抵抗３２１を介して入力端子１０
６に接続される。さらに、トランジスタ３２３は、エミ
ッタが入力端子１０６に接続され、ベースがトランジス
タ３２２のコレクタに接続され、コレクタがトランジス
タ３２２のベースに接続されたサイリスタ３０３を椛成
している。

よって、トランジスタ３２２　、３２３および抵抗３２
０　、３２１より、第１のサイリスタであるＶ［Ｘ）端
子−入力端子間のサイリスタ３０３が構成される。

次に、Ｓｏｌ領域の製造方法を第４図に基づいて説明す
る。なお、第４図は、製造方法を説明するための断面図
である。

（１）第４図（ａ）に示すように、シリコン結晶におけ
る（１００）面であるＮ形半導体基板１００の表面に、
絶縁分離領域２２．４２（詳しくは、後述する。）を形
成する部分の上面を除くようにマスク４０１を形成する
。なお、マスク４０１の開口部（つまり、絶縁分離領域
２２を形成する部分）の形状は、長方形（正方形を含む
）であり、該長方形のそれぞれの辺は、すべて＜１１０
＞方向を向いている。

（２）第４図（ｂ）に示すように、例えばＲＩＥ（リア
クティブ・イオン・エツチング）なとの等方性エツチン
グを用いて、Ｎ形半導体基板１００のトレンチ・エツチ
ングを行って、７３４０２　、４０３を形成する。なお
、溝４０２．４０３の底面ａはシリコン結晶にお（）る
（１００）面であって、溝４０２　、４０３の側１ｂは
シリコン結晶にお）プる（１００）面である。

（３）第４図（Ｃ）に示すように、例えば水酸化カリウ
ム（Ｋ　ＯＨ）溶液なとのアルカリ系異方性エツチング
溶液を用いて１４０２　、４０３の異方性エツチングを
行う。その結果形成されるエツチング孔４０４　、　４
０５の壁面Ｃは、シリコン結晶における（１１１）面と
なる。

（４）第４図（ｄ）に示すように、エツチング孔４０４
　、４０５の壁面Ｃを、例えば熱酸化させるなどして酸
化１１１９５０．５１を形成する。よって、酸化膜５０
゜５１によりＮ形半導体基板１００と完全に誘電体分離
されたＳｏｌ領域２４．４４が形成される。

（５）第４図（ｅ）に示すように、エツチング孔４０４
　、４０５にポリシリコンなどを充填して絶縁弁１領域
２２．４２を形成する。その後、マスク４０１などを取
り除き、Ｎ形半導体基板１００の表面を平坦化する。

上記のごとく形成したＳｏｌ領域は、一般に知られてい
るＳｏｌ形成法（例えば、ビームアニール法、ゾーンメ
ルト法、ＳＩＭＯＸ法、固相エピタキシャル成長法など
）を用いて形成したＳＯＴ領域よりもＳｏｌ領域の厚さ
を厚くすることができるために、熱容量を大きくづるこ
とかでき、サージに対する耐量を向上させることが可能
となる。

次に、第３図に示した回路図に基づいて動作を説明する
。

入力回路に印加されるサージには、入力端子−ＶＤＤ端
子間に印加される場合と、入力端子−Ｖｓｓ端子間に印
加される場合があり、それぞれの場合に対する保護動作
を示す。

（Ｂ１）入力端子−■（ト）端子間にサージ印加される
場合 １）入力端子が正となる場合：サージ電流は、入力保護
抵抗１２およびプルアップダイオード３００を介して入
力端子からＶＤＤ端子へ流れる。

２）入力端子が負となる場合：サージ電圧が一値定以上
になると、サイリスタ　３０２が導通状態となる。この
ため、サージ電流は、入力端子からサイリスタ３０２を
介してＶＤＤ端子へ流れる。

（Ｂ２）入力端子−Ｖｓｓ端子間にサージが印加される
場合 １）入力端子が正となる場合：サージ電圧が一定値以上
になると、サイリスタ３０３が導通状態となる。このた
め、サージ電流は、入力端子からサイリスタ３０３を介
してＶｓｓ端子へ流れる。

２）入力端子が負となる場合：サージ電流は、入力保護
抵抗１２およびプルダウンダイオード３０１を介してＶ
ｓｓ端子から入力端子へ流れる。

上記の如く、プルアップ・プルダウンダイオード３００
　、３０１　とサイリスタ３０２　、３０３を用いたこ
とによって、入力端子−■（ト）端子間および入力端子
−Ｖｓｓ端子間に印加されたサージを低インピーダンス
で逃がして、内部回路を保護することができる。

さらに、サイリスタ３０２，３０３をＮ形基板１００と
誘電体分離されたＳｏｌ領域中に形成したために、サイ
リスタ３０２　、３０３をＮ形基板１００中に形成した
場合Ｖ（ト）端子−Ｖｓｓ端子間に形成されるサイリス
タが形成されず、サージ印加によるラッチアップが発生
し難くなる。

（発明の効果） 以上、具体的な実施例に基づいて説明してきたように、
基板と誘電体分離されたＳＯＩ領域中にサイリスタを形
成し、そのサイリスタを入力端子Ｖ（１）端子間および
入力端子−Ｖｓｓ端子間のそれぞれに接続した構成とし
たために、ラッチアップし難い構成で、サージから内部
回路を保護することができ、半導体装置の信頼性を向上
することができるという効果が得られる。

【図面の簡単な説明】

第１図は、この発明の１実施例を示す平面図、第２図は
、この発明の１実施例を示す断面図、第３図は、この発
明の１実施例を示す回路図、第４図は、この発明の１実
施例の製造方法を説明するための断面図、 第５図は、従来例を示す断面図、 第６図は、従来例を示す回路図である。 （１００）：Ｎ形基板、（１９０）　　：　Ｐ形基板、
（１２）　：保護抵抗、（１４，１６，１８）　：配線
、（３６，２４−１゜４４−２）　：　Ｐ影領域、（３
４，４０，２４−１１、２４−２１。 ４４−１２　、４４−２１　、１０４　、１１０　）　
　：　Ｐ十形領域、（２４−２，４４−１，１０２）　
：　Ｎ影領域、（３２，３８，２４−１２，２４−２１
，４４−１２，４４−２２，１０６，１０８）　：　Ｎ
十形領域、（２２゜４２）：絶縁分離領域、（２６）：
フィールド絶縁膜、（２８）　：層間絶縁躾、（３０）
　：保護膜、（５０，５１）　　：酸化膜、（２００，
２０２，３１０，３１１，３２０，３２１）　：　抵抗
、（２０８，３００，３０１）　　：ダイオード、（２
０４，２０６、３１２。 ３１３　、３２２　、３２３　）　　：　トランジスタ
、（２０９，３０２。 ３０３　）　：サイリスタ。 特許出願人　　　日産自動車株式会社 第３図 第４図 （ｄ）

Claims (1)

1. 【特許請求の範囲】 　外部からの信号が入力される入力端子と内部回路との
   間に直列に接続された入力保護抵抗と、アノードが前記
   入力保護抵抗と前記内部回路との接続点に接続され、カ
   ソードが第１端子に接続されたプルアップダイオードと
   、アノードが第２端子に接続され、カソードが前記入力
   保護抵抗と前記内部回路との接続点に接続されたプルダ
   ウンダイオードと、前記入力端子と前記第１端子との間
   に接続された第１のサイリスタと、前記入力端子と前記
   第２端子との間に接続された第２のサイリスタとを具備
   し、 前記内部回路を形成した基板中に、該内部回路と絶縁物
   によって前記基板と誘電体分離された半導体領域を形成
   し、前記半導体領域中に、前記第１および第２のサイリ
   スタを形成したことを特徴とする半導体保護装置。