JPH0419633B2 - - Google Patents
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- JPH0419633B2 JPH0419633B2 JP58125536A JP12553683A JPH0419633B2 JP H0419633 B2 JPH0419633 B2 JP H0419633B2 JP 58125536 A JP58125536 A JP 58125536A JP 12553683 A JP12553683 A JP 12553683A JP H0419633 B2 JPH0419633 B2 JP H0419633B2
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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Description
【発明の詳細な説明】
発明の技術分野
本発明は、半導体装置に関し、特にボンデイン
グパツドと内部回路とを接続する内部配線の容量
による影響を除去して各入力端子の容量を軽減し
た半導体装置に関する。TECHNICAL FIELD OF THE INVENTION The present invention relates to a semiconductor device, and more particularly to a semiconductor device in which the capacitance of each input terminal is reduced by eliminating the influence of the capacitance of internal wiring that connects a bonding pad and an internal circuit. Regarding.
技術の背景
メモリ装置等の半導体装置の信号入力端子の寄
生容量が大きい場合には、外部から半導体記憶装
置に供給される信号の立上がりおよび立下がり時
間が長くなりかつ信号の遅延時間が大きくなる等
の不都合を生ずる。特に、前段の回路の駆動能力
があまり大きくない場合等には信号入力端子の容
量の影響が大きくなり、半導体記憶装置の高速動
作の障害となるので何らかの手段によつて信号入
力端子の容量を軽減する必要がある。Background of the Technology When the parasitic capacitance of the signal input terminal of a semiconductor device such as a memory device is large, the rise and fall times of the signal supplied from the outside to the semiconductor memory device become long, and the signal delay time becomes large. causing inconvenience. In particular, when the driving capacity of the preceding stage circuit is not very large, the effect of the capacitance of the signal input terminal becomes large and becomes an obstacle to high-speed operation of the semiconductor storage device, so reduce the capacitance of the signal input terminal by some means. There is a need to.
一般に、半導体記憶装置の入力端子容量は
(a) パツケージ容量
(b) ボンデイングパツド部の容量
(c) 内部配線部の容量
(d) 内部回路の入力容量
にわけられる。これらの各部容量の内、最近は(a)
のパツケージ容量がQIT（Quadruple Input
Type）パツケージ等の採用により減少し、(c)の
内部配線部の容量が入力端子容量の内で大きな部
分を占めている。したがつて、アルミ配線層等に
よつて形成される内部配線の静電容量を軽減する
か、あるいはこの静電容量による影響を受けない
ようにする工夫が要求される。 In general, the input terminal capacitance of a semiconductor memory device is divided into (a) package capacitance, (b) bonding pad capacitance, (c) internal wiring capacitance, and (d) internal circuit input capacitance. Among these parts, recently (a)
QIT (Quadruple Input)
The capacitance of the internal wiring section (c) occupies a large portion of the input terminal capacitance. Therefore, there is a need to reduce the capacitance of internal wiring formed by aluminum wiring layers or the like, or to eliminate the influence of this capacitance.
従来技術と問題点
第１図は、従来形の半導体記憶装置としてのメ
モリ装置に用いられている半導体チツプの構成を
示す。同図のメモリ装置は、一例として16ピン
64Kビツトのダイナミツクランダムアクセスメモ
リを示し、半導体チツプ１の中央部にメモリセル
アレイ２、メモリセルアレイ２の両辺にアドレス
バツフア３やデコーダ等の周辺回路、該周辺回路
の外側にボンデイングパツド４−１，４−２，
…，４−１６が配置されている。アドレスバツフ
ア３は、アドレス信号の各ビツトに対応する８個
のアドレスバツフアユニツト３−１，３−２，
…，３−８を具備し、これらの各アドレスバツフ
アユニツトはメモリセルアレイ２の１辺に沿つて
まとめて配置されている。ボンデイングパツド４
−１，４−２，４−３，４−５，４−６，…，４
−９はそれぞれアドレス信号入力用のボンデイン
グパツドであり、それぞれ入力保護回路５および
アドレス信号線６を介してアドレスバツフア３の
対応するアドレスバツフアユニツトに接続されて
いる。Prior Art and Problems FIG. 1 shows the structure of a semiconductor chip used in a memory device as a conventional semiconductor memory device. The memory device in the figure is a 16-pin example.
This is a 64K bit dynamic random access memory, with a memory cell array 2 in the center of a semiconductor chip 1, peripheral circuits such as an address buffer 3 and a decoder on both sides of the memory cell array 2, and bonding pads 4 on the outside of the peripheral circuit. 1,4-2,
..., 4-16 are arranged. The address buffer 3 includes eight address buffer units 3-1, 3-2,
. . , 3-8, and these address buffer units are collectively arranged along one side of the memory cell array 2. bonding pad 4
-1, 4-2, 4-3, 4-5, 4-6,..., 4
-9 are bonding pads for inputting address signals, and are connected to corresponding address buffer units of the address buffer 3 via input protection circuits 5 and address signal lines 6, respectively.
第２図は、第１図の装置における１つのアドレ
ス信号入力用ボンデイングパツドからアドレスバ
ツフア回路までの詳細な回路構成を示す。同図の
回路においては、ボンデイングパツド４の直後に
入力保護回路５が接続され、入力保護回路５の出
力はアルミ配線層等によつて構成される内部配線
すなわちアドレス信号線６を介してアドレスバツ
フア３の入力トランジスタQ2に接続されている。
入力保護回路５は例えば1KΩの抵抗R1とフイー
ルドトランジスタQ1を具備し、入力ノードＮ１
に高電圧が印加された場合に該トランジスタQ1
がオンとなつて該高電圧を減衰させ、アドレスバ
ツフア３の入力トランジスタQ2のゲートに高電
圧が印加されることを防止するものである。 FIG. 2 shows a detailed circuit configuration from one address signal input bonding pad to an address buffer circuit in the device shown in FIG. In the circuit shown in the figure, an input protection circuit 5 is connected immediately after the bonding pad 4, and the output of the input protection circuit 5 is sent to the address via an internal wiring, that is, an address signal line 6, made of an aluminum wiring layer, etc. It is connected to the input transistor Q2 of buffer 3.
The input protection circuit 5 includes, for example, a 1KΩ resistor R1 and a field transistor Q1 , and the input node N1
When a high voltage is applied to the transistor Q 1
is turned on to attenuate the high voltage, thereby preventing the high voltage from being applied to the gate of the input transistor Q2 of the address buffer 3.
なお、フイールドトランジスタQ1は通常の
MOSトランジスタの薄い酸化膜のかわりにフイ
ールドの厚い酸化膜を用いたものであつて、しき
い値電圧が例えば10Vと高くなつており静電気等
による高電圧でオンとなるものである。 Note that field transistor Q1 is a normal
A thick oxide film is used in the field instead of a thin oxide film in a MOS transistor, and the threshold voltage is as high as, for example, 10V, so it is turned on by high voltage caused by static electricity or the like.
ところで、第１図および第２図に示す従来形の
半導体装置においては、ボンデイングパツド４と
アドレスバツフア３との間を接続する内部配線６
の配線距離がかなり長くなるため配線容量が大き
くなり入力端子容量が増加するという不都合があ
つた。入力端子容量は、一般的には、例えば5pF
以下にする必要があるが、上述の従来形の装置に
おいては内部配線６だけで約2pFに達するととも
に、入力保護回路の抵抗R1のため入力回路の時
定数が例えば2nsec程度となりアドレス信号の遅
延がかなり大きくなつてメモリ装置の高速化の障
害となつていた。 Incidentally, in the conventional semiconductor device shown in FIGS. 1 and 2, the internal wiring 6 connecting between the bonding pad 4 and the address buffer 3 is
Since the wiring distance becomes considerably long, the wiring capacitance becomes large and the input terminal capacitance increases. Input terminal capacitance is generally 5pF, for example.
However, in the conventional device described above, the internal wiring 6 alone reaches about 2 pF, and the input protection circuit's resistance R1 causes the input circuit time constant to be, for example, about 2 nsec, causing a delay in the address signal. has become quite large and has become an obstacle to increasing the speed of memory devices.
また、一般に半導体記憶装置においては、メモ
リ容量が小さい場合にはボンデイングパツドと該
ボンデイングパツドと接続される回路との間を近
接するよう各回路素子等をレイアウトすることが
可能であつたが、メモリ容量が大きくなると以下
の理由により第１図のようなレイアウトにならざ
るを得ない。 In general, in semiconductor memory devices, when the memory capacity is small, it is possible to lay out each circuit element so that the bonding pad and the circuit connected to the bonding pad are close to each other. When the memory capacity increases, the layout shown in FIG. 1 must be adopted for the following reasons.
(a) 半導体記憶装置においては、その大部分を占
めるメモリセルアレイが半導体チツプ上で最優
先的に配置される。(a) In a semiconductor memory device, the memory cell array, which occupies most of the device, is arranged with the highest priority on the semiconductor chip.
(b) パツケージの外形との関係から第１図のチツ
プの矩辺方向への拡大には限界があり、したが
つて大容量の記憶装置を実現しようとすると第
１図のチツプの長辺方向に拡大し、チツプ形状
が長方形になる。(b) Due to the relationship with the external shape of the package, there is a limit to the expansion of the chip in the rectangular direction of the chip shown in Figure 1. The chip shape becomes rectangular.
(c) 第１図のチツプの矩辺方向にはメモリセルア
レイが最優先に配置されてしまうので、周辺回
路とボンデイングパツドはメモリセルアレイの
対向する２辺に沿つて配置される。(c) Since the memory cell array is arranged with the highest priority in the rectangular direction of the chip in FIG. 1, the peripheral circuits and bonding pads are arranged along two opposing sides of the memory cell array.
(d) したがつて、ボンデイングパツドの配置位置
とは反対側に位置する周辺回路と該ボンデイン
グパツドとを接続する必要が生ずる。(d) Therefore, it becomes necessary to connect the bonding pad to the peripheral circuit located on the opposite side of the bonding pad.
これらの理由から、特に大容量の半導体記憶装
置においては内部配線の配線距離が長くなり前述
の問題点が顕著となつていた。 For these reasons, especially in large-capacity semiconductor memory devices, the wiring distance of internal wiring becomes long, and the above-mentioned problems become more prominent.
発明の目的
本発明の目的は、前述の従来形の問題点に鑑
み、半導体装置において、ボンデイングパツド直
後にバツフア回路を挿入するという構想に基づ
き、ボンデイングパツドから内部回路に至る内部
配線の静電容量による影響を除去して信号入力端
子の入力容量を軽減し、半導体装置の高速化を図
ることにある。Purpose of the Invention In view of the above-mentioned problems with the conventional method, an object of the present invention is to improve the stability of internal wiring from the bonding pad to the internal circuit, based on the concept of inserting a buffer circuit immediately after the bonding pad in a semiconductor device. The purpose of this invention is to reduce the input capacitance of a signal input terminal by eliminating the influence of capacitance, thereby increasing the speed of a semiconductor device.
発明の構成
そしてこの目的は、本発明によればボンデイン
グパツド４と、
内部回路２と、
該内部回路２の対向する２辺に沿つて配置され
該ボンデイングパツド４の反対側に位置する周辺
回路３と、
該ボンデイングパツド４と該周辺回路３に接続
する内部配線６と
を具備する半導体装置１′において、
前記ボンデイングパツド４の直後に入力信号に
応答して前記内部配線６を駆動するバツフア回路
７，８が接続されていることを特徴とする半導体
装置を提供することによつて達成される。Structure of the Invention According to the present invention, a bonding pad 4, an internal circuit 2, and a periphery arranged along two opposing sides of the internal circuit 2 and located on the opposite side of the bonding pad 4 are provided. In a semiconductor device 1' comprising a circuit 3, and an internal wiring 6 connected to the bonding pad 4 and the peripheral circuit 3, the internal wiring 6 is driven in response to an input signal immediately after the bonding pad 4. This is achieved by providing a semiconductor device characterized in that buffer circuits 7 and 8 are connected to each other.
発明の実施例 以下、図面により本発明の実施例を説明する。Examples of the invention Embodiments of the present invention will be described below with reference to the drawings.
第３図は、本発明の１実施例に係わる半導体記
憶装置としての16ピン64Kビツトダイナミツク
RAMに用いられている半導体チツプ上の回路配
置を示す。同図の半導体チツプ１′が第１図に示
される半導体チツプ１と異なる点は、各アドレス
信号入力用のボンデイングパツド４−１，４−
２，４−３，４−５，…，４−９にそれぞれ接続
された入力保護回路５の直後にそれぞれインバー
タ回路７が追加されている点でありその他の部分
は第１図のものと同じであり同一参照数字で示さ
れている。 FIG. 3 shows a 16-pin 64K-bit dynamic semiconductor memory device according to an embodiment of the present invention.
This shows the circuit layout on a semiconductor chip used in RAM. The semiconductor chip 1' shown in the figure is different from the semiconductor chip 1 shown in FIG.
The only difference is that inverter circuits 7 are added immediately after the input protection circuits 5 connected to terminals 2, 4-3, 4-5, ..., 4-9, respectively, and the other parts are the same as those in Fig. 1. and are designated by the same reference numerals.
第４図は、第３図の半導体チツプ１′の１つの
ボンデイングパツドからアドレスバツフアに至る
部分の回路を示す。同図の回路は、入力保護回路
５の出力と内部信号線６の間にインバータ回路７
が設けられている点において第２図の回路と異な
り、その他の部分は第２図の回路と同じであり同
一参照数字で示されている。インバータ回路７
は、デプレツシヨン型トランジスタQ3とエンハ
ンスメント型トランジスタQ4とを具備し、デプ
レツシヨン型トランジスタQ3は負荷トランジス
タとして用いられている。 FIG. 4 shows a circuit of the semiconductor chip 1' of FIG. 3 from one bonding pad to an address buffer. In the circuit shown in the figure, an inverter circuit 7 is connected between the output of the input protection circuit 5 and the internal signal line 6.
The circuit differs from the circuit of FIG. 2 in that the circuit of FIG. 2 is provided with the circuit of FIG. Inverter circuit 7
includes a depletion type transistor Q3 and an enhancement type transistor Q4 , and the depletion type transistor Q3 is used as a load transistor.
第４図の回路においては、ボンデイングパツド
４に通常のレベルのアドレス信号が印加された場
合には保護回路５は動作せず、該アドレス信号が
インバータ回路７を介して内部信号線６に入力さ
れかつアドレスバツフア３に転送される。ボンデ
イングパツド４に例えば静電気による高電圧が印
加された場合には、前述のようにフイールドトラ
ンジスタQ1がオンとなつて該高電圧を遮断し回
路破壊を防止する。 In the circuit shown in FIG. 4, when a normal level address signal is applied to the bonding pad 4, the protection circuit 5 does not operate, and the address signal is input to the internal signal line 6 via the inverter circuit 7. and transferred to the address buffer 3. When a high voltage due to, for example, static electricity is applied to the bonding pad 4, the field transistor Q1 turns on as described above to cut off the high voltage and prevent circuit breakdown.
ところで、第４図の回路においては、ボンデイ
ングパツド４が入力保護回路５の抵抗R1を介し
て直接内部配線６に接続されることがなく、単に
インバータ回路７のトランジスタQ4のゲートに
接続されるだけとなり入力端子容量を大幅に減少
させることが可能になる。具体的には、トランジ
スタQ4のゲート容量は0.1pF程度以下であり、内
部信号線６の容量に比較して充分少ないため、入
力端子容量を約2pF程度減少させることが可能に
なる。したがつて、入力保護回路５の抵抗R1に
よる信号の遅延をも極めて少なくすることが可能
になり、半導体記憶装置の高速化を図ることがで
きる。 By the way, in the circuit shown in FIG. 4, the bonding pad 4 is not directly connected to the internal wiring 6 via the resistor R1 of the input protection circuit 5, but is simply connected to the gate of the transistor Q4 of the inverter circuit 7. This makes it possible to significantly reduce the input terminal capacitance. Specifically, the gate capacitance of the transistor Q 4 is about 0.1 pF or less, which is sufficiently smaller than the capacitance of the internal signal line 6, so that the input terminal capacitance can be reduced by about 2 pF. Therefore, the signal delay caused by the resistor R1 of the input protection circuit 5 can be extremely reduced, and the speed of the semiconductor memory device can be increased.
第５図は、入力端子容量の軽減のために用いら
れる他のインバータ回路の例を示す。第５図のイ
ンバータ回路は、デプレツシヨン型のトランジス
タQ5とエンハンスメント型のインバータトラン
ジスタQ6の他に、エンハンスメント型トランジ
スタQ7を設けたものであり、これらの各トラン
ジスタQ5，Q6，Q7は電源Vccとグランド間に直
列に接続されている。第５図のインバータ回路に
おいては、トランジスタQ7が信号φ0によつてオ
ンオフされ、所要時のみにインバータ回路に電流
を流すことによつて回路の低消費電力化が図られ
ている。φ0は例えばメモリ装置の場合は、ロー
アドレスストローブ信号およびコラムアド
レスストローブ信号によつてメモリチツプ
が活性化された場合のみ高レベルになつてトラン
ジスタQ7をオンとする。これにより第５図のイ
ンバータ回路においては、必要時のみに電流が流
れ、回路の消費電力が少なくする。これに対し
て、第４図の回路に用いられているインバータ回
路においては常時電流が流れるため、いわゆるス
タンバイ電流が多くなる可能性がある。 FIG. 5 shows an example of another inverter circuit used to reduce input terminal capacitance. The inverter circuit shown in FIG. 5 includes an enhancement type transistor Q 7 in addition to a depletion type transistor Q 5 and an enhancement type inverter transistor Q 6 , and each of these transistors Q 5 , Q 6 , Q 7 is connected in series between the power supply Vcc and ground. In the inverter circuit shown in FIG. 5, the transistor Q7 is turned on and off by the signal φ0 , and by allowing current to flow through the inverter circuit only when necessary, the power consumption of the circuit is reduced. For example, in the case of a memory device, φ 0 becomes high level and turns on transistor Q 7 only when the memory chip is activated by a row address strobe signal and a column address strobe signal. As a result, in the inverter circuit of FIG. 5, current flows only when necessary, reducing the power consumption of the circuit. On the other hand, in the inverter circuit used in the circuit of FIG. 4, current always flows, so there is a possibility that the so-called standby current will increase.
第６図は、CMOS回路により構成されたイン
バータ回路の例を示す。同図のインバータ回路
は、ＰチヤンネルMOSトランジスタQ8およびＮ
チヤンネルMOSトランジスタQ9によつて構成さ
れ、入力信号がいずれの場合にも負荷回路に対す
る駆動能力を大きくすることが可能であると共
に、インバータ回路自体の消費電力を少なくする
ことができるという利点を有している。 FIG. 6 shows an example of an inverter circuit constructed from a CMOS circuit. The inverter circuit in the same figure consists of P channel MOS transistors Q8 and N
It is composed of channel MOS transistor Q9 , and has the advantage that it can increase the driving capacity for the load circuit regardless of the input signal, and can reduce the power consumption of the inverter circuit itself. are doing.
第７図は、本発明のさらに他の実施例に係わる
半導体記憶装置の入力部の回路を示す。同図の回
路においては、入力保護回路５の直後にバツフア
回路８を設け、ノード３およびＮ３にそれぞれ
反転アドレス信号および非反転アドレス信号を出
力し、これらの各アドレス信号を内部配線６−１
および６−２を介してアドレスバツフア３に供給
している。バツフア回路８はデプレツシヨン型ト
ランジスタQ10およびエンハンスメント型トラン
ジスタQ11を具備する第１のインバータと、該第
１のインバータの出力を受けデプレツシヨン型ト
ランジスタQ12およびエンハンスメント型トラン
ジスタQ13を具備する第２のインバータとによつ
て構成されている。このような２個のインバータ
回路によつてボンデイングパツド４および入力保
護回路５を介して印加された入力アドレス信号か
ら反転および非反転アドレス信号を作成してい
る。 FIG. 7 shows a circuit of an input section of a semiconductor memory device according to still another embodiment of the present invention. In the circuit shown in the figure, a buffer circuit 8 is provided immediately after the input protection circuit 5, outputs an inverted address signal and a non-inverted address signal to nodes 3 and N3, respectively, and sends these address signals to internal wiring 6-1.
and 6-2 to the address buffer 3. The buffer circuit 8 includes a first inverter having a depletion type transistor Q10 and an enhancement type transistor Q11 , and a second inverter receiving the output of the first inverter and having a depletion type transistor Q12 and an enhancement type transistor Q13 . It is composed of an inverter. These two inverter circuits create inverted and non-inverted address signals from the input address signals applied via bonding pad 4 and input protection circuit 5.
第７図の回路においても、入力保護回路５の出
力はバツフア回路８のトランジスタQ11のゲート
に接続されているのみであるから入力端子容量を
極めて少なくすることが可能になる。また、アド
レスバツフア３は反転アドレス信号および非反転
アドレス信号、すなわち差動信号を受けることが
できるからアドレスバツフア内部で反転アドレス
信号または非反転アドレス信号を作成する必要が
なくなり、かつ回路の高速化を図ることが可能と
なる。 Also in the circuit shown in FIG. 7, the output of the input protection circuit 5 is only connected to the gate of the transistor Q11 of the buffer circuit 8, so that the input terminal capacitance can be extremely reduced. In addition, since the address buffer 3 can receive an inverted address signal and a non-inverted address signal, that is, a differential signal, there is no need to create an inverted address signal or a non-inverted address signal inside the address buffer, and the circuit can be operated at high speed. This makes it possible to achieve
なお、上述の各実施例においては各バツフア回
路としてインバータ回路を用いたが、これらは必
ずしもインバータ形式の回路である必要はなく、
種々の形式のバツフア回路を用いることができる
ことは明らかである。 Although inverter circuits are used as each buffer circuit in each of the above-mentioned embodiments, these do not necessarily have to be inverter-type circuits.
It is clear that various types of buffer circuits can be used.
発明の効果
このように、本発明によれば、ボンデイングパ
ツドが内部配線を介して内部回路に接続された半
導体装置において、該ボンデイングパツドの近く
にバツフア回路を挿入したから、内部配線の容量
による影響を除去することが可能になり、端子容
量を大幅に軽減し、かつ回路の高速化を図ること
が可能になる。Effects of the Invention As described above, according to the present invention, in a semiconductor device in which a bonding pad is connected to an internal circuit via an internal wiring, a buffer circuit is inserted near the bonding pad. This makes it possible to eliminate the influence caused by this, significantly reducing terminal capacitance and increasing the speed of the circuit.
第１図は従来形の半導体記憶装置の半導体チツ
プ上の回路配置を示す概略図、第２図は第１図の
装置における入力回路部分の詳細を示すブロツク
回路図、第３図は本発明の１実施例に係わる半導
体記憶装置の半導体チツプ上の回路配置を示す概
略図、第４図は第３図の装置の入力回路部分の詳
細を示すブロツク回路図、第５図および第６図は
インバータ回路の他の例を示す電気回路、そして
第７図は本発明の他の実施例に係わる半導体記憶
装置の入力回路部分の詳細な構成を示すブロツク
回路である。
１……半導体チツプ、２……メモリセルアレ
イ、３……アドレスバツフア、３−１，３−２，
…，３−８……アドレスバツフアユニツト、４，
４−１，４−２，…，４−１６……ボンデイング
パツド、５……入力保護回路、６，６−１，６−
２……内部配線、７……インバータ回路、８……
バツフア回路、Q1，Q2，…，Q13……トランジス
タ、R1……抵抗。
FIG. 1 is a schematic diagram showing the circuit layout on a semiconductor chip of a conventional semiconductor memory device, FIG. 2 is a block circuit diagram showing details of the input circuit portion of the device of FIG. 1, and FIG. FIG. 4 is a block circuit diagram showing details of the input circuit portion of the device in FIG. 3, and FIGS. An electric circuit showing another example of the circuit, and FIG. 7 is a block circuit showing a detailed configuration of an input circuit portion of a semiconductor memory device according to another embodiment of the present invention. 1...Semiconductor chip, 2...Memory cell array, 3...Address buffer, 3-1, 3-2,
..., 3-8...address buffer unit, 4,
4-1, 4-2,..., 4-16... Bonding pad, 5... Input protection circuit, 6, 6-1, 6-
2... Internal wiring, 7... Inverter circuit, 8...
Buffer circuit, Q 1 , Q 2 ,..., Q 13 ...transistor, R 1 ...resistor.
Claims (1)
該ボンデイングパツド４の反対側に位置する周辺
回路３と、 該ボンデイングパツド４を該周辺回路３に接続
する内部配線６と を具備する半導体装置１′において、 前記ボンデイングパツド４の直後に入力信号に
応答して前記内部配線６を駆動するバツフア回路
７，８が接続されていることを特徴とする半導体
装置。 ２ 前記信号入力用のボンデイングパツドはアド
レス信号入力用のボンデイングパツドである特許
請求の範囲第１項に記載の半導体装置。 ３ 前記信号入力用のボンデイングパツドはデー
タ信号入力用のボンデイングパツドである特許請
求の範囲第１項に記載の半導体装置。[Scope of Claims] 1. A bonding pad 4, an internal circuit 2, a peripheral circuit 3 arranged along two opposing sides of the internal circuit 2 and located on the opposite side of the bonding pad 4, and the bonding pad 4. In a semiconductor device 1' comprising an internal wiring 6 connecting a pad 4 to the peripheral circuit 3, buffer circuits 7 and 8 drive the internal wiring 6 in response to an input signal immediately after the bonding pad 4. A semiconductor device characterized in that: is connected to the semiconductor device. 2. The semiconductor device according to claim 1, wherein the signal input bonding pad is an address signal input bonding pad. 3. The semiconductor device according to claim 1, wherein the bonding pad for signal input is a bonding pad for data signal input.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58125536A JPS6018894A (en) | 1983-07-12 | 1983-07-12 | Semiconductor storage device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58125536A JPS6018894A (en) | 1983-07-12 | 1983-07-12 | Semiconductor storage device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6018894A JPS6018894A (en) | 1985-01-30 |
| JPH0419633B2 true JPH0419633B2 (en) | 1992-03-31 |
Family
ID=14912618
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58125536A Granted JPS6018894A (en) | 1983-07-12 | 1983-07-12 | Semiconductor storage device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6018894A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11044535B2 (en) | 2018-08-28 | 2021-06-22 | Gree, Inc. | Video distribution system for live distributing video containing animation of character object generated based on motion of distributor user, distribution method, and storage medium storing video distribution program |
| US11202118B2 (en) | 2018-05-08 | 2021-12-14 | Gree, Inc. | Video distribution system, video distribution method, and storage medium storing video distribution program for distributing video containing animation of character object generated based on motion of actor |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6340896U (en) * | 1986-09-02 | 1988-03-17 | ||
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Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59207086A (en) * | 1983-05-09 | 1984-11-24 | Fuji Xerox Co Ltd | Dynamic memory device |
-
1983
- 1983-07-12 JP JP58125536A patent/JPS6018894A/en active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59207086A (en) * | 1983-05-09 | 1984-11-24 | Fuji Xerox Co Ltd | Dynamic memory device |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11202118B2 (en) | 2018-05-08 | 2021-12-14 | Gree, Inc. | Video distribution system, video distribution method, and storage medium storing video distribution program for distributing video containing animation of character object generated based on motion of actor |
| US11044535B2 (en) | 2018-08-28 | 2021-06-22 | Gree, Inc. | Video distribution system for live distributing video containing animation of character object generated based on motion of distributor user, distribution method, and storage medium storing video distribution program |
| US11336969B2 (en) | 2018-08-28 | 2022-05-17 | Gree, Inc. | Video distribution system for live distributing video containing animation of character object generated based on motion of distributor user, distribution method, and storage medium storing video distribution program |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6018894A (en) | 1985-01-30 |
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