JPH04192425A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野〕 この発明は、半導体装置に係わり、特に半導体基板表面
の能動回路領域上に、外部へ電極を取り出すためのボン
ディングバンド又はバンプ形成用の配線電極パターンが
形成されている半導体装置に関する。

〔従来の技術〕

−ａ的なＩＣにおいては、外部に電極を取り出すための
ポンディングパッドは、ＩＣの能動回路領域上を避け、
ＩＣチップの外周部に設けられている。また近年、高密
度実装への要求から盛んに採用されるようになったバン
プ技術においても、ハンプを形成するための配線電橋パ
ターンは、めはりＩＣチップの外周部に設けられている
。

しかし、このようにチップ外周部に、電極を取り出すた
めののボンディングバンド形成用などの配線電極パター
ンを設けることにより、人出力ビン数の増加と共にＩＣ
の千ノブ面積が加速度的に増大するという問題点があっ
た。またＩＣのチンプ面積をできるだけ縮小したいとい
う実装上の要求に対しても、上記の如くチップ外周部に
電極取り出し用の配線電極パターンを設けることは、チ
ップ面積の増大という目的に相反する結果を招来してい
た。

これに対して、特開昭５２−８７８５号においては、電
極取り出し用の配線電極パターンをチップ外周部に限定
せず、ＩＣの能動回路領域上に保護絶縁膜を介して、そ
の保護絶縁膜上に電極取り出し用の配線電極パターンを
設けることが提案されている。この方法は、チップ外周
部における電極取り出し用の配線電極パターンの面積を
削減することにより、チップ面積の縮小をはかろうとす
るものである。

次に、この電極取り出し用の配線電極パターンをチップ
外周部に限定せず、ＩＣの能動回路領域上に保護絶縁膜
を介して、その上に設ける方法について、第３図を用い
て説明する。第３図に示した構成例では、第１層及び第
２層の導電性材料がＩＣの能動回路領域上の配線パター
ンとして用いられ、第３層の導電性材料がＩＣの能動回
路領域上に保護絶縁膜を介して、その上に電極取り出し
用の配ｍ電極パターンとして設けられている。すなわち
、半導体基板１の表面に形成された絶縁膜２の上に、第
１層目の配線パターン５．　７４．　７−２．・・・７
−５が形成される。なお通常、半導体基板１の中には各
種の不純物拡散層が形成され、更に絶縁膜２を介して前
記不純物拡散層と第１層目の配線パタニンを電気的に接
続するため、絶縁膜２の中にコンタクト・ホールが形成
されることが必要になるが、本発明の主旨には関係しな
いので、ここではそれらの図示説明を省略する。第１層
目の配線パターン５，７４．７−２．・・・７−５が形
成されたのち、層間絶縁膜３を介して、第２層目の配線
パターン６．８−１．８−２．・・・８−５が形成され
る。

次いで第２の眉間絶縁膜４を介して、第３層の導電性材
料が半導体基板１の能動回路領域上に電極取り出し用の
配線電極パターン９として形成される。最後に、＝尤３
層の導電性材料により形成された配線電極パターン９の
うち、外部電極へ接続するための配線電極パターン部分
を除いて、表面保護膜１０を形成して半導体装置が構成
されている。

〔発明が解決しようとする課題］ ところで、第３図に示した従来の能動回路領域上に外部
への電極取り出し用の配線電極パターンを設けた半導体
装置においては、第２層目の配線パターン８−２で代表
される部分は、第２層目の配線パターン６で代表される
部分よりも、電極取り出し用の配線電極パターン９との
間の寄生容量が大きいので、電極取り出し用の配線雪掻
パターン９の電位が変化した場合、容量結合により第２
層目の配線パターン８−２で代表される部分に誘起され
る電荷量は、第２層目の配線パターン６で代表される部
分に誘起される電荷量よりも大きくなる。

このため回路設計時に期待した所望の回路性能が得られ
ないという弊害が生しる。

更に、ここで、半導体基板１がスイッチド・キャパシタ
・フィルタやＣＣＤ、あるいはＡ／Ｄ。

Ｄ／Ａ変換器などのように、アナログ量を取り扱う回路
単位が少なくとも２つ以上規則的に配列されている場合
について考察すると、次のような問題点がある。すなわ
ち例えば、第３図に示した半導体装置において、第１Ｎ
目の配線パターン７−１及び第２層目の配線パターン８
−１で代表される部分が、アナログ量を取り扱う回路単
位に対する配線パターンであり、第１層目の配線パター
ン７−２及び第２層目の配線パターン８−２で代表され
る部分も同様なアナログ量を取り扱う回路単位に対する
配線パターンであるとする。この場合、外部電極へ接続
するための配線電極パターン９は、第１層目の配線パタ
ーン７−２及び第２層目の配線パターン８−２及び第１
層目の配線パターン７−３及び第２層目の配線パターン
８−３で代表されるアナログ量を取り扱う２つの回路単
位に対する配線パターンの上カムこ形成されているため
、第２層目の配線パターン８−２及び第２層目の配線パ
ターン８−３と外部電極へ接続するための配線電極パタ
ーン９との間には、第２層目の配線パターン８−１．第
２層目の配線パターン８−４及び第２層目の配線パター
ン８−５と外部電極へ接続するための配線電極パタ−ン
９との間よりも大きな寄生容量が存在することになる。

つまり、同一の性能を発揮すべく設計されたアナログ量
を取り扱う回路単位に付加される寄生容量が半導体チッ
プ上の位置により異なることにより、所望の回路性能が
得られないことになる。

本発明は、従来提案された半導体装置における上記問題
点を解決するためになされたもので、半導体基板表面の
能動回路領域上に保護絶縁膜を介して、その上に外部へ
電極を取り出すための配線電極パターンを設けた半導体
装置において、半導体基板表面の能動回路に寄生容量の
ばらつきによる性能劣化を生しないようにした半導体装
置を提供することを目的とする。

〔課題を解決するための手段及び作用〕上記問題点を解
決するため、本発明は、半導体基板表面の能動回路領域
上に外部へ電極を取り出すための配線電極パターンを設
けた半導体装置において、上記能動回路領域上の回路配
線層と上記電極取り出し用の配線電極パターンの間シこ
層間絶縁膜を介して導電性材料により遮蔽用電極層を少
なくとも１層設けるものである。

このように構成することにより、能動回路領域上の回路
配線層と遮蔽用電極層との間の寄生容量は同一となり、
電極取り出し用配線電極パターンの電位が変化しても、
容量結合による回路配線層に与える影響を無視すること
ができる。したがって寄生容量のばらつきに起因する能
動回路の回路性能の劣化を防止した半導体装置を得るこ
とが可能となる。

〔実施例〕

次に実施例について説明する。第１図は、本発明に係る
半導体装置の一実施例を示す断面図である。図において
、第３図に示した従来のものと同−又は同等な機能を有
する部分には同一の符号を付してあり、その説明は省略
する。この実施例においては、第２層目の眉間絶縁膜４
が形成される構成までは、第３図に示した従来例の場合
と全く同一である。本実施例においては、次いで外部へ
の電極取り出し用配線電極パターン９が形成される領域
を含む能動回路領域の配線パターン６．８−１．８−２
．８−３．８−４．８−５の上方を全て覆うように、第
３の導電性材料により遮蔽電極１２を形成し、更に該遮
蔽電極１２の上方に第３の眉間絶縁膜１１を介して外部
への電極取り出し用配線電極パターン９を形成する。

このように構成することにより、遮蔽電極１２と配線パ
ターン６．８−１．８−２．８−３．８−４．８−５と
の間の寄生容量は等しくなるので、外部への電極取り出
し用配線電極パターン９の電位が変化した場合、容量結
合により下部の能動回路領域に及ぼす影響は、はぼ無視
できる程度に小さくできることは明らかである。更に、
第３の導電性材料により形成された遮蔽電極１２の電位
を、半導体装置外部より与えられるＤＣ電位、もしくは
半導体装置内部で発生するＤＣ電位と等しくするように
すれば、上記外部への電極取り出し用配線電極パターン
９の電位が変化した場合に、容量結合により下部の能動
回路領域に及ぼす影響は、完全に抑圧できることになる
。

次に第２の実施例を第２図に基づいて説明する。

この第２図においても、第３図に示した従来のものと同
−又は同等な機能を有する部分には同一の符号を付して
あり、その説明は省略する。この実施例においても、第
２層目の眉間絶縁膜４が形成される構成までは、第３図
に示した従来例の場合と全く同一である。本実施例にお
いては、次いで外部への電極取り出し用配線電極パター
ン９が形成される領域を含む、少なくとも同一の機能を
有するアナログ回路単位群からなる能動回路領域の配線
パターン、つまり第２図における第１層目の配線パター
ン７−１．７−２．７−３．７−４．７−５及び第２層
目の配線パターン８−１．　８−２．　８−３．　８−
４゜８−５の上方を全て覆うように、第３の導電性材料
により遮蔽電極１３を形成し、更に該遮蔽電極１３の上
方に第３の眉間絶縁膜１１を介して外部への電極取り出
し用配線電極パターン９を形成する。

更に、第３の導電性材料により形成された遮蔽量１４１
３の電位を、半導体装置外部より与えられるＤＣ電位も
しくは半導体装置内部で発生するＤＣ電位と等しくする
ようにすれば、同一の機能を有するアナログ回路単位群
の配線パターンと第３の導電性材料により形成された遮
蔽電極１３との間には、全て等しい寄生容量が形成され
、外部への電極取り出し用配線電極パターン９とアナロ
グ回路単位群からなる能動回路領域との間の寄生容量に
よる、アナログ回路単位群からなる能動回路領域の性能
への影響は全くなくなる。

なお本発明は、上記実施例に限定されるものではなく、
例えば特開平２−１２１３３３号において開示されてい
るボンディング・バンドの形成方法、すなわちポンディ
ング時の衝撃による能動素子の破壊を防止するためにバ
ンシヘーション膜上の一部分にポリイミド絶縁膜を形成
したのちに、前記ポリイミド絶縁膜上にポンディング・
パン）を形成する構成においても、本発明による遮蔽電
極を設けることにより、上記実施例の場合と同様の効果
が得られることは明らかである。

〔発明の効果］ 以上実施例に基づいて説明したように、本発明によれば
、半導体基板表面の能動回路領域上に外部への電極取り
出し用配線電極パターンを形成する半導体装置において
、下部の能動回路領域上の回路配線層と該電極取り出し
用配線電極パターンとの間に眉間絶縁膜を介して遮蔽用
電極層を配置したので、下部能動回路領域と上部電極取
り出し用配線電極パターンとの間の寄生容量のばらつき
により生しる能動回路の回路性能の劣化を回避すること
が可能となる。

【図面の簡単な説明】

第１図は、本発明に係る半導体装置の第１実施例を示す
断面図、第２図は、第２実施例を示す断面図、第３図は
、従来の半導体装置の構成例を示す断面図である。 図において、１は半導体基板、２は絶縁膜、３゜４は眉
間絶縁膜、５．７４．７−２．７−３．　７−４゜７−
５は第１層目の配線パターン、６．　８−１．　８２゜
８−３．８−４．８−５は第２層目の配線パターン、９
は配ｗＡ電極パターン９．１０は表面保護膜、１１は層
間絶縁膜、１２．１３は遮蔽電極を示す。 ｑフ　　　Ｕ） −円　　−Ｓ　のＮ　　− （）　　　ロ）

Claims (1)

1. 【特許請求の範囲】 １、半導体基板表面の能動回路領域上に外部へ電極を取
   り出すための配線電極パターンを設けた半導体装置にお
   いて、上記能動回路領域上の回路配線層と上記電極取り
   出し用の配線電極パターンの間に層間絶縁膜を介して導
   電性材料により遮蔽用電極層を少なくとも１層設けたこ
   とを特徴とする半導体装置。 ２、上記導電性材料による遮蔽用電極層を、上記能動回
   路領域上の回路配線層の内、少なくとも回路単位の複数
   個を覆うように形成したことを特徴とする請求項１記載
   の半導体装置。 ３、上記導電性材料による遮蔽用電極層を、半導体装置
   外部より与えられるまたは半導体装置内部で発生する直
   流電位と等しい電位とすることを特徴とする請求項１又
   は２記載の半導体装置。