JPH04188494A - Semiconductor storage circuit device - Google Patents
Semiconductor storage circuit deviceInfo
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- JPH04188494A JPH04188494A JP2319649A JP31964990A JPH04188494A JP H04188494 A JPH04188494 A JP H04188494A JP 2319649 A JP2319649 A JP 2319649A JP 31964990 A JP31964990 A JP 31964990A JP H04188494 A JPH04188494 A JP H04188494A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体記憶回路装置（以下半導体メモリ装置
という〕に関し、特にデータ出力時のノイズを低減し、
アクセス時間の高速化を図る改良に関するものである。[Detailed Description of the Invention] [Industrial Field of Application] The present invention relates to a semiconductor memory circuit device (hereinafter referred to as a semiconductor memory device), and in particular, a method for reducing noise during data output,
This relates to improvements to speed up access time.
一般に、半導体メモリ装置としてはスタティックＲＡＭ
（ランダム・アクセス・メモリ）、ダイナミックＲＡＭ
、イレーザブル・プログラマブル・ＲＯＭ （リード・
オンリー・メモリ）、マスクＲＯＭ等がある。このよう
な半導体メモリ装置においてはメモリの大容量化が進ん
でいるか、近年マイクロプロセッサのビット構成に対応
して、多ビツト構成のメモリの需要か高まっている。こ
のような半導体メモリ装置内では一斉に動作する回路の
数かビット構成に対応して多くなるのが普通で動作時の
電源電流増加に伴うノイズが設計上問題となっている。Generally, static RAM is used as a semiconductor memory device.
(Random Access Memory), Dynamic RAM
, erasable programmable ROM (lead)
only memory), mask ROM, etc. In such semiconductor memory devices, the capacity of the memory is increasing, and in recent years there has been an increasing demand for memory with a multi-bit configuration in response to the bit configuration of microprocessors. In such a semiconductor memory device, the number of circuits that operate simultaneously increases depending on the bit configuration, and noise accompanying an increase in power supply current during operation poses a design problem.
一方、半導体メモリ装置においては高速化も１要な課題
の１つであり、回路設計的に高 ゛連化を図るＡＴＤ、
（アドレス・トランジション・ディテクタ）回路か各メ
モリ装置に使われ始めている。これは、アドレス入力信
号を感知して、パルス信号を発生し、内部回路をダイナ
ミック動作させ高速化するというものである。On the other hand, increasing the speed of semiconductor memory devices is one of the important issues, and ATD, which aims to increase the number of circuits in terms of circuit design,
(Address Transition Detector) circuits are beginning to be used in various memory devices. This detects an address input signal, generates a pulse signal, and dynamically operates the internal circuit to increase the speed.
゛ 第３図は、従来の□半導体メモリ装置におけるセン
スアンプ回路からデータ出力バッフ１回路までの回路図
である。図において（１）はメモリセルから読み出され
たデータを増幅するセンスアンプ回路、（２）はセンス
アンプ回路（１）で増幅されたデータを出力バッファ回
路へ伝えるデータバス、（３）はアドレス入力信号を感
知して発生されるＡＴＤ信号を入力するＡＴＤパルス入
力端子、（５）は上記ＡＴＤ信号を用いてデータバス（
２）のイコライズを行うイコライズ回路、 （５−１）
、（５−２）はイコライズ回路（５）内のインバータ、
（５−３）はＰチャネルのスイッチングトランジスタ、
（５−４）はＮチャネルのスイッチングトランジスタ
、（６）はデータバス（２）上のセンスアンプ回路（１
）の出力信号をラッチするラッチ回路、（５−１） 、
（６−２）はラッチ回路（６）内のインバータ、（７）
〜（９）はデータバス（２）上に出力された読み出しデ
ータと最終出力データか論理的に合致するように挿入さ
れたインバータ、ｑＯ）はデータ出力ノイツファ回路、
（１０−１）、（１０−２） は出力バッファ回路０
■内のインバータ、０１）は最終的に外部へ出力するデ
ータ出力端子である。第４図は第３図の回路動作を示す
内部信号波形のタイミングチャートである。3 is a circuit diagram from a sense amplifier circuit to one data output buffer circuit in a conventional □ semiconductor memory device. In the figure, (1) is a sense amplifier circuit that amplifies the data read from the memory cell, (2) is a data bus that conveys the data amplified by the sense amplifier circuit (1) to the output buffer circuit, and (3) is an address The ATD pulse input terminal (5) inputs the ATD signal generated by sensing the input signal, and the ATD pulse input terminal (5) is connected to the data bus (
2) Equalization circuit that performs equalization, (5-1)
, (5-2) is the inverter in the equalization circuit (5),
(5-3) is a P-channel switching transistor,
(5-4) is an N-channel switching transistor, and (6) is a sense amplifier circuit (1) on the data bus (2).
) latch circuit that latches the output signal of (5-1),
(6-2) is the inverter in the latch circuit (6), (7)
~(9) is an inverter inserted so that the read data outputted on the data bus (2) and the final output data logically match, qO) is a data output Neutsfer circuit,
(10-1), (10-2) are output buffer circuits 0
The inverter 01) in (2) is a data output terminal that is finally output to the outside. FIG. 4 is a timing chart of internal signal waveforms showing the circuit operation of FIG. 3.
次に動作について説明する。アドレス信号が入力されメ
モリセルか選択されると読み出されたデータはセンスア
ンプ回路（１）によって増幅されデータバス＋２１ＤＢ
へ出力される。もし読み出しデータが°１２であったと
するとデータバス＋２１ Ｄ Ｂの電位バＨ”（ハイ・
レベル）となり、ラッチ回路（６）によりインバータ（
６−１）の出力は°Ｌ” （ロー・レベル）に固定さ
れる。これを受けてインバータ（７）の出力は“Ｈｌと
なり、データ出カバソファ回路口α内のインバータ（１
０−１）かＯＮ状態となる。従ってデータ出力端子０１
１の出力ＤｏＵでは′Ｈ” となって”１′データが出
力される。上記読み出しデータが“０”のときは、デー
タバスｆ２）ＤＢの電位は°Ｌ″となり、ラッチ回路（
６）により、インバータ（６−１）の出力は°Ｈ′に固
定される。これを受けてインバータ（９）の出力も°Ｈ
”となり、データ出力バッファロ路ｑ■内のインノ・′
−タ（１０−２）がＯＮ状態となる。Next, the operation will be explained. When an address signal is input and a memory cell is selected, the read data is amplified by the sense amplifier circuit (1) and connected to the data bus +21DB.
Output to. If the read data is °12, the data bus +21 D B potential bar H" (high
level), and the latch circuit (6) causes the inverter (
The output of the inverter (7) becomes "Hl", and the output of the inverter (1) in the data output cover sofa circuit port α is fixed at "°L" (low level).
0-1) becomes ON state. Therefore, data output terminal 01
In the output DoU of 1, it becomes 'H' and '1' data is output. When the above read data is "0", the potential of the data bus f2)DB becomes °L", and the latch circuit (
6), the output of the inverter (6-1) is fixed at °H'. In response to this, the output of the inverter (9) also increases to °H.
”, and inno ′ in the data output buffer path q■
- data (10-2) is turned on.
従ってデータ出力端子ｑ１１の出力ＤＯＵＴは“Ｌｏと
なって°０“データが出力される。Therefore, the output DOUT of the data output terminal q11 becomes "Lo" and data of 0 is output.
ところで、アドレス入力信号が第４図のように切換った
とすると、これを感知してＡＴＤ信号が図のように発生
される。ＡＴＤ信号はＡＴＤパルス入力端子（３）より
イコライズ回路（５）に入力されてＮチャネルのスイッ
チングトランジスタ（５−４）とＰチャネルυ）スイッ
チングトランジスタ（５−３）をＯＮ状態とする。よっ
て、データバス（２）は“Ｈｌと”Ｌ”の中間レベルま
でイコライズされることになり、この期間はデータ出力
端子（１１１に現われる出力Ｉ）ｏｕ’ｒも中間レベル
となる。イコライズ回路（５）かなかったとすると、ア
ドレス入力信号が切換って次のデータがでてくるまで前
のデータがでている為ＤＯＵＴ−２のような波形となる
。よってこのようなイコライズは前の読み出しデータと
逆のデータを読み出す場合の高速化には有効な手段であ
り、ＡＴＤ信号を用いてセンスアンプ回路（１）内の配
線などを中間レベルとするのも、同様に高速化が図られ
ることによるものである。By the way, if the address input signal is switched as shown in FIG. 4, this is sensed and the ATD signal is generated as shown in the figure. The ATD signal is input to the equalization circuit (5) from the ATD pulse input terminal (3) and turns on the N-channel switching transistor (5-4) and the P-channel switching transistor (5-3). Therefore, the data bus (2) is equalized to an intermediate level between "Hl" and "L", and during this period, the data output terminal (output I appearing at 111) ou'r is also at an intermediate level. 5) If not, the previous data is output until the address input signal is switched and the next data is output, resulting in a waveform like DOUT-2.Therefore, this kind of equalization is based on the previous read data. This is an effective means for increasing the speed when reading data opposite to the 1. It is something.
従来のＡＴＤ回路を用いて高速化を図かる半導体メモリ
装置は以上のように構成されているので、データ出力バ
ッファ回路出力の電位はＡＴＤ信号を受けて中間レベル
へイコライズされた後“Ｈｌ或いはＬ“のレベルへと遷
移する。多ビツト出力構成の半導体メモリ装ｆｌにおい
ては、中間レベルにイコライズされた後、各出力バッフ
ァ回路出力か一斉に°Ｈ”及いは°Ｌ°へと遷移する場
合が考えられ、そうした場合には、電源電流が増大する
ためアンダーシュート、オーバーシュートなどのノイズ
が発生し、アクセス遅延が生ずる原因となるなどの問題
点かあった。Since the semiconductor memory device that aims to increase the speed using the conventional ATD circuit is configured as described above, the potential of the data output buffer circuit output is equalized to an intermediate level in response to the ATD signal, and then becomes "Hl" or "L". “transition to the level of In a semiconductor memory device fl with a multi-bit output configuration, after being equalized to an intermediate level, there may be cases where the outputs of each output buffer circuit simultaneously transition to °H" or °L°, and in such a case, However, as the power supply current increases, noise such as undershoot and overshoot occurs, which causes access delays.
この発明は、上記のような問題点を解消するためになさ
れたもので、ＡＴＤ信号により出力バッファ回路出力の
電位を“Ｈ”或いは′Ｌ”に予め設定しておき、電源電
流の一時的な増大に伴うアンダーシュート、オーバーシ
ュートのノイズを低減し、アクセス時間の高速化を図る
半導体メモリ装置を得ることを目的としている。This invention was made to solve the above-mentioned problems, and the potential of the output buffer circuit output is set to "H" or 'L' in advance by the ATD signal, and the power supply current is temporarily reduced. It is an object of the present invention to provide a semiconductor memory device that reduces noise caused by undershoot and overshoot due to increase in speed and speeds up access time.
〔課題を解決するための手段１
この発明に係る半導体メモリ装置は、アドレス入力信号
を感知して発生されるＡＴＤ信号により、データバス或
いはデータ出力バッファ回路の出力電位を実際のデータ
出力前に“Ｈ°及いは′Ｌ”とリセットする機能を有し
たものである。[Means for Solving the Problems 1] A semiconductor memory device according to the present invention changes the output potential of a data bus or data output buffer circuit to "before actual data output" by an ATD signal generated by sensing an address input signal. It has a function of resetting to H° or 'L''.
〔作 用］
この発明における半導体メモリ装置のリセット機能はア
ドレス入力信号を感知して発生されるＡＴＤ信号により
、実際のデータ出力前にデータ呂カバッファ回路出力の
電位を“Ｈ”或いは“Ｌｏとするようにしたので、“Ｈ
”に予めリセットしたとすると“１”データ出力時に発
生されるオーバーシュートノイズ、°Ｌ”に予めリセッ
トされたとすると”０′デ一タ出力時に発生されるアン
ダーシュートノイズが防止でき、アクセス時間の安定し
た高速化か可能となる。[Function] The reset function of the semiconductor memory device according to the present invention sets the potential of the data buffer circuit output to "H" or "Lo" before actual data output using the ATD signal generated by sensing the address input signal. So, “H”
If it is pre-reset to ``, the overshoot noise that occurs when outputting ``1'' data can be prevented, and if it is pre-reset to ``°L'', the undershoot noise that is generated when outputting ``0'' data can be prevented, and the access time can be reduced. Stable high speed is possible.
以下、この発明の一実施例を図について説明する。第１
図において（１）〜ｆ３１ 、 ｔ６＋ 、 （６−１
） 、 （６−２）、（７）〜０■、 （１０−１）、
（１０−２）、σ１）は第３図の従来例に示したものと
同等であるので説明を省略する。An embodiment of the present invention will be described below with reference to the drawings. 1st
In the figure, (1) to f31, t6+, (6-1
), (6-2), (7)~0■, (10-1),
(10-2), σ1) are the same as those shown in the conventional example shown in FIG. 3, so their explanation will be omitted.
（４）はアドレス入力信号を感知して発生されるＡＴＤ
信号を受けて、データバス（２）を°Ｌ”電位とするリ
セット回路のＮチャネル・トランジスタである。(4) is an ATD generated by sensing the address input signal.
This is an N-channel transistor of a reset circuit that receives a signal and sets the data bus (2) to a "L" potential.
第２図は第１図の回路動作を示す内部信号波形のタイミ
ングチャートである。FIG. 2 is a timing chart of internal signal waveforms showing the circuit operation of FIG. 1.
次に動作について説明する。アドレス信号か入力されメ
モリセルが選択されると読み出されたデータはセンスア
ンプ回路（１）によって増幅されデータバス＋２１ Ｄ
Ｂへ出力される。もし読み出しデータか“１２であっ
たとするとデータバス＋２１ Ｄ Ｂの電位は°Ｈ”と
なる。そして第３図の従来例と同様にデータ出力バッフ
ァ回路（１，０１内のインバータ（１０−１）がＯＮ状
態となり、データ出力端子口υの出力Ｉ）ｏｕ’ｒは“
Ｈｏで°１”データが出力される。読み出しデータが＠
０”のときはデータバス（２１ＤＢの電位は“Ｌ”とな
る。この場合も従来例と同様にデータ出力バッフ１回路
０■内のインバータ（１０−２）がＯＮ 状態となり
、データ出力端子（１１）の出力Ｉ）ｏｕ’ｒは°Ｌ”
で＠Ｏｎデータか出力される。ここで第２図のようにア
ドレス入力信号か切換ったとすると、これを感知してＡ
ＴＤ信号が図のように発生される。ＡＴＤ信号はＡＴＤ
パルス入力端子（３）よりリセット回路（４）に入力さ
れ、リセット回路のＮチャネル・トランジスタ（４）を
ＯＮ状態とする。よってデータバス＋２＋ＤＢは“Ｌ°
電位となり、 ＡＴＤ信号のパルスの発生期間はデータ
出力端子口υの出力ＤＯＩＪＴは°Ｌ”電位の”０″デ
ータ出力状態となる。次に°０１データか読み出された
ときにはすてに“０′データ出力状態となっているため
、アンダーシュートノイズ発生は防止できる。Next, the operation will be explained. When an address signal is input and a memory cell is selected, the read data is amplified by the sense amplifier circuit (1) and sent to the data bus +21D.
Output to B. If the read data is "12", the potential of the data bus +21 D B becomes "H". Then, as in the conventional example shown in FIG. 3, the data output buffer circuit (inverter (10-1) in 1, 01 is turned on, and the output I)ou'r of the data output terminal port υ is "
°1” data is output at Ho.The read data is @
0", the potential of the data bus (21DB) is "L". In this case, as in the conventional example, the inverter (10-2) in the data output buffer 1 circuit 0 is in the ON state, and the data output terminal (21DB) is in the ON state. 11) Output I)ou'r is °L"
@On data is output. If the address input signal is switched as shown in Figure 2, this will be sensed and the A
A TD signal is generated as shown. ATD signal is ATD
The pulse is input to the reset circuit (4) from the pulse input terminal (3) and turns on the N-channel transistor (4) of the reset circuit. Therefore, data bus +2+DB is “L°
During the pulse generation period of the ATD signal, the output DOIJT of the data output terminal port υ is in the "0" data output state of °L" potential. Next time the °01 data is read out, it becomes "0". 'Since it is in the data output state, undershoot noise can be prevented.
なお、上記実施例では、アドレス入力信号を感知して発
生されるＡＴＤ信号を用いてデータバス（２）ＤＢを“
Ｌ＠に設定した場合について説明したか、このリセット
回路は上記実施例に限られるものではな（、またデータ
バス＋２１ＤＢを“Ｈ”に設定し、オーバーシュートを
防止しても上記実施例と同等の効果か得られる。Note that in the above embodiment, the data bus (2) DB is connected by using the ATD signal generated by sensing the address input signal.
This reset circuit is not limited to the above embodiment (also, even if the data bus +21DB is set to "H" to prevent overshoot, it is equivalent to the above embodiment). You can get the effect of
以上のように、この発明によれば、アドレス入力信号を
感知して発生されるＡＴＤ信号により、データバス或い
はデータ出力バッファ回路の出力電位を実際のデータ出
力前に“Ｈ”或いは°Ｌ”とリセットするようにしたの
で、リセット状態と同電位のデータか次に読み出される
時には電源電流増大によるノイズを防ぐ効果がある。As described above, according to the present invention, the output potential of the data bus or data output buffer circuit is set to "H" or "L" by the ATD signal generated by sensing the address input signal before actual data output. Since the reset is performed, noise due to an increase in the power supply current is prevented when data at the same potential as the reset state is read out next time.
第１図はこの発明の一実施例による半導体メモリ装置の
センスアンプ回路からデータ出力バッファ回路までの回
路図、第２図は第１図の回路動作を示した内部動作波形
のタイミングチャート図、第３図は従来の半導体メモリ
装置のセンスアンプ回路からデータ出力バッファ回路ま
での回路図、第４図は第３図の回路動作を示す内部動作
波形のタイミングチャート図である。図において、（１
）はセンスアンプ回路、（２）はデータバス、＋３１は
ＡＴＤパルス入力端子、（４）はＮチャネル・トランジ
スタ、（６）はラッチ回路、（６−１）、（６−２）、
＋７）−（９１，（１０−１）、 （１０−２）はイン
バータ、Ｏａはデータ出力８７７１回路、α旧まデータ
出力端子である。
なお、図中、同一記号は同−又は相当部分を示す。FIG. 1 is a circuit diagram from a sense amplifier circuit to a data output buffer circuit of a semiconductor memory device according to an embodiment of the present invention, FIG. 2 is a timing chart of internal operation waveforms showing the circuit operation of FIG. 1, and FIG. 3 is a circuit diagram of a conventional semiconductor memory device from a sense amplifier circuit to a data output buffer circuit, and FIG. 4 is a timing chart of internal operation waveforms showing the circuit operation of FIG. 3. In the figure, (1
) is a sense amplifier circuit, (2) is a data bus, +31 is an ATD pulse input terminal, (4) is an N-channel transistor, (6) is a latch circuit, (6-1), (6-2),
+7) - (91, (10-1), (10-2) are inverters, Oa is the data output 8771 circuit, and α is the data output terminal. In the diagram, the same symbols indicate the same - or equivalent parts. show.
Claims (1)
るメモリセルアレイを有し、アドレス入力信号をデコー
ドするワード線デコーダ及びビット線デコーダと両デコ
ーダにより選択されたメモリセルの出力を増幅するセン
スアンプ回路とアドレス入力信号を感知してパルスを発
生するアドレスエッチトリガ回路を有する半導体集積回
路装置において、データ出力前にセンスアンプ回路出力
のデータバスの少なくとも１つをアドレストリガ回路に
より予め強制的に、一方のデータの電位にすることを特
徴とする半導体記憶回路装置。A word line decoder and a bit line decoder that decode address input signals have a memory cell array that connects word lines and bit lines in a matrix and can be selected; and a sense amplifier circuit that amplifies the output of the memory cells selected by both decoders. In a semiconductor integrated circuit device having an address etch trigger circuit that senses an address input signal and generates a pulse, at least one of the data buses output from the sense amplifier circuit is forcibly connected to one of the sense amplifier circuit outputs by the address trigger circuit before data output. A semiconductor memory circuit device characterized in that it has a data potential.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2319649A JPH04188494A (en) | 1990-11-21 | 1990-11-21 | Semiconductor storage circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2319649A JPH04188494A (en) | 1990-11-21 | 1990-11-21 | Semiconductor storage circuit device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04188494A true JPH04188494A (en) | 1992-07-07 |
Family
ID=18112658
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2319649A Pending JPH04188494A (en) | 1990-11-21 | 1990-11-21 | Semiconductor storage circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04188494A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08102192A (en) * | 1994-09-29 | 1996-04-16 | Nec Corp | Semiconductor memory |
-
1990
- 1990-11-21 JP JP2319649A patent/JPH04188494A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08102192A (en) * | 1994-09-29 | 1996-04-16 | Nec Corp | Semiconductor memory |
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