JPH0418757A - Manufacture of semiconductor device - Google Patents
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Abstract
Description
【発明の詳細な説明】
［目次］
・概要
・産業上の利用分野
・従来の技術（第６図）
発明が解決しようとする課題
課題を解決するための手段
・作用
・実施例
■第１の発明の実施例（第１図）
■第２の発明の実施例（第２図）
■第３の発明の実施例（第３図）
■第４及び第６の発明の実施例（第４図）■第５の発明
の実施例（第５図）
・発明の効果
〔概要］
半導体装置の製造方法に関し、更に詳しく言えば、Ｓ
ＯＳ （Ｓｉｌｉｃｏｎ Ｏｎ ５ａｐｐｈｉｒｅ ）
基板の作成を含む半導体装置の製造方法に関し、
サファイヤ基体上のＳｉ層のｐ型化を防止し、またＳｉ
層の結晶性を改善することが可能な半導体装置の製造方
法を提供することを目的とし、第１に、サファイヤ基体
上に第１のＳｉ層を形成する工程と、前記第１のＳｉ層
を加熱して再結晶化する工程と、前記第１のＳｉ層上に
第２のＳｉ層を形成する工程とを含の構成し、
第２に、上記の第１のＳｉ層を加熱して再結晶化した後
、該第１のＳｉ層にｎ型不純物を導入し、前記第１のＳ
ｉ層を再結晶化する加熱によりサファイヤ基体から自然
に導入されるｎ型不純物を補償することを含み構成する
。[Detailed description of the invention] [Table of contents] - Overview - Industrial application field - Conventional technology (Fig. 6) Means, operation, and embodiments for solving the problem to be solved by the invention - First Embodiments of the invention (Fig. 1) ■ Embodiments of the second invention (Fig. 2) ■ Embodiments of the third invention (Fig. 3) ■ Embodiments of the fourth and sixth inventions (Fig. 4) ) ■Example of the fifth invention (Fig. 5) - Effects of the invention [Summary] Regarding the method of manufacturing a semiconductor device, in more detail, S
OS (Silicon On 5apphire)
Regarding the manufacturing method of a semiconductor device including the production of a substrate, it is possible to prevent the Si layer on the sapphire substrate from becoming p-type, and to
The purpose is to provide a method for manufacturing a semiconductor device that can improve the crystallinity of a layer, and the first step is to form a first Si layer on a sapphire substrate, and to form a first Si layer. The method includes a step of heating and recrystallizing, and a step of forming a second Si layer on the first Si layer, and second, heating and recrystallizing the first Si layer. After crystallization, an n-type impurity is introduced into the first Si layer, and the first Si layer is
The method includes compensating for n-type impurities naturally introduced from the sapphire substrate by heating to recrystallize the i-layer.
（産業上の利用分野〕
本発明は、半導体装置の製造方法に関し、更に詳しく暮
えば、ＳＯ８基板の作成を含む半導体装置の製造方法に
関する。(Industrial Application Field) The present invention relates to a method for manufacturing a semiconductor device, and more specifically, to a method for manufacturing a semiconductor device including the production of an SO8 substrate.
［従来の技術］
ｓ ｏ ｓ ４＜板は、素子間分離が容易で寄生容量が
小さいなどの利点により、高速用、高密度用及び耐放射
線用ＩＣの基板として用いられることが多い。[Prior Art] The s o s 4< board is often used as a substrate for high-speed, high-density, and radiation-resistant ICs due to its advantages such as easy isolation between elements and small parasitic capacitance.
しかし、その反面、Ｓｉ層とサファイヤ基体との格子不
整や熱膨張係数差によりＳｉ層に結晶欠陥などが生じ易
く、キャリアの移動度の低下を招くことがある。However, on the other hand, crystal defects are likely to occur in the Si layer due to lattice misalignment and difference in thermal expansion coefficient between the Si layer and the sapphire substrate, which may lead to a decrease in carrier mobility.
このため、通常、レーザ照射による加熱によりＳｉ層を
再結晶化し、結晶性を向にさせた上でＳＯ８基板を用い
ている。For this reason, an SO8 substrate is usually used after recrystallizing the Si layer by heating with laser irradiation to improve the crystallinity.
第６図（ａ）〜（ｅ）は、ＳＯＳ基板の作成方法を含む
Ｐチャネル及びｎチャネルの絶縁ゲート型電界効果トラ
ンジスタ（Ｍ Ｉ Ｓ Ｔ ： Ｍｅｔａｌ Ｉｎ５ｕ
ｌａｔｏｒ Ｓｅｍ１ｃｏｄｕｃｔｏｒ Ｔｒａｎｓｉ
ｓｔｏｒ ）を集積化した半導体装置の製造方法につい
て説明する断面図である。FIGS. 6(a) to 6(e) show P-channel and n-channel insulated gate field effect transistors (MIST: Metal In5u) including a method for manufacturing an SOS substrate.
lator Sem1coductor Transi
FIG. 2 is a cross-sectional view illustrating a method of manufacturing a semiconductor device that integrates stor.
まず、サファイヤ基体１上にエピタキシャル成長により
Ｓｉ層２を形成する（同Ｗ（ａ）＞。First, a Si layer 2 is formed on a sapphire substrate 1 by epitaxial growth (W(a)>).
次に、Ｓｉ層２の表面保護のためＳｉ層２の表面［−に
キャンプ層４を形成した後、ＣＷ−Δｒレーザを照射し
てＳｉ層２を再結晶化し、ＳＯＳ基板３が完成する（同
図（ｂ））。Next, after forming a camp layer 4 on the surface [-] of the Si layer 2 to protect the surface of the Si layer 2, the Si layer 2 is recrystallized by irradiation with a CW-Δr laser, and the SOS substrate 3 is completed ( Figure (b)).
次いで、Ｓｉ層２を選択酸化してＳｉＯ□膜からなる絶
縁分離領域１６５を形成することにより、この絶縁分離
領域層５とサファイヤ基体１とにより互いに絶縁分離さ
れた複数の素子領域層６ａ〜６ｄに５４層２を分割する
（同図（Ｃ））。Next, by selectively oxidizing the Si layer 2 to form an insulating isolation region 165 made of a SiO□ film, a plurality of element region layers 6a to 6d isolated from each other by this insulating isolation region layer 5 and the sapphire substrate 1 are formed. The 54 layers 2 are divided into 54 layers ((C) in the same figure).
次いで、不閃示のレジスト膜をマスクとしζ−部の素子
領域層５ａ、６ｃに選択的にｎ型不純物を導入してｎ型
化し、別のレジスト膜７をマスクとして他の一部の素子
領域層６ｂ、６ｄに選択的るこｎ型不純物を導入してｎ
型化する（同図（ｄ））。Next, using the non-flashing resist film as a mask, n-type impurities are selectively introduced into the element region layers 5a and 6c in the ζ- portion to make them n-type, and using another resist film 7 as a mask, some other elements are formed. By selectively introducing n-type impurities into the region layers 6b and 6d,
Make a mold ((d) in the same figure).
続いて、ｎ型化された素子領域層６ａ、６ｃにｎチャネ
ルのＭＩＳＴを、ｎ型化された素子領域層６ｂ、６ｄに
ｎチャネルのＭｉＳＴを通常の製造方法により作成する
。なお、図中符号８ａ、８ｄ ／ ８ ｅはそれぞれ素
７−領域層６ａ、６ｃのｎチャネルのＭ Ｉ Ｓ Ｔの
ソース／ドレイン（Ｓ／Ｄ）拡散層、８ｂ／８ｃ、８ｆ
はそれぞれ素子領域層６ｂ、６ｄのｎチャネルのＭＩＳ
ＴのＳ／Ｄ拡散層を示し、９ｂ、９ｃはそれぞれ素子領
域層６ｂのｎチャネルのＭＴＳＴのゲート部、素子領域
層６ＣのｎチャネルのＭＩＳＴのゲート部を示す（同図
（ｅ））。Subsequently, an n-channel MIST is formed in the n-type device region layers 6a and 6c, and an n-channel MiST is formed in the n-type device region layers 6b and 6d by a normal manufacturing method. Note that in the figure, symbols 8a, 8d/8e are the source/drain (S/D) diffusion layers of the n-channel MIST of the elementary 7-region layers 6a and 6c, 8b/8c, and 8f, respectively.
are n-channel MIS of element region layers 6b and 6d, respectively.
9b and 9c indicate the gate portion of the n-channel MTST in the element region layer 6b and the gate portion of the n-channel MIST in the element region layer 6C, respectively ((e) in the same figure).
〔発明が解決しようとする課題］
とごろで、従来のＳＯ８基板３の作成方法においては、
レーザによる加熱の際、サファイヤ基体１から組成元素
のＡＩ原子が５４層２にオートドーピングされるため、
５４層２に導入されるｎ型不純物濃度が低い場合、サフ
ァイヤ基体１と５４層２との界面近傍のＳｉ層２がｎ型
化することがある。この場合、作成されたｎチャネルの
ＭＩＳＴのＳ／Ｄ拡散層８ｄ、、８ｃ同士が電気的につ
ながるので、Ｍ Ｉ Ｓ Ｔのリーク電流が増加し、正
常に動作しなくなるという問題がある。[Problems to be solved by the invention] In the conventional method for manufacturing the SO8 substrate 3,
During laser heating, the 54 layers 2 are autodoped with AI atoms, which are the constituent elements, from the sapphire substrate 1.
When the n-type impurity concentration introduced into the 54-layer 2 is low, the Si layer 2 near the interface between the sapphire substrate 1 and the 54-layer 2 may become n-type. In this case, since the S/D diffusion layers 8d, 8c of the created n-channel MIST are electrically connected to each other, there is a problem that the leakage current of the MIST increases and the MIST does not operate normally.
また、オートドーピングされるｎ型不純物は５４層２の
表面にまで達する場合があり、このためｎチャネルのＭ
ＩＳＴにおいては、ゲート部９ｂの直下のチャネル領域
で闇値電圧が変動したり、Ｐ型不純物によるキャリアの
散乱が増えて移動度が低下したりするという問題がある
。In addition, the auto-doped n-type impurity may reach the surface of the 54 layer 2, so the n-channel M
In the IST, there are problems in that the dark value voltage fluctuates in the channel region directly under the gate portion 9b, and carrier scattering due to P-type impurities increases and mobility decreases.
更に、レーザ加熱のみでは、５４層２の再結晶化による
結晶性の向−トは十分ではなく、ドレイン電流特性の向
上或いは更なる高速化のためには結晶性を一層改善し、
キャリアの移動度を向トさせる必要がある。Furthermore, laser heating alone is not sufficient to improve the crystallinity of the 54 layer 2 by recrystallization, and in order to improve the drain current characteristics or further speed up the operation, it is necessary to further improve the crystallinity.
It is necessary to increase carrier mobility.
また、再結晶化する５４層２の膜厚が厚くなると、Ｓｉ
層２の熱容量が大きくなる等のためレーザ照射による加
熱が均一に行えなくなる場合があり、この場合にも結晶
性が１−分に改善されないという問題がある。Moreover, when the thickness of the 54 layer 2 to be recrystallized becomes thicker, the Si
There are cases where heating by laser irradiation cannot be performed uniformly because the heat capacity of the layer 2 becomes large, and in this case as well, there is a problem that the crystallinity cannot be improved to 1 min.
本発明は、かかる従来の問題点等に鑑みてなされたもの
で、サファイヤ基体−トのＳｉ層のＳｉ層のｎ型化を防
止し、またＳｉ層の結晶性を一層改善することが可能な
半導体装置の製造方法を提供することを目的とする。The present invention has been made in view of such conventional problems, and is capable of preventing the Si layer of a sapphire substrate from becoming n-type and further improving the crystallinity of the Si layer. The purpose of the present invention is to provide a method for manufacturing a semiconductor device.
〔課題を解決するだめの手段］
上記課題は、第１に、サファイヤ基体上に第１のＳｉ層
を形成する工程と、前記第１のＳｉ層を加熱して再結晶
化する工程と、前記第１のＳｉ層上に第２のＳｉ層を形
成し、所望の膜厚のＳｉ層を形成する工程とを有するこ
とを特徴とする半導体装置の製造方法によって解決され
、
第２に、サファイヤ基体上に第５のＳｉ層を形成する工
程と、前記第５のＳｉ層を加熱して再結晶化する工程と
、前記第５のＳｉ層の表面をコントロルエッチングし、
前記サファイヤ基体上に前記第５のＳｉ層を層状に残存
する］二程と、前記残存する第５のＳｉ層上に第６のＳ
ｉ層を形成し、所望の膜１１ＪのＳｉ層を形成する工程
とを有することを特徴とする半導体装置の製造方法によ
って解決され、第３に、サファイヤ基体上に第１のＳｉ
層を形成する工程と、前記第１のＳｉ層を加熱して再結
晶化した後、該第１のＳｉ層にｎ型不純物を導入し、該
第１のＳｉ層を再結晶化する加熱によりサファイヤ基体
から該第１のＳｉ層に自然に導入されるｎ型不純物を補
償する工程と、前記第１のＳｉ層上に第２のＳｉ層を形
成し、所望の膜厚のＳｉ層を形成する工程とを有するこ
とを特徴とする半導体装置の製造方法によって解決され
、
第４に、ザファイヤ基体トに第３のＳｉ層を形成する工
程と、前記第３のＳｉ層を加熱して再結晶化する工程と
、前記第３のＳｉ層を選択的に酸化して酸化膜からなる
絶縁骨＃領域層を形成し、該絶縁分離領域層により前記
第３のＳｉ層を複数の素子領域に分割する１′、程と、
前記第３のＳｉ層の表面を選択的にコントロールエンチ
ングし、前記サファイヤ基体にに１ｒＩ記第３のＳｉ層
を層状に残存する工程と、前記複数の素子領域のうち一
部の素子領域の第３のＳｉ層に選択的にｎ型不純物を導
入し、前記第３のＳｉ層を再結晶化する加熱によりサフ
ァイヤ基体から該第３のＳｉ層に自然に導入されるｎ型
不純物を補償する工程と、前記残存する第３のＳｉ層上
に選択的に第４のＳｉ層を形成し、互いに絶縁分離され
た該第３及び第４のＳｉ層からなる素子領域層を形成す
る工程とを有することを特徴とする半導体装置の製造方
法によって解決され、第５に、第３の発明に記載のｎ型
不純物が導入された一部の素子領域層にｎチャネルの絶
縁ゲト型電界効果トランジスタを形成し、その他の素子
領域層にｎチャネルの絶縁ゲート型電界効果トランジス
タを形成することを特徴とする半導体装置の製造方法に
よって解決され、
第６に、第１．第２．第３又は第４の発明に記載の第１
又は第３のＳｉ層を加熱する手段として連続光レーザ、
パルスレーザ又は電子線を用いることを特徴とする半導
体装置の製造方法によって解決される。[Means for Solving the Problems] The above problems first include a step of forming a first Si layer on a sapphire substrate, a step of heating and recrystallizing the first Si layer, and a step of recrystallizing the first Si layer. The problem is solved by a method for manufacturing a semiconductor device, which comprises the steps of: forming a second Si layer on the first Si layer; and forming the Si layer with a desired thickness; forming a fifth Si layer thereon; heating and recrystallizing the fifth Si layer; controlling etching the surface of the fifth Si layer;
the fifth Si layer remains in a layered form on the sapphire substrate; and the sixth Si layer remains on the remaining fifth Si layer.
The present invention is solved by a method for manufacturing a semiconductor device characterized by comprising steps of forming an i-layer and forming a Si layer of a desired film 11J.
a step of forming a layer, and after heating and recrystallizing the first Si layer, introducing an n-type impurity into the first Si layer, and heating to recrystallize the first Si layer. Compensating for n-type impurities naturally introduced into the first Si layer from the sapphire substrate, and forming a second Si layer on the first Si layer to form a Si layer with a desired thickness. Fourthly, a step of forming a third Si layer on the zaphire substrate, and heating the third Si layer to recrystallize it. selectively oxidizing the third Si layer to form an insulating bone region layer made of an oxide film, and dividing the third Si layer into a plurality of device regions by the insulating isolation region layer. 1', and
selectively controlling and etching the surface of the third Si layer to leave the third Si layer in a layered manner on the sapphire substrate; Selectively introducing an n-type impurity into the third Si layer and compensating for the n-type impurity naturally introduced into the third Si layer from the sapphire substrate by heating to recrystallize the third Si layer. and a step of selectively forming a fourth Si layer on the remaining third Si layer to form an element region layer consisting of the third and fourth Si layers that are insulated from each other. Fifthly, an n-channel insulated gate field effect transistor is formed in a part of the element region layer into which the n-type impurity according to the third invention is introduced. Sixthly, the first problem is solved by a method of manufacturing a semiconductor device characterized by forming an n-channel insulated gate field effect transistor in another element region layer. Second. The first invention described in the third or fourth invention
Or a continuous light laser as a means for heating the third Si layer,
The problem is solved by a method for manufacturing a semiconductor device characterized by using a pulsed laser or an electron beam.
［作用］
第１の発明の半導体装置の製造方法によれば、まず、最
終の膜厚よりも薄い膜厚の第１のＳｉ層を加熱して再結
晶化し、その後再結晶化された第１のＳｉ層の上に新た
に必要な最終膜厚になるように第２のＳｉ層を形成して
いるので、第１のＳｉ層の加熱を一層均一に行って結晶
性を向上させ、更に、第１のＳｉ層と結晶格子定数を一
致させて第２の８層を形成することができる。従って、
格子不整による結晶欠陥の発生を低減することができる
。[Operation] According to the method for manufacturing a semiconductor device of the first invention, first, the first Si layer having a thickness thinner than the final thickness is heated and recrystallized, and then the recrystallized first Si layer is heated and recrystallized. Since the second Si layer is formed on top of the Si layer to the new required final film thickness, the first Si layer is heated more uniformly to improve crystallinity, and furthermore, The second eight layers can be formed by matching the crystal lattice constant with the first Si layer. Therefore,
The occurrence of crystal defects due to lattice misalignment can be reduced.
また、第１のＳｉ層−ヒに第２のＳｉ層を新たに形成し
ているので、第１のＳｉ層にオートドーピングされたＰ
型不純物は第２のＳｉ層にはほとんど含まれない。従っ
て、Ｐ型不純物による多数キャリアの散乱を低減して移
動度を向上させ、かつ不純物濃度を精度よく制御するこ
とができる。In addition, since the second Si layer is newly formed on the first Si layer, P autodoped into the first Si layer is
Almost no type impurity is contained in the second Si layer. Therefore, scattering of majority carriers due to P-type impurities can be reduced, mobility can be improved, and the impurity concentration can be precisely controlled.
また、第２の発明の半導体装置の製造方法によれば、オ
ートドーピングされたＰ型不純物を含む第５のＳｉ層の
表面層をコントロールエツチングし、更に残存する第５
のＳｉ層上に新たに第６のＳｉ層を形成しているので、
残存する第５のＳｉ層にオートドーピングされたＰ型不
純物は第６のＳｉ層にはほとんど含まれない。従って、
ｎ型不純物による多数キャリアの散乱を低減して移動度
を向上させ、かつ不純物濃度を精度よく制御することが
できる。Further, according to the method for manufacturing a semiconductor device of the second invention, the surface layer of the fifth Si layer containing the auto-doped P-type impurity is controlled-etched, and the remaining fifth Si layer is further etched.
Since the sixth Si layer is newly formed on the Si layer of
The P-type impurity auto-doped into the remaining fifth Si layer is hardly included in the sixth Si layer. Therefore,
It is possible to reduce scattering of majority carriers due to n-type impurities, improve mobility, and control impurity concentration with high precision.
更に、第３の発明の半導体装置の製造方法によれば、第
１のＳｉ層の再結晶化後、第１のＳｉ層にｎ型不純物を
導入し、再結晶化の加熱によりサファイヤ基体から第１
のＳｉ層にオー１〜ドーピングされるＡｌ原子からなる
Ｐ型不純物を補償しているので、第１のＳｉ層のｐ型化
を防止することができる。Furthermore, according to the method for manufacturing a semiconductor device of the third invention, after the first Si layer is recrystallized, an n-type impurity is introduced into the first Si layer, and by heating for recrystallization, the first silicon layer is removed from the sapphire substrate. 1
Since the P-type impurity consisting of Al atoms doped into the Si layer is compensated for, it is possible to prevent the first Si layer from becoming p-type.
更に、第４の発明の半導体装置の製造方法によれば、再
結晶化され、コントロールエツチングして残存された第
３のＳｉ層の上に第４のＳｉ層を形成しているので、第
２の発明の場合と同様に第４のＳｉ層におけるＰ型不純
物を低減することができる。Furthermore, according to the method for manufacturing a semiconductor device of the fourth invention, since the fourth Si layer is formed on the third Si layer that remains after recrystallization and control etching, the second As in the case of the invention described above, the P-type impurity in the fourth Si layer can be reduced.
これにより、第４のＳｉ層のキャリアの移動度を改善し
、かつ不純物濃度を精度よく制御することができる。Thereby, carrier mobility in the fourth Si layer can be improved and the impurity concentration can be controlled with high precision.
また、第３のＳｉ層にｎ型不純物を導入し、再結晶化の
加熱によりサファイヤ基体より第３のＳｉ層にオートド
ーピングされるＡｌ原子からなるｎ型不純物を補償して
いるので、サファイヤ基体との界面の第３のＳｉ層のＰ
型反転を防止することができる。In addition, an n-type impurity is introduced into the third Si layer to compensate for the n-type impurity consisting of Al atoms that is auto-doped from the sapphire substrate into the third Si layer by heating for recrystallization. P of the third Si layer at the interface with
Mold reversal can be prevented.
また、第５の発明の製造方法によれば、第４の発明の製
造方法に係る素子領域層にＭＩＳＴを作成しているので
、ＭＩＳＴの多数キャリアの移動度を向上させ、かつ不
純物濃度を精度よく制御することができる。これにより
、ＭＩＳＴのドレイン電流特性の向上や更なる高速化を
図ることができ、閾（１６電圧の変動を防止することが
できる。Further, according to the manufacturing method of the fifth invention, since the MIST is created in the element region layer according to the manufacturing method of the fourth invention, the mobility of the majority carriers of the MIST is improved and the impurity concentration can be adjusted with precision. Can be well controlled. As a result, the drain current characteristics of the MIST can be improved and the speed can be further increased, and fluctuations in the threshold (16 voltage) can be prevented.
更に、第４の発明の製造方法に係るＰ型不純物の補償さ
れた素子領域層にＰチャネルのＭＩＳＴを形成し２てい
るので、サファイヤ基体と素子領域層との界面でＳ ／
Ｉ）拡散層同士が繋がるのを防止することができる。Furthermore, since a P-channel MIST is formed in the device region layer with P-type impurity compensation according to the manufacturing method of the fourth invention, S/2 is formed at the interface between the sapphire substrate and the device region layer.
I) It is possible to prevent the diffusion layers from being connected to each other.
従って、ｐチャネルのＭＩＳｉ′のリーク電流の低減を
図ることができる。Therefore, the leakage current of p-channel MISi' can be reduced.
また、第６の発明の半導体装置の製造方法によれば、第
１〜第５の発明に記載の再結晶化の加熱手段としてレー
ザや電子線を用いているので、上記の第１．第３又は第
５のＳｉ層を象、速に局所的に高温加熱でき、サファイ
ヤ基板からのＡ１粒子のオド１’−ピングを最小限に抑
制することができる。Furthermore, according to the method for manufacturing a semiconductor device according to the sixth aspect of the invention, since a laser or an electron beam is used as the heating means for recrystallization according to the first to fifth aspects, the method described in the first aspect of the invention uses a laser or an electron beam as the heating means for recrystallization. The third or fifth Si layer can be rapidly and locally heated to a high temperature, and the odd 1'-ping of A1 particles from the sapphire substrate can be suppressed to a minimum.
以下、図面を参照しながら本発明の実施例について説明
する。Embodiments of the present invention will be described below with reference to the drawings.
■第１の発明の実施例
第１図（ａ）〜（Ｃ）は、第１の発明の実施例のＳＯ３
基板の作成方法について説明する断面図である。■Embodiment of the first invention Figures 1(a) to (C) show the SO3 of the embodiment of the first invention.
FIG. 3 is a cross-sectional view illustrating a method of manufacturing a substrate.
まず、シラン（ＳｉＨ４）ガスを用いたエピタキシャル
成長により温度８００°Ｃの条件でサファイヤ基体１０
上に膜厚１０００人の第１の３４層１１を形成する（同
図（ａ））。First, a sapphire substrate 10 was grown by epitaxial growth using silane (SiH4) gas at a temperature of 800°C.
A first 34 layer 11 having a film thickness of 1000 layers is formed thereon (FIG. 3(a)).
次に、レーザ照射に対する第１のＳｉ層１１の表面の防
御のため膜厚１０００人の５ｉ（ｈ膜厚１０００人のＳ
ｉ３Ｎ４膜からなるキャップ層１２を第１のＳｉ層１１
上に形成した後、サファイヤ基体１０を４５０°Ｃに加
熱した状態でパワー３．５ＷのＣＷ−△ｒレザをスキャ
ン速度１５０ｍｍ／ｓｅｃの条件で照射し、第１の３４
層１１を再結晶化する（同図（ｂ））。Next, in order to protect the surface of the first Si layer 11 from laser irradiation, a 5i (h) film thickness of 1000 people was applied.
A cap layer 12 made of an i3N4 film is attached to the first Si layer 11.
After the sapphire substrate 10 is heated to 450°C, it is irradiated with a CW-△r laser with a power of 3.5W at a scanning speed of 150 mm/sec to form the first 34
The layer 11 is recrystallized (FIG. 2(b)).
このとき、サファイヤ基体１０からＰ型不純物であるＡ
１原子がオートドーピングされる。At this time, A, which is a P-type impurity, is removed from the sapphire substrate 10.
One atom is autodoped.
次いで、キャンプ層１２を除去した後、シラン（ＳｉＨ
４）ガスを用いたエピタキシャル成長により温度８００
°Ｃの条件で第１のＳｉ層１１の上に膜厚約３０００人
の第２のＳｉ層１３を形成すると、ＳＯＳ基板１４が完
成する（同図（Ｃ））。このとき、エピタキシャル成長
温度が低いため第２のＳｉ層１３には第１の３４層１１
からｐ型不純物であるＡＩ原子はほとんど導入されない
。Next, after removing the camp layer 12, silane (SiH
4) Temperature 800℃ by epitaxial growth using gas
When the second Si layer 13 with a thickness of about 3000 layers is formed on the first Si layer 11 under the condition of .degree. C., the SOS substrate 14 is completed ((C) in the same figure). At this time, since the epitaxial growth temperature is low, the second Si layer 13 has the first 34 layers 11
Almost no AI atoms, which are p-type impurities, are introduced.
以上のように、第１の発明の実施例によれば、第１図（
ｂ）に示すように、最終の膜厚よりも薄い膜厚の第１の
Ｓｉ層ＩＩを加熱して再結晶化し、同図（Ｃ）に示すよ
うに、再結晶化された第１のＳｉ層１１０トにＳｉ層が
必要な最終膜厚になるように新たに第２のＳｉ層１３を
形成しているので、第１のＳｉ層の加熱を均一に行って
結晶性を向」−させ、更乙こ、第１のＳｉ層と結晶格子
定数を一致させて第２のＳｉ層を形成することができる
。As described above, according to the embodiment of the first invention, FIG.
As shown in b), the first Si layer II having a film thickness thinner than the final film thickness is heated and recrystallized, and as shown in the same figure (C), the recrystallized first Si layer II is Since the second Si layer 13 is newly formed on the layer 110 so that the Si layer has the required final film thickness, the first Si layer is heated uniformly to improve the crystallinity. Furthermore, the second Si layer can be formed by matching the crystal lattice constant with the first Si layer.
従って、格子不整による結晶欠陥の発生を低減すること
ができる。Therefore, the occurrence of crystal defects due to lattice misalignment can be reduced.
また、新たに形成している第２のＳｉ層１３にはｐ型不
純物はほとんど含まれないので、従来のようにＳｉ層に
形成されるＭＩＳＴの闇値電圧が変動したり、Ｐ型不純
物によるキャリアの散乱が増えて移動度が低下したりす
るのを防止することかできる。In addition, since the newly formed second Si layer 13 contains almost no p-type impurities, the dark voltage of MIST formed in the Si layer may fluctuate as in the conventional case, and the p-type impurity may cause It is possible to prevent mobility from decreasing due to increased scattering of carriers.
■第２の発明の実施例
第２図（ａ）〜（ｄ）は、第２の発明の実施例のＳＯ８
基板の作成方法について説明する断面図である。■Embodiment of the second invention Figures 2(a) to (d) show SO8 of the embodiment of the second invention.
FIG. 3 is a cross-sectional view illustrating a method of manufacturing a substrate.
第１の発明の実施例と異なるところは、サファイヤ基体
上に形成されたＳｉ層をコントロールエツチングして薄
いＳｉ層を残し、このＳｉ層の上に所定の膜厚になるよ
うに新たにＳｉ層を形成していることである。The difference from the embodiment of the first invention is that the Si layer formed on the sapphire substrate is controlled etched to leave a thin Si layer, and a new Si layer is added on top of this Si layer to a predetermined thickness. It is the formation of
まず、シラン（Ｓｉ１（４）ガスを用いたエピタキシャ
ル成長により温度８００“Ｃの条件でサファイヤ基体１
０上ｔこ膜厚４０００人の第５のＳｉ層２９を形成する
（同図（ａ））。First, a sapphire substrate 1 was grown by epitaxial growth using silane (Si1(4) gas) at a temperature of 800"C.
A fifth Si layer 29 with a thickness of 4,000 layers is formed (FIG. 4(a)).
次に、レーザ照射に対する第５のＳｉ層２９の表面の防
御のため膜厚１０００人の５ｉ０２膜／膜厚５００人の
Ｓｉ３Ｎ４膜からなるキャンプ層３０を第５のＳｉ層２
９トに形成した後、サファイヤ基体１０を４５０°Ｃに
加熱しまた状態でパワー３．５ＷのＣＷ−Ａｒレーザを
スキャン速度１５０ｍｍ／ｓｅｃの条件で照射し、第５
の３４層２９を再結晶化する（同図（ｂ））。Next, in order to protect the surface of the fifth Si layer 29 from laser irradiation, a camp layer 30 consisting of a 5i02 film with a thickness of 1000 and an Si3N4 film with a thickness of 500 is applied to the fifth Si layer 29.
After the sapphire substrate 10 is heated to 450°C and irradiated with a CW-Ar laser with a power of 3.5 W at a scanning speed of 150 mm/sec,
34 layers 29 are recrystallized (FIG. 3(b)).
このとき、サファイヤ基体】０からＰ型不純物であるＡ
１原子が第５のＳｉ層２９にオートドーピングされる。At this time, the sapphire substrate]0 to A which is a P-type impurity
One atom is autodoped into the fifth Si layer 29.
次いで、キャップ層３０を除去した後、ＣｌＩＦ５１０
゜ガスを用いたドライエノヂング法により第５の３４層
２９をコントロールエツチングし、膜厚約１０００人の
第５のＳ】層２９を残存する（同図（Ｃ））。Then, after removing the cap layer 30, ClIF510
Control etching is performed on the fifth 34 layer 29 by a dry etching method using .degree. gas, leaving the fifth S.sub.2 layer 29 with a thickness of approximately 1000 wafers (FIG. 4(C)).
次に、シラン（Ｓｉｔｌａ）ガスを用いたエピタキシャ
ル成長により温度８００°Ｃの条件で残存する第５の３
４層２９の上に膜厚約３０００人の第６の５４層Ｓｉを
形成すると、ＳＯ８基板３２が完成する（同図（ｄ））
。このとき、エピタキシャル成長温度は低いため、第６
の５４層Ｓｉには第５のＳｉ層２９からＰ型不純物であ
るＡｌ原子はほとんど導入されない。Next, the remaining fifth third layer was epitaxially grown using silane gas at a temperature of 800°C.
When a sixth 54-layer Si having a film thickness of about 3000 is formed on the 4-layer 29, the SO8 substrate 32 is completed (FIG. 4(d)).
. At this time, since the epitaxial growth temperature is low, the sixth
Almost no Al atoms, which are P-type impurities, are introduced into the 54-layer Si from the fifth Si layer 29.
以−Ｌのように、第２の発明の実施例の半導体装置の製
造方法によれば、第５の３４層２９−Ｌに新たに形成さ
れた第６の５４層ＳｉにはＰ型不純物（，４はとんど含
まれないので、従来のようにＳｉ層に形成されるＭＩＳ
Ｔの閾値電圧が変動したり、Ｐ型不純物によるキャリア
の散乱が増えて移動度が低下したりするのを防止するこ
とができる。As shown below, according to the method for manufacturing a semiconductor device according to the embodiment of the second invention, the sixth 54-layer Si newly formed in the fifth 34-layer 29-L is doped with P-type impurities ( , 4 are hardly included, so MIS formed in the Si layer as in the conventional
It is possible to prevent the threshold voltage of T from fluctuating and the mobility from decreasing due to increased scattering of carriers due to P-type impurities.
■第３の発明の実施例
第３図（ａ）〜（ｄ）は、第３の発明の実施例のＳＯ８
基板の作成方法について説明する断面図である。■Embodiment of the third invention Figures 3(a) to (d) show SO8 of the embodiment of the third invention.
FIG. 3 is a cross-sectional view illustrating a method of manufacturing a substrate.
まず、シラン（ＳｉＬ）ガスを用いたエピタキシャル成
長により温度８００°Ｃの条件でサファイヤ基体１０上
に膜厚１０００人の第１のＳｉ層１１を形成する（同図
（ａ））。First, a first Si layer 11 having a thickness of 1000 layers is formed on a sapphire substrate 10 at a temperature of 800° C. by epitaxial growth using silane (SiL) gas (FIG. 2(a)).
次に、キャップ層１２を第１のＳｉ層１１ヒに形成した
後、サファイヤ基体１０を４５０ ’Ｃに加熱した状態
でパワー３．５ＷのＣＷ −Ａ ｒレーザをスキャン速
度１５０ｍｍ／ｓｅｃの条件で照射し、第１のＳｉ層１
１を再結晶化する（同図（１）））。Next, after forming the cap layer 12 on the first Si layer 11, the sapphire substrate 10 is heated to 450'C and a CW-Ar laser with a power of 3.5W is applied at a scan speed of 150mm/sec. irradiate the first Si layer 1
1 is recrystallized ((1) in the same figure)).
次いで、Ｆ−ズ璽５ Ｘｌ０１５ｃｍ−２のｎ型不純物
の砒素をイオン注入により第１のＳｉ層１１に導入した
後、加熱処理を行い、ｎ型化する（同図（Ｃ））。Next, arsenic as an n-type impurity of F-size 5Xl015cm-2 is introduced into the first Si layer 11 by ion implantation, and then heat treatment is performed to convert it to n-type (FIG. 4(C)).
次に、キャンプ層１２を除去した後、シラン（Ｓｉｌ１
４）ガスを用いたエピタキシャル成長により温度８００
°Ｃの条件で第１のＳｉ層１１の表面上に膜厚約３００
０人の第２のＳｉ層１５を形成すると、ＳＯ８基板１６
が完成する（同図（ｄ））。Next, after removing the camp layer 12, silane (Sil1
4) Temperature 800℃ by epitaxial growth using gas
The film thickness is about 300°C on the surface of the first Si layer 11 under the condition of
When the second Si layer 15 of 0 is formed, the SO8 substrate 16
is completed ((d) in the same figure).
以十のように、第３の発明の実施例によれば、第１のＳ
ｉ層１１の再結晶化後、第１のＳｉｒ彊１１にｎ型不純
物を導入し、再結晶化の加熱によりサファイヤ基体１０
より第１のＳｉ層１１にオートドピングされるＰ型不純
物であるＡｌ原子を補償しているので、第１のＳｉ層１
１のＰ型反転を防止することができる。As described above, according to the third embodiment of the invention, the first S
After recrystallizing the i-layer 11, an n-type impurity is introduced into the first silicon layer 11, and the sapphire substrate 10 is heated for recrystallization.
This compensates for Al atoms, which are P-type impurities, that are autodoped into the first Si layer 11.
P-type inversion of 1 can be prevented.
■第４及び第６の発明の実施例
第４図（ａ）〜（ｆ）は、第４の発明の実施例に係る５
ｏｓｌ板の作成方法について説明する断面図である。第
１〜第３の発明の実施例に示すＳＯ８基板と異なるとこ
ろは、サファイヤ基体−ヒのＳｉ層が互いに絶縁分離さ
れた複数の素子領域層に分割されていることである。■Embodiments of the fourth and sixth inventions Figures 4(a) to (f) show 5 examples of embodiments of the fourth invention.
FIG. 3 is a cross-sectional view illustrating a method for creating an OSL board. The difference from the SO8 substrate shown in the first to third embodiments of the invention is that the Si layer of the sapphire substrate is divided into a plurality of element region layers that are insulated and isolated from each other.
まず、シラン（ＳｉＨｎ）ガスを用いたエピタキシャル
成長により温度８００°Ｃの条件でサファイヤ基体１０
上に膜厚約４０００人の第３のＳｉ層１７を形成する（
同図（ａ））。First, a sapphire substrate 10 was grown by epitaxial growth using silane (SiHn) gas at a temperature of 800°C.
A third Si layer 17 with a thickness of about 4000 layers is formed on top (
Figure (a)).
次に、膜厚１０００人の５ｉＯｚ膜／膜厚５００人のＳ
ｉ、＋Ｊ膜からなるキャンプ層１８を第３のＳｉ層１７
上に形成した後、サファイヤ基体１０を４５０ ’Ｃに
加熱した状態でパワー３．５ＷのＣＷ−Ａｒレーザをス
キャン速度１５０ｍｍ／ｓｅｃの条件で照射し、第３の
Ｓｉ層１７を再結晶化する（同図（ｂ））。このとき、
レーザ加熱によりサファイヤ基体１０から第３のＳｉ層
１７にＡ１原子からなるｎ型不純物がオー１〜ドーピン
グされる。Next, 5iOz film with a film thickness of 1000 people / S with a film thickness of 500 people
The camp layer 18 consisting of i, +J films is replaced by the third Si layer 17.
After forming the third Si layer 17 on top, the third Si layer 17 is recrystallized by heating the sapphire substrate 10 to 450'C and irradiating it with a CW-Ar laser with a power of 3.5 W at a scan speed of 150 mm/sec. (Figure (b)). At this time,
By laser heating, the third Si layer 17 from the sapphire substrate 10 is doped with n-type impurities consisting of A1 atoms.
次いで、キャップ層１８を除去した後、第３のＳｉ層１
７を選択酸化して５ｉ０２膜からなる絶縁分離領域層１
９を形成する。これにより、第３のＳｉ層１７は、絶縁
分離領域層１９とサファイヤ基体１０とにより互いに絶
縁分離された複数の素子領域２（ｌｉ〕〜２０ｄに分割
される（同図（Ｃ））。Next, after removing the cap layer 18, the third Si layer 1 is removed.
Insulating isolation region layer 1 made of 5i02 film by selectively oxidizing 7
form 9. As a result, the third Si layer 17 is divided into a plurality of element regions 2 (li) to 20 d that are insulated and isolated from each other by the insulation isolation region layer 19 and the sapphire substrate 10 (FIG. 2(C)).
次に、ＣｌＩＦ５１０２ガスを用いたドライエンヂング
法により第３の３４層１７ａ〜１７ｄをコントロールエ
ツチングし、膜厚約１０００人の第３の３４層１７ａ〜
１７ｄを残存する（同図（ｄ））。Next, the third 34 layers 17a to 17d are subjected to controlled etching by a dry engraving method using ClIF5102 gas, and the third 34 layers 17a to 17d have a film thickness of about 1000.
17d remains ((d) in the same figure).
次いで、再結晶化の加熱によりオートドーピングされた
Δｌ原子からなるｎ型不純物を補償してサファイヤ基体
１０との界面の第３の５４層１７ａ、１７Ｃのｐ型反転
を防止するため、１１チヤネルのＭＩＳＴを形成すべき
素子領域２０ｂ、２０ｄをレジスト膜２１により被覆し
た後、このレジスト膜２１をマスクとしてＰチャネルの
Ｍ Ｉ Ｓ Ｔを作成すべき素子領域２０ａ、２０ｃの
第３の５４層１７ａ、１７ｃにドーズｆｔ ５ Ｘ １
０”ｃｍ−”のｎ型不純物の砒素をイオン注入により選
択的に導入する（同図（ｅ））。Next, in order to compensate for the n-type impurity consisting of Δl atoms autodoped by recrystallization heating and prevent the p-type inversion of the third 54 layers 17a and 17C at the interface with the sapphire substrate 10, the 11-channel After covering the device regions 20b and 20d in which the MIST is to be formed with a resist film 21, using this resist film 21 as a mask, the third 54 layer 17a of the device regions 20a and 20c in which the P-channel MIST is to be formed, 17c dose ft 5 x 1
Arsenic as an n-type impurity of 0"cm-" is selectively introduced by ion implantation (FIG. 4(e)).
次乙こ、レジスト膜２１を除去した後、加熱処理を行い
、ｎ型化する。続いて、シラン（Ｓｉｌ１４）ガスを用
いたエピタキシャル成長により温度８００°Ｃの条件で
残存する第３のＳｉ層１７ａ〜１７ｄ上に膜厚約３００
０人の第４のＳｉ層２２ａ〜２２ｄを形成すると、互い
に絶縁分離されている素子領域層２３ａ〜２３６を有す
るＳＯ８基板２４が完成する（同図（ｆ））。Next, after removing the resist film 21, heat treatment is performed to make it n-type. Subsequently, a film with a thickness of approximately 300° C. is formed on the remaining third Si layers 17a to 17d at a temperature of 800° C. by epitaxial growth using silane (Sil14) gas.
When zero fourth Si layers 22a to 22d are formed, an SO8 substrate 24 having element region layers 23a to 236 insulated from each other is completed (FIG. 2(f)).
このとき、エピタキシャル成長温度が低いので、ｎチャ
ネルのＭ Ｉ Ｓ Ｔを形成すべき素子領域２０ｂ２０
ｄにおいて新たに形成される第４のＳｉ層２２ｂ２２ｄ
には、第３のＳｉ層１７ｂ、１７ｄのｎ型不純物はほと
んど導入されない。At this time, since the epitaxial growth temperature is low, the element region 20b20 where an n-channel M I ST is to be formed
The fourth Si layer 22b22d newly formed in d
Almost no n-type impurity is introduced into the third Si layers 17b and 17d.
以上のように、第４の発明の実施例によれば、第４図（
ｂ）に示すように、再結晶化され、第４図（ｆ）に示す
ように、コントロールエツチングして残存された第３の
Ｓｉ層］、７ａ〜１７ｄの表面−１−に第４のＳｉ層２
２ａ〜２２ｄを形成しているので、第１の発明の場合と
間様に新たに形成された第４のＳｉ層２２ａ〜２２ｄに
はオートドーピングされたＰ型不純物はほとんど含まれ
ないので、従来のようにここに形成されるＭＩＳＴの闇
値電圧が変動したり、ｎ型不純物によるキャリアの散乱
が増えて移動度が低下したりするのを防止することがで
きる。As described above, according to the embodiment of the fourth invention, FIG.
As shown in FIG. 4B, the third Si layer is recrystallized, and as shown in FIG. layer 2
2a to 22d, the newly formed fourth Si layers 22a to 22d between the first invention and the first invention contain almost no autodoped P-type impurity. It is possible to prevent the dark voltage of the MIST formed here from changing as shown in FIG.
また、第４図（ｅ）に示すように、Ｐチャネルを形成す
べき素子領域２０ａ、２０ｃの第３のＳｉ層１７ａ、１
．７ｃにｎ型不純物の砒素を導入し、再結晶化の加熱に
よりサファイヤ基体１０から第３の５４層１７ａ １
７ｃにオートドーピングされたＡＩ原子からなるｎ型不
純物を補償しているので、サファイヤ基体１０との界面
の第３のＳｉ層１７ａ、１７ｃのｐ型反転を防止するこ
とができる。Further, as shown in FIG. 4(e), the third Si layers 17a, 1
．． Arsenic as an n-type impurity is introduced into 7c, and the third 54 layer 17a 1 is formed from the sapphire substrate 10 by heating for recrystallization.
Since the n-type impurity consisting of AI atoms auto-doped into 7c is compensated for, p-type inversion of the third Si layers 17a and 17c at the interface with the sapphire substrate 10 can be prevented.
更に、第４図（ｂ）に示すように、第４の発明の実施例
の再結晶化の加熱手段として、第６の発明の実施例に係
るＣＷレーザを用いているので、−１，記の第３のＳｉ
層１７を局所的に危、速に高温加熱し、サファイヤ基体
１０からのＡ１粒子のオートドピングを最小限に抑制す
ることができる。これにより、第４図（ｅ）に示すよう
なｎ型不純物による補償も容易に行うことができる。Furthermore, as shown in FIG. 4(b), since the CW laser according to the embodiment of the sixth invention is used as the heating means for recrystallization according to the embodiment of the fourth invention, -1, The third Si of
The layer 17 can be locally heated to a high temperature dangerously and quickly, and autodoping of A1 particles from the sapphire substrate 10 can be suppressed to a minimum. Thereby, compensation using n-type impurities as shown in FIG. 4(e) can be easily performed.
なお、ｎチャネルのＭＩＳＴを形成すべき素子領域２０
ｂ、２０ｄの第３のＳｉ層１７ｂ、 １７ｄは最終的に
はｎ型化するので、サファイヤ基体１０からＡ１原子が
オートドーピングされても補償のためのｎ型不純物を導
入しなくてよい。従って、ｎチャネルのＭＩＳＴを形成
すべき素子領域２０ｂ、２０ｄの第３のＳｉ層１．７ｂ
、１７ｄはエツチングせずにそのまま残すことも可能で
ある。一方、ｐチャネルＭＩＳＴを形成すべき素子領域
２０ａ、２０ｃにおいては、第３の５４層１７ａ、１７
ｃを選択的にコンＩ・ロールエツチングし、その後残存
する第３の５４層１７ａ、１７Ｃにｎ型不純物を導入し
た後、残存する第３の５４層１７ａ、１７ｃ上に選択的
にエピタキシャル成長してもよい。Note that the element region 20 where an n-channel MIST is to be formed
Since the third Si layers 17b and 17d of b and 20d eventually become n-type, there is no need to introduce an n-type impurity for compensation even if A1 atoms are auto-doped from the sapphire substrate 10. Therefore, the third Si layer 1.7b in the device regions 20b and 20d where an n-channel MIST is to be formed.
, 17d may be left as they are without being etched. On the other hand, in the device regions 20a and 20c where the p-channel MIST is to be formed, the third 54 layers 17a and 17
After selectively performing con-I roll etching on the remaining third 54 layers 17a and 17C, n-type impurities are introduced into the remaining third 54 layers 17a and 17C, and selectively epitaxial growth is performed on the remaining third 54 layers 17a and 17c. Good too.
■第５の発明の実施例
第５図（ａ）〜（ｄ、）は、第５の発明の実施例に係る
半導体装置の製造方法について説明する断面図で、第４
の発明の実施例に係る方法によりＳＯ８基板２４を作成
し、更に、このＳＯ８基板２４にＰチャネル及びｎチャ
ネルのＭＩＳＴを集積化する方法について示すものであ
る。■Embodiment of the fifth invention FIGS. 5(a) to 5(d) are cross-sectional views for explaining a method for manufacturing a semiconductor device according to an embodiment of the fifth invention.
This figure shows a method of fabricating an SO8 substrate 24 by the method according to the embodiment of the invention and further integrating P-channel and n-channel MISTs on this SO8 substrate 24.
まず、第４の発明の実施例に係る方法により、互いに絶
縁分離された素子領域層２３ａ〜２３ｄを有するｓｏｓ
、２ｚ板２４を作成する（同図（ａ））。First, by the method according to the embodiment of the fourth invention, an SOS having element region layers 23a to 23d insulated from each other is prepared.
, a 2z plate 24 is created (FIG. 2(a)).
次に、このＳＯ３基板２４のｎチャネルＭＩＳ′Ｆを形
成すべき素子領域層２３ｂ、２３ｄをレジスト膜２５に
より被覆し、ｐチャネルＭＩＳＴを形成すべき素子領域
層２３ａ、２３ｃに選択的にｎ型不純物のリンを導入し
てｎ型化する（同図（ｂ））。Next, the element region layers 23b and 23d of this SO3 substrate 24 where the n-channel MIS'F is to be formed are covered with a resist film 25, and the element region layers 23a and 23c where the p-channel MIST is to be formed are selectively coated with n-type The impurity phosphorus is introduced to make it n-type (FIG. 2(b)).
次いで、ＰチャネルＭＩＳＴを形成すべき素子領域層２
３ａ、２３ｃを別のレジスト膜２６により被覆し、ｎチ
ャネルＭＩＳＴを形成ずべき素子領域層２３ｂ、２３ｄ
に選択的にｎ型不純物のボロンを導入してＰ型化するく
同図（Ｃ））。Next, element region layer 2 in which a P-channel MIST is to be formed is formed.
3a and 23c are covered with another resist film 26 to form element region layers 23b and 23d in which an n-channel MIST is to be formed.
The n-type impurity boron is selectively introduced into the P-type structure (Figure (C)).
続いて、通常の製造方法により、ｎ型化された素７−領
域層２３ａ、２３ｃにＰチャネルのＭ［ＳＴを、ｐ型化
された素′７−領域層２３ｂ、２３ｄにｎチャネルのＭ
［ＳＴを作成する。なお、図中符号２７ａ、２７ｄ／２
７ｅはそれぞれ素子領域層２３ａ、２３ｃのｎチャネル
のＭＩＳＴのソース／ドレイン（Ｓ／Ｄ）拡散層を、２
７ｂ／２７ｃ、２７ｆはそれぞれ素子領域層２３ｂ、２
３ｄのｎチャネルのＭＩＳＴのＳ／Ｄ拡散層を示し、２
Ｓｉ）は素子領域層２３ｂのｎチャネルのＭｉＳＴのゲ
ート部を、２８ｃは素子領域層２３ｃのｎチャネルのＭ
Ｉ Ｓ Ｔのゲート部を示す（同図（ｄ））。Subsequently, by a normal manufacturing method, P-channel M[ST is applied to the n-type element 7-region layers 23a and 23c, and n-channel M[ST is applied to the p-type element 7-region layers 23b and 23d.
[Create ST. In addition, the symbols 27a and 27d/2 in the figure
7e denotes the source/drain (S/D) diffusion layer of the n-channel MIST in the element region layers 23a and 23c, respectively.
7b/27c and 27f are element region layers 23b and 2, respectively.
3d n-channel MIST S/D diffusion layer, 2
Si) is the gate part of the n-channel MiST in the element region layer 23b, and 28c is the gate part of the n-channel MiST in the element region layer 23c.
The gate section of the IST is shown ((d) in the same figure).
このような半導体装置の特性を調査した結果、従来のＳ
Ｏ８基板を用いて作成されたＭＩＳＴと比較してＰチャ
ネルＭＴＳＴでは移動度が５０％大きくなり、リーク電
流は１桁減少した。また、ｎチャネルＭＩＳＴでは移動
度が３０％大きくなり、リーク電流はＰチャネルＭ Ｉ
Ｓ Ｔと同じく１桁減少した。As a result of investigating the characteristics of such semiconductor devices, we found that the conventional S
Compared to MIST fabricated using an O8 substrate, P-channel MTST has a 50% higher mobility and an order of magnitude reduction in leakage current. In addition, the mobility is 30% higher in n-channel MIST, and the leakage current is lower than that in P-channel MIST.
Like ST, it decreased by one digit.
以上のように、第５の発明の実施例によれば、第４の発
明の実施例に係る素子領域層２３ａ〜２３ｄにＭＩＳＴ
を作成しているので、素子領域層２３ａ〜２３ｄには結
晶欠陥やオートドーピングされるｎ型不純物が少なく、
従って、ＭＩＳＴの多数キャリアの移動度を向」ニさせ
、不純物濃度の制御を精度よく行える。これにより、Ｍ
ＴＳＴのドレイン電流特性の向上や更なる高速化を図る
ことができ、闇値電圧の変動を防止することができる。As described above, according to the embodiment of the fifth invention, MIST is applied to the element region layers 23a to 23d according to the embodiment of the fourth invention.
Since the element region layers 23a to 23d have few crystal defects and auto-doped n-type impurities,
Therefore, the mobility of majority carriers in MIST can be improved and the impurity concentration can be controlled with high precision. As a result, M
The drain current characteristics of the TST can be improved and the speed can be further increased, and fluctuations in the dark voltage can be prevented.
また、第４図（ｅ）に示すように、ｎ型不純物であるＡ
１粒子をｎ型不純物により補償し、界面近傍の素子領域
層１７ａ、１７ｃを確実にｎ型化しているので、第５図
（ｃ）に示すように、素子領域層２３ａ、２３ｃにｎチ
ャネルのＭＩＳＴを作成した場合、従来のようにＳ／Ｄ
拡散層２７ｄ、２７ｃ同士が繋がるということもない。In addition, as shown in FIG. 4(e), A which is an n-type impurity
1 particle is compensated with n-type impurities to ensure that the element region layers 17a and 17c near the interface are n-type, so as shown in FIG. When creating MIST, S/D as before
There is no possibility that the diffusion layers 27d and 27c are connected to each other.
従って、ＰチャネルのＭＩＳＴのリーク電流の低減を図
ることができる。Therefore, the leakage current of the P-channel MIST can be reduced.
なお、第５図（ａ）に示すＳＯ８基板２４として下記の
ものを用いてもよい。即ち、第４図に示ずｎチャネルの
ＭＩＳＴを形成すべき素子領域２０ａ、２０ｃの第３の
Ｓｉ層１７ａ、１７ｃはエンチングせずにそのまま残す
一方、ｐチャネルＭＩＳＴを形成すべき素子領域２０ａ
、２０ｃにおいては第３のＳｉ層１７ａ、１７ｃを選択
的にコントロールエンチングし、その後残存する第３の
Ｓｉ層１７ａ、１７ｃにｎ型不純物を導入した後、残存
する第３のＳｉ層１７ａ。Note that the following may be used as the SO8 substrate 24 shown in FIG. 5(a). That is, while the third Si layers 17a and 17c in device regions 20a and 20c, which are not shown in FIG. 4 and where an n-channel MIST is to be formed, are left as they are without being etched, the device region 20a where a p-channel MIST is to be formed is left as is.
, 20c, the third Si layers 17a, 17c are selectively controlled-etched, and after that, n-type impurities are introduced into the remaining third Si layers 17a, 17c, and then the remaining third Si layers 17a.
１７ｃ上に選択的にエピタキシャル成長して作成された
５ｏｓｌ十反を用いてもよい。It is also possible to use a 5 osl tenth film produced by selective epitaxial growth on 17c.
以上のように、第１の発明の′−１６導体装置の製造方
法によれば、最終の膜厚よりも薄い膜厚の第１Ｏ５ｉ層
を加熱して再結晶化し、その後再結晶化された第１のＳ
ｉ層の上に新たに必要な最終膜厚になるように第２のＳ
ｉ層を形成しているので、第１のＳｉ層の加熱を一層均
一に行って結晶性を向トさせた上で第２のＳｉ層を形成
することができる。これにより、第２のＳｉ層における
格子不整による結晶欠陥の発生を低減することができる
。As described above, according to the method for manufacturing a '-16 conductor device of the first invention, the first O5i layer having a thickness thinner than the final film thickness is heated and recrystallized, and then the recrystallized first O5i layer is heated and recrystallized. 1 S
A second layer of S is added on top of the i layer to achieve the new required final film thickness.
Since the i-layer is formed, the first Si layer can be heated more uniformly to improve the crystallinity, and then the second Si layer can be formed. Thereby, the occurrence of crystal defects due to lattice misalignment in the second Si layer can be reduced.
また、新たに形成している第２のＳｉ層にはｎ型不純物
はほとんど含まれないので、従来のようにＳｉ層に形成
されるＭＩＳＴの闇値電圧が変動したり、Ｐ型不純物に
よるキャリアの散乱が増えて移動度が低下したりするの
を防止することができる。In addition, since the newly formed second Si layer contains almost no n-type impurities, the dark voltage of MIST formed in the Si layer may fluctuate, and carriers due to p-type impurities may fluctuate. It is possible to prevent mobility from decreasing due to increased scattering.
また、第２の発明の半導体装置の製造方法によれば、オ
ートドーピングされたｎ型不純物を含む第５のＳｉ層の
表面層をコントロールエツチングし、更に残存する第５
のＳｉ層上に新たに第６のＳｉ層を形成しているので、
第６のＳｉ層にはｎ型不純物はほとんど含まれない。従
って、従来のようにＳｉ層に形成されるＭＩＳＴの闇値
電圧が変動したり、ｎ型不純物によるキャリアの散乱が
増えて移動度が低下したりするのを防止することができ
る。Further, according to the method for manufacturing a semiconductor device of the second invention, the surface layer of the fifth Si layer containing the auto-doped n-type impurity is subjected to controlled etching, and the remaining fifth Si layer is further etched.
Since the sixth Si layer is newly formed on the Si layer of
The sixth Si layer contains almost no n-type impurity. Therefore, it is possible to prevent the dark voltage of the MIST formed in the Si layer from fluctuating and the mobility from decreasing due to increased scattering of carriers due to n-type impurities, as in the prior art.
更に、第３の発明の１−導体装置の製造方法によれば、
第１のＳｉ層の再結晶化後、第１のＳｉ層にｎ型不純物
を導入し、再結晶化の加熱により勺ファイヤ拮体より第
１のＳｉ層にオートドーピングされるＰ型不純物を補償
しているので、第１のＳｉ層のＰ型反転を防止すること
ができる。Furthermore, according to the method for manufacturing a 1-conductor device of the third invention,
After recrystallization of the first Si layer, an n-type impurity is introduced into the first Si layer to compensate for the p-type impurity that is auto-doped into the first Si layer by the fire antagonist due to the heating during recrystallization. Therefore, P-type inversion of the first Si layer can be prevented.
また、第４の発明の半導体装置の製造方法によれば、再
結晶化され、コントロールエツチングして残存された第
３のＳｉ層の−にに第４のＳｉ層を形成しているので、
第２の発明の場合と同様に第４のＳｉ層におけるｎ型不
純物を低減することができる。Further, according to the method for manufacturing a semiconductor device of the fourth invention, the fourth Si layer is formed on the third Si layer that remains after recrystallization and controlled etching.
As in the case of the second invention, the n-type impurity in the fourth Si layer can be reduced.
これにより、第４のＳｉ層のキャリアの移動度を改苦し
、かつ不純物濃度を精度よく制ａｌｌすることができる
。また、第３のＳｉ層にｎ型不純物を導入し、再結晶化
の加熱によりサファイヤ基体から第３のＳｉ層にオート
ドーピングされるＰ型不純物を補償しているので、サフ
ァイヤ基体との界面の第３のＳｉ層のＰ型反転を防止す
ることができる。Thereby, the mobility of carriers in the fourth Si layer can be improved and the impurity concentration can be precisely controlled. In addition, an n-type impurity is introduced into the third Si layer to compensate for the p-type impurity that is auto-doped from the sapphire substrate into the third Si layer by heating during recrystallization, so that the interface with the sapphire substrate is P-type inversion of the third Si layer can be prevented.
従、って、第５の発明半導体装置の製造方法のように、
第４の発明の製造方法に係る素子領域層に５Ｍ Ｉ Ｓ
Ｔを作成しているので、素子領域層には結晶欠陥やオ
ートドーピングされるｎ型不純物が少なく、従って、Ｍ
ＩＳＴの多数キャリアの移動度を向−ヒさせ、不純物濃
度の制御を精度よく行うことができる。これにより、Ｍ
Ｉ Ｓ Ｔのドレイン電流特性の向トや更なる高速化
を図ることができ、闇値電圧の変動を防止することがで
きる。Therefore, as in the fifth invention semiconductor device manufacturing method,
5M I S in the element region layer according to the manufacturing method of the fourth invention
Since T is created, there are few crystal defects and auto-doped n-type impurities in the element region layer, and therefore M
It is possible to improve the mobility of majority carriers in the IST and control the impurity concentration with high precision. As a result, M
It is possible to improve the drain current characteristics of the IST and further increase the speed, and it is possible to prevent fluctuations in the dark voltage.
また、第６の発明の半導体装置の製造方法によれば、第
１〜第５の発明に記載の再結晶化の加熱手段としてレー
ザや電子線を用いているので、」二足の第１．第３又は
第５のＳｉ層を局所的に急速に高温加熱し、す゛ファイ
ヤ基体からのΔ１粒子のオートドーピングを最小限に抑
制することができる。Moreover, according to the method for manufacturing a semiconductor device of the sixth invention, since a laser or an electron beam is used as the heating means for recrystallization described in the first to fifth inventions, By rapidly heating the third or fifth Si layer to a high temperature locally, autodoping of Δ1 particles from the fire substrate can be suppressed to a minimum.
これにより、ｎ型不純物による補償も容易に行うことが
できる。Thereby, compensation using n-type impurities can be easily performed.
第１図は、第１の発明の実施例のｓｏｓ法板の作成方法
を説明する断面図、
第２同は、第２の発明の実施例のｓｏｓｇ仮の作成方法
を説明する断面図、
第３同は、第３の発明の実施例のＳＯＳ基板の作成方法
を説明する断面図、
第４図は、第４及び第６の発明の実施例のＳＯ８基板の
作成方法を説明する断面図、
第５図は、第５の発明の発明の実施例の半導体装置の製
造方法を説明する断面図、
第６図は、従来例のＳＯ３基板の作成方法を含むＭＩＳ
Ｔの製造方法を説明する断面図である。
２８ｃ・・・ゲート部、
９ｂ ９ｃ、２８ｂ
１１・・・第１のＳｉ層、
１５・・・第２のＳｉ層、
１７・・・第３のＳｉ層、
２０ａ〜２０ｄ・・・素子領域、
２２ ａ −２２６−第４のＳｉ層、
２９．２９ａ−・・第５のＳｉ層、
Ｓｉ・・・第６のＳｉ層。
〔符号の説明〕
１．１０・・サファイヤ基体、
２・・・Ｓｉ層、
３．１４，１６．２４．３２・・・ＳＯＳ基板、４ １
２．１８．３０・・・キヤ、プ層、５．１９・・・絶縁
分離領域層、
６ ａ−６ｂ、 １７ａ−１７ｄ、 ２３ａ 〜２３ｃ
ｌ −・・素子領域層、FIG. 1 is a cross-sectional view explaining a method for creating an SOS standard plate according to an embodiment of the first invention; FIG. 3 is a cross-sectional view illustrating a method for manufacturing an SOS substrate according to an embodiment of the third invention, and FIG. 4 is a sectional view explaining a method for manufacturing an SO8 substrate according to an embodiment of the fourth and sixth inventions. FIG. 5 is a sectional view illustrating a method for manufacturing a semiconductor device according to an embodiment of the fifth invention, and FIG. 6 is an MIS including a method for manufacturing a conventional SO3 substrate.
It is a sectional view explaining the manufacturing method of T. 28c... Gate portion, 9b 9c, 28b 11... First Si layer, 15... Second Si layer, 17... Third Si layer, 20a to 20d... Element region, 22a-226-Fourth Si layer, 29.29a--Fifth Si layer, Si...Sixth Si layer. [Explanation of symbols] 1.10... Sapphire substrate, 2... Si layer, 3.14, 16.24.32... SOS substrate, 4 1
2.18.30... Cap layer, 5.19... Insulating isolation region layer, 6 a-6b, 17a-17d, 23a to 23c
l--Element region layer,
Claims (6)
と、 前記第１のＳｉ層を加熱して再結晶化する工程と、前記
第１のＳｉ層上に第２のＳｉ層を形成し、所望の膜厚の
Ｓｉ層を形成する工程とを有することを特徴とする半導
体装置の製造方法。(1) forming a first Si layer on the sapphire substrate; heating and recrystallizing the first Si layer; and forming a second Si layer on the first Si layer. and forming a Si layer with a desired thickness.
と、 前記第５のＳｉ層を加熱して再結晶化する工程と、前記
第５のＳｉ層の表面をコントロールエッチングし、前記
サファイヤ基体上に前記第５のＳｉ層を層状に残存する
工程と、 前記残存する第５のＳｉ層上に第６のＳｉ層を形成し、
所望の膜厚のＳｉ層を形成する工程とを有することを特
徴とする半導体装置の製造方法。(2) forming a fifth Si layer on the sapphire substrate; heating and recrystallizing the fifth Si layer; controlling etching the surface of the fifth Si layer; a step of remaining the fifth Si layer in a layered manner on the substrate; forming a sixth Si layer on the remaining fifth Si layer;
1. A method for manufacturing a semiconductor device, comprising the step of forming a Si layer with a desired thickness.
と、 前記第１のＳｉ層を加熱して再結晶化した後、該第１の
Ｓｉ層にｎ型不純物を導入し、該第１のＳｉ層を再結晶
化する加熱によりサファイヤ基体から該第１のＳｉ層に
自然に導入されるｐ型不純物を補償する工程と、 前記第１のＳｉ層上に第２のＳｉ層を形成し、所望の膜
厚のＳｉ層を形成する工程とを有することを特徴とする
半導体装置の製造方法。(3) forming a first Si layer on the sapphire substrate; after heating and recrystallizing the first Si layer, introducing an n-type impurity into the first Si layer; a step of compensating for p-type impurities naturally introduced into the first Si layer from the sapphire substrate by heating to recrystallize the first Si layer; and forming a second Si layer on the first Si layer. and forming a Si layer with a desired thickness.
と、 前記第３のＳｉ層を加熱して再結晶化する工程と、前記
第３のＳｉ層を選択的に酸化して酸化膜からなる絶縁分
離領域層を形成し、該絶縁分離領域層により前記第３の
Ｓｉ層を複数の素子領域に分割する工程と、 前記第３のＳｉ層の表面を選択的にコントロールエッチ
ングし、前記サファイヤ基体上に前記第３のＳｉ層を層
状に残存する工程と、 前記複数の素子領域のうち一部の素子領域の第３のＳｉ
層に選択的にｎ型不純物を導入し、前記第３のＳｉ層を
再結晶化する加熱によりサファイヤ基体から該第３のＳ
ｉ層に自然に導入されるｐ型不純物を補償する工程と、 前記残存する第３のＳｉ層上に選択的に第４のＳｉ層を
形成し、互いに絶縁分離された該第３及び第４のＳｉ層
からなる素子領域層を形成する工程とを有することを特
徴とする半導体装置の製造方法。(4) forming a third Si layer on the sapphire substrate; heating and recrystallizing the third Si layer; and selectively oxidizing the third Si layer to form an oxide film. forming an insulating isolation region layer consisting of the insulating isolation region layer and dividing the third Si layer into a plurality of element regions by the insulating isolation region layer; selectively controlling etching the surface of the third Si layer; a step of remaining the third Si layer in a layered manner on the sapphire substrate;
By selectively introducing n-type impurities into the layer and heating to recrystallize the third Si layer, the third Si layer is removed from the sapphire substrate.
a step of compensating for p-type impurities naturally introduced into the i-layer; and selectively forming a fourth Si layer on the remaining third Si layer, and forming the third and fourth Si layers insulated from each other. 1. A method of manufacturing a semiconductor device, comprising: forming an element region layer made of a Si layer.
子領域層にｐチャネルの絶縁ゲート型電界効果トランジ
スタを形成し、その他の素子領域層にｎチャネルの絶縁
ゲート型電界効果トランジスタを形成することを特徴と
する半導体装置の製造方法。(5) A p-channel insulated gate field effect transistor is formed in a part of the device region layer into which the n-type impurity according to claim 4 is introduced, and an n-channel insulated gate field effect transistor is formed in the other device region layer. 1. A method of manufacturing a semiconductor device, comprising: forming a semiconductor device.
求項５記載の第１、第３又は第５のＳｉ層を加熱する手
段として連続光レーザ、パルスレーザ又は電子線を用い
ることを特徴とする半導体装置の製造方法。(6) Continuous light laser, pulsed laser or electron beam is used as means for heating the first, third or fifth Si layer according to claim 1, claim 2, claim 3, claim 4 or claim 5. A method of manufacturing a semiconductor device characterized by using the method.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12192890A JPH0418757A (en) | 1990-05-11 | 1990-05-11 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12192890A JPH0418757A (en) | 1990-05-11 | 1990-05-11 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0418757A true JPH0418757A (en) | 1992-01-22 |
Family
ID=14823394
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12192890A Pending JPH0418757A (en) | 1990-05-11 | 1990-05-11 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0418757A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100972605B1 (en) * | 2008-03-19 | 2010-07-28 | 동국대학교 산학협력단 | Method for preparing a silicon on sapphire thin film and the silicon on sapphire thin film prepared by the same |
| JP2010261540A (en) * | 2009-05-08 | 2010-11-18 | Toyota Motor Corp | Differential gear for vehicle |
-
1990
- 1990-05-11 JP JP12192890A patent/JPH0418757A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100972605B1 (en) * | 2008-03-19 | 2010-07-28 | 동국대학교 산학협력단 | Method for preparing a silicon on sapphire thin film and the silicon on sapphire thin film prepared by the same |
| JP2010261540A (en) * | 2009-05-08 | 2010-11-18 | Toyota Motor Corp | Differential gear for vehicle |
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