JPH0418649A - バッファメモリ制御方式 - Google Patents
バッファメモリ制御方式Info
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- JPH0418649A JPH0418649A JP2122495A JP12249590A JPH0418649A JP H0418649 A JPH0418649 A JP H0418649A JP 2122495 A JP2122495 A JP 2122495A JP 12249590 A JP12249590 A JP 12249590A JP H0418649 A JPH0418649 A JP H0418649A
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- data
- address
- buffer memory
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- 230000015654 memory Effects 0.000 title claims abstract description 70
- 238000000034 method Methods 0.000 claims description 9
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
バッファメモリにデータを記録する際に、指定された既
存データの保存を可能とするバッファメモリ制御方式に
関し、 キャッシュデータが無効化されないようにすることを目
的とし、 上位装置と下位装置との間に介在してデータ転送を行う
バッファメモリを制御する装置において、バッファメモ
リ上で保存するデータを格納した領域の先頭アドレスを
記憶する第1の記憶手段と、バッファメモリ上で保存す
るデータを格納した領域の最終アドレスの次のアドレス
を記憶する第2の記憶手段と、バッファメモリに対しデ
ータの書込み/読出しアドレスを送出する転送ポインタ
と、上位装置からの指示に基づき、第1の記憶手段と第
2の記憶手段に夫々アドレスを設定すると共に、転送ポ
インタに書込み/読出し開始アドレスを設定する制御手
段と、第1の記憶手段が記憶する先頭アドレスと転送ポ
インタが送出するアドレスとを照合して一致した時、信
号を送出する比較手段しデータの書込み/読出しを行わ
せ、比較手段が信号を送出した時、第2の記憶手段が記
憶するアドレスを転送ポインタに格納させるデータ転送
制御手段とを設けて構成する。
存データの保存を可能とするバッファメモリ制御方式に
関し、 キャッシュデータが無効化されないようにすることを目
的とし、 上位装置と下位装置との間に介在してデータ転送を行う
バッファメモリを制御する装置において、バッファメモ
リ上で保存するデータを格納した領域の先頭アドレスを
記憶する第1の記憶手段と、バッファメモリ上で保存す
るデータを格納した領域の最終アドレスの次のアドレス
を記憶する第2の記憶手段と、バッファメモリに対しデ
ータの書込み/読出しアドレスを送出する転送ポインタ
と、上位装置からの指示に基づき、第1の記憶手段と第
2の記憶手段に夫々アドレスを設定すると共に、転送ポ
インタに書込み/読出し開始アドレスを設定する制御手
段と、第1の記憶手段が記憶する先頭アドレスと転送ポ
インタが送出するアドレスとを照合して一致した時、信
号を送出する比較手段しデータの書込み/読出しを行わ
せ、比較手段が信号を送出した時、第2の記憶手段が記
憶するアドレスを転送ポインタに格納させるデータ転送
制御手段とを設けて構成する。
本発明はインタフェースのデータ転送能力の大きい上位
装置と、インタフェースのデータ転送能力の小さい下位
装置との間で、データ転送能力を高めるために設けたバ
ッファメモリを制御する装置に係り、特に該バッファメ
モリにデータを記録する際に、指定された既存データの
保存を可能とするバッファメモリ制御方式に関する。
装置と、インタフェースのデータ転送能力の小さい下位
装置との間で、データ転送能力を高めるために設けたバ
ッファメモリを制御する装置に係り、特に該バッファメ
モリにデータを記録する際に、指定された既存データの
保存を可能とするバッファメモリ制御方式に関する。
磁気ディスク装置の如く、インタフェースのデータ転送
能力の小さい下位装置と、ホストコンピュータの如く、
インタフェースのデータ転送能力の大きい上位装置との
間のデータ転送においては、磁気ディスク装置がバッフ
ァメモリを備え、このバッファメモリに一部データを格
納してから、相互にデータ転送を行っているが、このバ
ッファメモリの容量が2KB〜16KBと小さい磁気デ
ィスク装置では、RP S (Rotational
Po5ition Sensing)という手法を取り
、磁気ディスク装置の読出し/書込みする目的のセクタ
の数セクタ以前に、上位装置と結合してデータ転送を実
施する方式を採用し、磁気ディスク装置と上位装置とは
同梱してデータ転送を行っている。
能力の小さい下位装置と、ホストコンピュータの如く、
インタフェースのデータ転送能力の大きい上位装置との
間のデータ転送においては、磁気ディスク装置がバッフ
ァメモリを備え、このバッファメモリに一部データを格
納してから、相互にデータ転送を行っているが、このバ
ッファメモリの容量が2KB〜16KBと小さい磁気デ
ィスク装置では、RP S (Rotational
Po5ition Sensing)という手法を取り
、磁気ディスク装置の読出し/書込みする目的のセクタ
の数セクタ以前に、上位装置と結合してデータ転送を実
施する方式を採用し、磁気ディスク装置と上位装置とは
同梱してデータ転送を行っている。
従って、例え上位装置のインタフェースのデータ転送能
力(例えば4.0MB/S)が良くても、実際のデータ
転送速度は、バッファメモリにデータが書込まれる時間
、即ち、磁気ディスク装置のデータ転送速度(例えば1
.8MB/S程度)に依存することとなり、上位装置の
データ転送能力を十分に活用していなかった。
力(例えば4.0MB/S)が良くても、実際のデータ
転送速度は、バッファメモリにデータが書込まれる時間
、即ち、磁気ディスク装置のデータ転送速度(例えば1
.8MB/S程度)に依存することとなり、上位装置の
データ転送能力を十分に活用していなかった。
しかし、半導体メモリの大容量化及び低価格化に伴い、
64KB〜512KBと大容量のバッファメモリを備え
た磁気ディスク装置が出現し、この磁気ディスク装置と
上位装置との間のデータ転送方式は、大容量のバッファ
メモリにデータを格納し、成る一定量溜まった時点でデ
ータ転送処理を開始するという方式が採用され、磁気デ
ィスク装置と上位装置との間で非同期のデータ転送が可
能となった。
64KB〜512KBと大容量のバッファメモリを備え
た磁気ディスク装置が出現し、この磁気ディスク装置と
上位装置との間のデータ転送方式は、大容量のバッファ
メモリにデータを格納し、成る一定量溜まった時点でデ
ータ転送処理を開始するという方式が採用され、磁気デ
ィスク装置と上位装置との間で非同期のデータ転送が可
能となった。
この結果、上位装置のインタフェースのデータ転送能力
を十分に引き出すことが可能となり、データ転送処理速
度の高速化が実現したが、バッファメモリの使用方法と
しては、相変わらず上位装置と下位装置との間のデータ
転送におけるデータの一時格納のために使用されるのみ
であった。
を十分に引き出すことが可能となり、データ転送処理速
度の高速化が実現したが、バッファメモリの使用方法と
しては、相変わらず上位装置と下位装置との間のデータ
転送におけるデータの一時格納のために使用されるのみ
であった。
ところで、近年、上位装置の高速化に伴い、周辺装置の
より一層の処理の高速化の要求が高まり、磁気ディスク
装置におけるバッファメモリの一部の領域を、キャッシ
ュメモリとして利用することが求められているが、小型
磁気ディスク装置の如く、高級なL RU (Leas
t Recently Used)アルゴリズムを使用
していないものにおいても、バッファメモリをキャッシ
ュメモリとして支障無く動作させ得ることが必要である
。
より一層の処理の高速化の要求が高まり、磁気ディスク
装置におけるバッファメモリの一部の領域を、キャッシ
ュメモリとして利用することが求められているが、小型
磁気ディスク装置の如く、高級なL RU (Leas
t Recently Used)アルゴリズムを使用
していないものにおいても、バッファメモリをキャッシ
ュメモリとして支障無く動作させ得ることが必要である
。
従来の小型磁気ディスク装置においては、ReadAh
ead Cacheという方式の簡易キャッシュが採用
されている。Read Ahead Cacheとは、
磁気ディスり装置がデータの読出し時に、上位装置から
指定された量のデータをバッファメモリに格納した後も
、上位装置が指定した成る一定量のデータを読出してバ
ッファメモリに格納しておき、次のデータ読出しを指定
された時に、指定された目的のデータが、バッファメモ
リに存在している場合、このハ・シフアメモリ上のデー
タを上位装置に転送する方式である。
ead Cacheという方式の簡易キャッシュが採用
されている。Read Ahead Cacheとは、
磁気ディスり装置がデータの読出し時に、上位装置から
指定された量のデータをバッファメモリに格納した後も
、上位装置が指定した成る一定量のデータを読出してバ
ッファメモリに格納しておき、次のデータ読出しを指定
された時に、指定された目的のデータが、バッファメモ
リに存在している場合、このハ・シフアメモリ上のデー
タを上位装置に転送する方式である。
このため、ディスクからデータを読出して上位装置に転
送する必要が無く、ヘッドを目的トラックに位置付けさ
せるシーク動作に要する時間や、指定されたセクタにヘ
ッドが位置付けされるのを待つ回転待ちの時間が不要と
なり、処理速度の高速化が実現可能となった。
送する必要が無く、ヘッドを目的トラックに位置付けさ
せるシーク動作に要する時間や、指定されたセクタにヘ
ッドが位置付けされるのを待つ回転待ちの時間が不要と
なり、処理速度の高速化が実現可能となった。
しかし、上記のRead Ahead Cache方式
は、簡易キャッシュであって、バッファメモリ上にキャ
ッシュデータを格納しているだけであり、且つ、小型磁
気ディスク装置では、大形磁気ディスク装置で採用され
ている高級なLRUアルゴリズムを備えてはいない。
は、簡易キャッシュであって、バッファメモリ上にキャ
ッシュデータを格納しているだけであり、且つ、小型磁
気ディスク装置では、大形磁気ディスク装置で採用され
ている高級なLRUアルゴリズムを備えてはいない。
従って、ディスクに対するデータの書込み/読出し命令
により、バッファメモリにデータが格納される時、キャ
ッシュデータが記録されている領域に、新たにデータが
書込まれることがあり、この場合キャッシュデータは上
書きされて無効化されるという問題がある。
により、バッファメモリにデータが格納される時、キャ
ッシュデータが記録されている領域に、新たにデータが
書込まれることがあり、この場合キャッシュデータは上
書きされて無効化されるという問題がある。
本発明はこのような問題点に鑑み、簡易キャッシュの欠
点であるキャッシュデータの保存性を改善し、バッファ
メモリにデータが格納される時、キャッシュデータが無
効化されないようにすることを目的としている。
点であるキャッシュデータの保存性を改善し、バッファ
メモリにデータが格納される時、キャッシュデータが無
効化されないようにすることを目的としている。
第1図は本発明の詳細な説明するプロンク図でる。
上位装置1は下位装置2との間で、制御装置3のバッフ
ァメモリ4を介してデータ転送を行う。
ァメモリ4を介してデータ転送を行う。
このため、上位装置1は制御装置3の制御手段6に対し
、下位装置2に対するデータの書込み/読出し命令を送
出する。
、下位装置2に対するデータの書込み/読出し命令を送
出する。
この命令を受領した制御手段6は、切替手段9を経て転
送ポインタ10にバッファメモリ4の書込み/読出し開
始アドレスを設定し、データ転送制御手段5を起動して
、書込み命令であれば、上位装置1が送出するデータを
バッファメモリ4に格納さセ、読出し命令であれば、下
位装置2から読出されたデータをバッファメモリ4に格
納させる。
送ポインタ10にバッファメモリ4の書込み/読出し開
始アドレスを設定し、データ転送制御手段5を起動して
、書込み命令であれば、上位装置1が送出するデータを
バッファメモリ4に格納さセ、読出し命令であれば、下
位装置2から読出されたデータをバッファメモリ4に格
納させる。
この時、データ転送制御手段5は転送ポインタ10がバ
ッファメモリ4に送出するアドレスを順次インクリメン
トさせることで、順次データをバッファメモリ4に格納
させる。
ッファメモリ4に送出するアドレスを順次インクリメン
トさせることで、順次データをバッファメモリ4に格納
させる。
又、制御手段6は上位装置1の指示に基づき、第1の記
憶手段7にバッファメモリ4上で保存するデータを格納
する領域の先頭アドレスを設定し、第2の記憶手段8に
バッファメモリ4上で保存するデータを格納する領域の
最終アドレスの次のアドレスを設定する。
憶手段7にバッファメモリ4上で保存するデータを格納
する領域の先頭アドレスを設定し、第2の記憶手段8に
バッファメモリ4上で保存するデータを格納する領域の
最終アドレスの次のアドレスを設定する。
比較手段IIは転送ポインタ10が送出するアドレスと
、第1の記憶手段7が記憶する先頭アドレスとを照合し
ており、この先頭アドレスと転送ポインタ10が送出す
るアドレスとが一致すると、信号をデータ転送制御手段
5に送出する。
、第1の記憶手段7が記憶する先頭アドレスとを照合し
ており、この先頭アドレスと転送ポインタ10が送出す
るアドレスとが一致すると、信号をデータ転送制御手段
5に送出する。
この信号を受信すると、データ転送制御手段5は切替手
段9と、転送ポインタ10を制御して、第2の記憶手段
8が記憶する最終アドレスを転送ポインタ10に格納さ
せる。
段9と、転送ポインタ10を制御して、第2の記憶手段
8が記憶する最終アドレスを転送ポインタ10に格納さ
せる。
第2図は第1図の動作を説明する図である。
上記の如く構成することにより、バッファメモIJ 4
が第2図に示す如く、16進数のoooo’からxxx
x’までのアドレスを持つものとし、保存したいデータ
の格納領域の先頭アドレスが16進数のn+mmm’で
あり、最終アドレスが16進数のnnnnであるとする
と、第1の記憶手段7には16進数の°mmmm’が格
納され、第2の記憶手段8には16進数のnnnn’+
1が格納される。
が第2図に示す如く、16進数のoooo’からxxx
x’までのアドレスを持つものとし、保存したいデータ
の格納領域の先頭アドレスが16進数のn+mmm’で
あり、最終アドレスが16進数のnnnnであるとする
と、第1の記憶手段7には16進数の°mmmm’が格
納され、第2の記憶手段8には16進数のnnnn’+
1が格納される。
前記の如く、バッファメモリ4に転送ポインタ10が送
出するアドレスによってデータが書込まれ、転送ポイン
タ10が送出するアドレスが順次インクリメントされる
ことで、16進数のmmmm″となると、比較手段11
は第1の記憶手段7が記憶しているアドレス、即ち、1
6進数のmm+nn+’と一致するため、信号をデータ
転送制御手段5に送出し、前記の如く、転送ポインタ1
oには、第2の記憶手段8が記憶するアトルス、ff1
Jち、16進数の°nnnn’+1が格納される。
出するアドレスによってデータが書込まれ、転送ポイン
タ10が送出するアドレスが順次インクリメントされる
ことで、16進数のmmmm″となると、比較手段11
は第1の記憶手段7が記憶しているアドレス、即ち、1
6進数のmm+nn+’と一致するため、信号をデータ
転送制御手段5に送出し、前記の如く、転送ポインタ1
oには、第2の記憶手段8が記憶するアトルス、ff1
Jち、16進数の°nnnn’+1が格納される。
従って、バッファメモリ4に書込まれるデータは、アド
レス’mmmm”まで書込まれた後、アドレスnnnn
’+1から次のデータが書込まれるため、バッファメモ
リ4のアドレス゛+nmmm ’からアドレス“nnn
n”の間の領域に格納されたデータは書替えられること
が無く保存される。
レス’mmmm”まで書込まれた後、アドレスnnnn
’+1から次のデータが書込まれるため、バッファメモ
リ4のアドレス゛+nmmm ’からアドレス“nnn
n”の間の領域に格納されたデータは書替えられること
が無く保存される。
従って、バッファメモリ4のアドレス゛mmmm’から
アドレス°nnnn’の間の領域に格納されたキャッシ
ュデータが無効化されることを防止する二七が出来る。
アドレス°nnnn’の間の領域に格納されたキャッシ
ュデータが無効化されることを防止する二七が出来る。
第3図は本発明の一実施例を示す回路のブロック図で、
第4図は第3図の動作を説明する図である。
第4図は第3図の動作を説明する図である。
制御装置3はRead Ahead Cache機能を
備えた、例えば磁気ディスク制御装置であり、バッファ
メモリ4の容量を、例えば64KBとし、Read A
head Cacheでの先読み量を8KBとする。そ
して、下位装置2ば、例えば磁気ディスク装置であり、
ディスクの1ブロツクの容量をIKBとする。
備えた、例えば磁気ディスク制御装置であり、バッファ
メモリ4の容量を、例えば64KBとし、Read A
head Cacheでの先読み量を8KBとする。そ
して、下位装置2ば、例えば磁気ディスク装置であり、
ディスクの1ブロツクの容量をIKBとする。
従って、バッファメモリ4は第4図(a)に示す如く、
16進数(以後χで現す) x ’(10(100”か
らX“0FFFF ’ までのアドレスを持つこととな
る。
16進数(以後χで現す) x ’(10(100”か
らX“0FFFF ’ までのアドレスを持つこととな
る。
又、ロードレジスタ1Gと17の初期値はx′0ooo
o’ とし、比較レジスタ19と20の初期値はバッフ
ァメモリ4の容量範囲を越えたアドレス、例えばχ’1
(10(10°が設定されているものとする。
o’ とし、比較レジスタ19と20の初期値はバッフ
ァメモリ4の容量範囲を越えたアドレス、例えばχ’1
(10(10°が設定されているものとする。
そして、比較回路21が転送ポインタ10と比較レジス
タ19の値を比較し、比較回路22が転送ポインタ10
と比較レジスタ20の値を比較するのは、転送データの
ブロック境界、即ち、IKB単位で行うものとする。
タ19の値を比較し、比較回路22が転送ポインタ10
と比較レジスタ20の値を比較するのは、転送データの
ブロック境界、即ち、IKB単位で行うものとする。
上位装置1は制御装置3のインタフェース回路12を経
てプロセッサ15に対し、例えば、論理アドレスとして
x°0゛ のデータブロックを先頭ブロックとして、1
6フ゛口・ツクのデータと、Read Ahead C
acheでの先読み量8プロンクのデータの読出しを命
令すると、プロセッサ15はマルチプレクサ18を経て
転送ポインタ10にx ’ooooo’ を設定すると
共に、データ転送制御回路14を起動させた後、インタ
フェース回路13を経て下位語;η2を制御し、指定さ
れたディスクのアドレスからデータブロックを順次読出
させる。
てプロセッサ15に対し、例えば、論理アドレスとして
x°0゛ のデータブロックを先頭ブロックとして、1
6フ゛口・ツクのデータと、Read Ahead C
acheでの先読み量8プロンクのデータの読出しを命
令すると、プロセッサ15はマルチプレクサ18を経て
転送ポインタ10にx ’ooooo’ を設定すると
共に、データ転送制御回路14を起動させた後、インタ
フェース回路13を経て下位語;η2を制御し、指定さ
れたディスクのアドレスからデータブロックを順次読出
させる。
即ち、指定されたシリンダにヘッドを位置付けさせ、指
定されたヘッドを選択させて、指定されたセクタに選択
したヘッドが位置付けされると、IKBずつデータブロ
ックを読出させ、バッファメモリ4に転送させる。
定されたヘッドを選択させて、指定されたセクタに選択
したヘッドが位置付けされると、IKBずつデータブロ
ックを読出させ、バッファメモリ4に転送させる。
従って、バッファメモリ4には、データ転送制御回路1
4の制御により、アドレスX“ooooo’ から1ブ
ロツクのデータ、即ち、IKBのデータが書込まれる。
4の制御により、アドレスX“ooooo’ から1ブ
ロツクのデータ、即ち、IKBのデータが書込まれる。
データ転送制御回路14はバッファメモリ4に1バイト
のデータが書込まれると、転送ポインタ10のアドレス
をインクリメントさせ、x ’(10(101’ のア
ドレスをバッファメモリ4に送出させる。そして、下位
装置2から読出された次の1バイトのデータをバッファ
メモリ4に書込ませる。
のデータが書込まれると、転送ポインタ10のアドレス
をインクリメントさせ、x ’(10(101’ のア
ドレスをバッファメモリ4に送出させる。そして、下位
装置2から読出された次の1バイトのデータをバッファ
メモリ4に書込ませる。
このようにして、24フロツクのデータがバッファメモ
リ4に書込まれると、第4図(a)に示す如く、アドレ
スのX ’(10(100’からx ’03FFF’
までの領域に論理ブロックアドレスのx ’(10’か
らx ’OFまでのデータブロックが16ブロツク格納
され、アドレスのχ’04(100“からx ’05F
PF“までの領域に論理ブロックアドレスのX“10゛
からX”17゛までの先読みデータが8ブロツク書込ま
れる。尚、この時の転送ポインタ10のアドレスはイン
クリメントされてx ”06(100’ となってい
る。
リ4に書込まれると、第4図(a)に示す如く、アドレ
スのX ’(10(100’からx ’03FFF’
までの領域に論理ブロックアドレスのx ’(10’か
らx ’OFまでのデータブロックが16ブロツク格納
され、アドレスのχ’04(100“からx ’05F
PF“までの領域に論理ブロックアドレスのX“10゛
からX”17゛までの先読みデータが8ブロツク書込ま
れる。尚、この時の転送ポインタ10のアドレスはイン
クリメントされてx ”06(100’ となってい
る。
ここで、プロセッサ15は先読みデータを保存するため
、ロードレジスタ16にx ’06(100”を設置3 定し、比較レジスタ19にx ’04(100’ を設
定する。
、ロードレジスタ16にx ’06(100”を設置3 定し、比較レジスタ19にx ’04(100’ を設
定する。
次に、上位装置1から論理ブロックアドレスX20”の
データブロックを先頭ブロックとして、論理ブロックア
ドレスx ’5F’までの64フロツクのデータ書込み
が命令されると、プロセッサ15はデータ転送制御回路
14を起動し、インタフェース回路12を経て上位装置
1が送出するデータを、前記同様に転送ポインタ10が
送出するアドレスx ’06(100’ から1バイト
ずつデータをバッファメモリ4に書込ませる。
データブロックを先頭ブロックとして、論理ブロックア
ドレスx ’5F’までの64フロツクのデータ書込み
が命令されると、プロセッサ15はデータ転送制御回路
14を起動し、インタフェース回路12を経て上位装置
1が送出するデータを、前記同様に転送ポインタ10が
送出するアドレスx ’06(100’ から1バイト
ずつデータをバッファメモリ4に書込ませる。
従って、バッファメモリ4には、第4図(b)に示す如
く、アドレスx ’06(100’ から40ブロツク
のデータ、即ち、論理ブロックアドレスx ’47’ま
でのデータブロックが書込まれて、転送ポインタ10の
アドレスがX゛叶FFF’ に達すると、次に、転送ポ
インタ10のアドレスはx ’(10(100’ にな
り、第4図(C)に示す如く、続いて、更にバッファメ
モリ4に16ブロツクのデータ、即ち、論理ブロックア
ドレスχ′48″からx ’57’までのデータブロッ
クが書込まれると、転送ポインタ10の送出するアドレ
スはx ’04(100’ となる。
く、アドレスx ’06(100’ から40ブロツク
のデータ、即ち、論理ブロックアドレスx ’47’ま
でのデータブロックが書込まれて、転送ポインタ10の
アドレスがX゛叶FFF’ に達すると、次に、転送ポ
インタ10のアドレスはx ’(10(100’ にな
り、第4図(C)に示す如く、続いて、更にバッファメ
モリ4に16ブロツクのデータ、即ち、論理ブロックア
ドレスχ′48″からx ’57’までのデータブロッ
クが書込まれると、転送ポインタ10の送出するアドレ
スはx ’04(100’ となる。
比較回路21は比較レジスタ19に設定されているX
’04(100’ と転送ポインタ10が送出するア
ドレスのχ’04(100°が一致するため、比較回路
21はデータ転送制御回路14に一致信号を送出する。
’04(100’ と転送ポインタ10が送出するア
ドレスのχ’04(100°が一致するため、比較回路
21はデータ転送制御回路14に一致信号を送出する。
この一致信号を受信したデータ転送制御回路14は、上
位装置1の送出するデータのバッファメモリ4に対する
書込みを一時中止し、マルチプレクサ18を切替えさせ
て、ロードレジスタ16に設定されているX“06(1
00’ を転送ポインタ10に送出させ、転送ポインタ
10にロードさせる。
位装置1の送出するデータのバッファメモリ4に対する
書込みを一時中止し、マルチプレクサ18を切替えさせ
て、ロードレジスタ16に設定されているX“06(1
00’ を転送ポインタ10に送出させ、転送ポインタ
10にロードさせる。
そして、データ転送制御回路14はロードレジスタ16
の設定値x ’06(100′が転送ポインタ10にロ
ードされると、バッファメモリ4に対するデータの書込
みを再開し、第4図(C)に示す如く、上位装置1が送
出する論理ブロックアドレスX′58からx ’5F’
までのデータブロックをアドレスx’06(100’
よりアドレスχ“07FFF’ までの領域に書込ませ
る。
の設定値x ’06(100′が転送ポインタ10にロ
ードされると、バッファメモリ4に対するデータの書込
みを再開し、第4図(C)に示す如く、上位装置1が送
出する論理ブロックアドレスX′58からx ’5F’
までのデータブロックをアドレスx’06(100’
よりアドレスχ“07FFF’ までの領域に書込ませ
る。
このため、バッファメモリ4のアドレスX“06(10
0′ よりアドレスχ’07FFF’ までの領域に書
込まれていた論理ブロックアドレスX“20“からX°
27″までの8ブロツクのデータは、上書きされて消滅
する。
0′ よりアドレスχ’07FFF’ までの領域に書
込まれていた論理ブロックアドレスX“20“からX°
27″までの8ブロツクのデータは、上書きされて消滅
する。
次に、上位装置1から論理ブロックアドレスX゛10゛
のデータブロックを先頭ブロックとして、8ブロツクの
データの読出し命令が送出されると、プロセッサ15は
、先読みデータの論理ブロックアドレスを記憶しており
、要求されたデータがバッファメモリ4のアドレスx
’04(100’ よりアドレスX ’05FFF’
までの領域に存在していることを認識すると、下位装置
2から要求されたデータを読出ずことはせず、マルチプ
レクサ18を経て転送ポインタ10のアドレスをx ’
04(100’ に設定し、データ転送制御回路14を
起動して、バッファメモリ4から指定されたデータブロ
ックを読出させ、インタフェース回路12を経て上位装
置1に転送させる。
のデータブロックを先頭ブロックとして、8ブロツクの
データの読出し命令が送出されると、プロセッサ15は
、先読みデータの論理ブロックアドレスを記憶しており
、要求されたデータがバッファメモリ4のアドレスx
’04(100’ よりアドレスX ’05FFF’
までの領域に存在していることを認識すると、下位装置
2から要求されたデータを読出ずことはせず、マルチプ
レクサ18を経て転送ポインタ10のアドレスをx ’
04(100’ に設定し、データ転送制御回路14を
起動して、バッファメモリ4から指定されたデータブロ
ックを読出させ、インタフェース回路12を経て上位装
置1に転送させる。
従って、下位装置2のシーク動作や回転待ち等の機械的
動作に伴う処理時間が不要となり、命令処理速度を高め
ることが出来る。
動作に伴う処理時間が不要となり、命令処理速度を高め
ることが出来る。
ロードレジスタ17と比較レジスタ20と比較回路22
は、上記ロードレジスタ16と比較レジスタ19と比較
回路21と同一機能を有しており、このように複数のロ
ードレジスタと比較レジスタと比較回路を備えることに
より、保存したいブタをバッファメモリ4上に複数持つ
ことが出来る。
は、上記ロードレジスタ16と比較レジスタ19と比較
回路21と同一機能を有しており、このように複数のロ
ードレジスタと比較レジスタと比較回路を備えることに
より、保存したいブタをバッファメモリ4上に複数持つ
ことが出来る。
以上説明した如く、本発明はRead Ahead C
acheのような簡易キャッシュの欠点を無くし、キャ
ッシュデータとして保存したいデータブロックをバッフ
ァメモリ上に保存することが出来る。従って、頻繁にア
クセスされるようなデータをバッファメモリに保持して
おくと、書込み/読出し命令の処理速度を大幅に改善す
ることが出来る。
acheのような簡易キャッシュの欠点を無くし、キャ
ッシュデータとして保存したいデータブロックをバッフ
ァメモリ上に保存することが出来る。従って、頻繁にア
クセスされるようなデータをバッファメモリに保持して
おくと、書込み/読出し命令の処理速度を大幅に改善す
ることが出来る。
第1図は本発明の詳細な説明するブロック図、第2図は
第1図の動作を説明する図、 第3図は本発明の一実施例を示す回路のブロック図、 第4図は第3図の動作を説明する図である。 図において、 1は上位装置、 2は下位装置、 3は制御装置、 4はバッファメモリ、5はデー
タ転送制御手段、 6は制御手段、 7は第1の記憶手段、8は第2
の記憶手段、9は切替手段、 10は転送ポインタ、 11は比較手段、12.13は
インタフェース回路、 14はデータ転送制御回路、 15はプロセッサ、 16.17はロードレジスタ、
18はマルチプレクサ、19.20は比較レジスタ、2
1.22は比較回路である。
第1図の動作を説明する図、 第3図は本発明の一実施例を示す回路のブロック図、 第4図は第3図の動作を説明する図である。 図において、 1は上位装置、 2は下位装置、 3は制御装置、 4はバッファメモリ、5はデー
タ転送制御手段、 6は制御手段、 7は第1の記憶手段、8は第2
の記憶手段、9は切替手段、 10は転送ポインタ、 11は比較手段、12.13は
インタフェース回路、 14はデータ転送制御回路、 15はプロセッサ、 16.17はロードレジスタ、
18はマルチプレクサ、19.20は比較レジスタ、2
1.22は比較回路である。
Claims (1)
- 【特許請求の範囲】 1)上位装置(1)と下位装置(2)との間に介在して
データ転送を行うバッファメモリ(4)を制御する装置
(3)において、 該バッファメモリ(4)上で保存するデータを格納した
領域の先頭アドレスを記憶する第1の記憶手段(7)と
、 該バッファメモリ(4)上で保存するデータを格納した
領域の最終アドレスの次のアドレスを記憶する第2の記
憶手段(8)と、 該バッファメモリ(4)に対しデータの書込み/読出し
アドレスを送出する転送ポインタ(10)と、前記上位
装置(1)からの指示に基づき、該第1の記憶手段(7
)と第2の記憶手段(8)に夫々前記アドレスを設定す
ると共に、該転送ポインタ(10)に書込み/読出し開
始アドレスを設定する制御手段(6)と、前記第1の記
憶手段(7)が記憶する先頭アドレスと該転送ポインタ
(10)が送出するアドレスとを照合して一致した時、
信号を送出する比較手段(11)と、前記転送ポインタ
(10)に対し送出するアドレスを順次インクリメント
させる共に、前記バッファメモリ(4)に対しデータの
書込み/読出しを行わせ、該比較手段(11)が該信号
を送出した時、前記第2の記憶手段(8)が記憶するア
ドレスを該転送ポインタ(10)に格納させるデータ転
送制御手段(5)とを設けたことを特徴とするバッファ
メモリ制御方式。 2)上記第1の記憶手段(7)と第2の記憶手段(8)
と比較手段(11)とを夫々複数設けたことを特徴とす
る請求項1記載のバッファメモリ制御方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2122495A JPH0418649A (ja) | 1990-05-11 | 1990-05-11 | バッファメモリ制御方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2122495A JPH0418649A (ja) | 1990-05-11 | 1990-05-11 | バッファメモリ制御方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0418649A true JPH0418649A (ja) | 1992-01-22 |
Family
ID=14837262
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2122495A Pending JPH0418649A (ja) | 1990-05-11 | 1990-05-11 | バッファメモリ制御方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0418649A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6182194B1 (en) | 1993-03-25 | 2001-01-30 | Mitsubishi Denki Kabushiki Kaisha | Cache memory system having at least one user area and one system area wherein the user area(s) and the system area(s) are operated in two different replacement procedures |
JP2007528079A (ja) * | 2004-03-08 | 2007-10-04 | サンディスク コーポレイション | フラッシュコントローラのキャッシュ構造 |
-
1990
- 1990-05-11 JP JP2122495A patent/JPH0418649A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6182194B1 (en) | 1993-03-25 | 2001-01-30 | Mitsubishi Denki Kabushiki Kaisha | Cache memory system having at least one user area and one system area wherein the user area(s) and the system area(s) are operated in two different replacement procedures |
JP2007528079A (ja) * | 2004-03-08 | 2007-10-04 | サンディスク コーポレイション | フラッシュコントローラのキャッシュ構造 |
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