JPH04182995A - Electrically erasable programmable memory - Google Patents
Electrically erasable programmable memoryInfo
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電気的に消去可能なプログラマブルメモリに関
し、特に昇圧器により書込み、消去用の高電圧を発生す
る構成霧電気的に消去可能なプログラマブルメモリに関
スる。[Detailed Description of the Invention] [Field of Industrial Application] The present invention relates to an electrically erasable programmable memory, and more particularly to an electrically erasable programmable memory that uses a booster to generate a high voltage for writing and erasing. Related to memory.
従来、この種の電気的に消去可能なプログラマブルメモ
リは第３図に示すように、電気的に書込み、消去可能な
複数のメモリセルを配列したＥＥＰＲＯＭセルアレイ１
と、このメモリセルアレイ１の所定のメモリセルを選択
するアドレスラッチ回路２２行選択回路３．及び列選択
回路４と、書込み信号ＷＥにより書込みデータをラッチ
する書込データラッチ回路５と、この書込データラッチ
回路５の出力データを選択されたＥＥＰＲＯＭセルアレ
イ１のメモリセルに書込む書込回路６と、選択されたメ
モリセルからデータを読出し外部へ出力する読出回路７
及び出力回路８と、所定の周波数のクロック信号ＣＫを
発生する発振器１１と、リセット信号Ｒ８により初期化
されてりｐツク信号ＣＫのカウントを開始し、書込み時
間を決定する予め設定されたカウント値に達したとき終
了信号ＥＮＤを発生するカウンタ１２と、書込み信号Ｗ
Ｅ、消去信号ＥＲの一方が入力されるとリセット信号Ｒ
８を発生すると共に昇圧信号０ＰＥＮをアクティブにし
、終了信号ＥＮＤが入力されると昇圧信号０ＰＥＮをイ
ンアクティブにする制御回路１３と、昇圧信号ＣＰＥＮ
がアクティブの間クロック信号ＣＫを昇圧して約２０Ｖ
の昇圧電圧ＶＰＰ、を発生しＥＥＦＲＯＭセルアレイ１
に書込み、消去用の高電圧として供給する昇圧器１６と
を有する構成となっていた。Conventionally, this type of electrically erasable programmable memory has an EEPROM cell array 1 in which a plurality of electrically programmable and erasable memory cells are arranged, as shown in FIG.
and an address latch circuit 22 for selecting a predetermined memory cell of this memory cell array 1. A row selection circuit 3. and a column selection circuit 4, a write data latch circuit 5 that latches write data in response to a write signal WE, and a write circuit that writes output data of the write data latch circuit 5 to a selected memory cell of the EEPROM cell array 1. 6, and a read circuit 7 that reads data from the selected memory cell and outputs it to the outside.
and an output circuit 8, an oscillator 11 that generates a clock signal CK of a predetermined frequency, and a preset count value that is initialized by a reset signal R8 and starts counting the clock signal CK and determines the write time. a counter 12 that generates an end signal END when reaching END, and a write signal W
E, when one of the erase signals ER is input, the reset signal R
a control circuit 13 which generates a boost signal CPEN and makes a boost signal 0PEN active, and makes the boost signal 0PEN inactive when an end signal END is input;
While active, the clock signal CK is boosted to approximately 20V.
A boosted voltage VPP of EEFROM cell array 1 is generated.
The configuration includes a booster 16 that supplies a high voltage for writing and erasing.
次に、この回路の動作について、書込み時を例に説明す
る。Next, the operation of this circuit will be explained using writing as an example.
第４図はこの回路の書込み時の動作を説明するための各
部信号の波形図である。FIG. 4 is a waveform diagram of various signals for explaining the operation of this circuit during writing.
書込み時には、第５図（ａ）に示すように、メモリセル
ＭＣのドレインに高電圧の昇圧電圧ＶＰＰ。During writing, as shown in FIG. 5(a), a high boosted voltage VPP is applied to the drain of the memory cell MC.
を印加しゲートを接地電位ＧＮＤに数ｍｓ以上保つ必要
がある。It is necessary to apply this voltage and maintain the gate at the ground potential GND for several milliseconds or more.
書込みを行なうときは、アドレスをアドレスラッチ回路
２に、書込みデータを書込データラッチ回路５に与え書
込み信号ＷＥをアクティブにする。書込み信号ＷＥがア
クティブになると制御回路１３はリセット信号Ｒ８を発
生し、昇圧信号ＣＰＥＮをアクティブにする。昇圧信号
０ＰＥＮにより昇圧器１６が起動され高電圧の昇圧電圧
ＶＰＰｘを発生し始める。同時にリセット信号Ｒ３によ
りカウンタ１２がクリアされ、メモリセルＭＣに高電圧
を印加しておく時間をカウントし始める。When writing, the address is given to the address latch circuit 2, the write data is given to the write data latch circuit 5, and the write signal WE is activated. When the write signal WE becomes active, the control circuit 13 generates a reset signal R8 and makes the boost signal CPEN active. The booster 16 is activated by the boost signal 0PEN and begins to generate a high boosted voltage VPPx. At the same time, the counter 12 is cleared by the reset signal R3 and starts counting the time during which the high voltage is applied to the memory cell MC.
モして昇圧器１６で発生された昇圧電圧Ｖ Ｐ Ｐ ｘ
は、書込データラッチ回路５の内容により書込みが必要
な場合に書込回路６を通して、アドレスラッチ回路２に
与えられたアドレスに基づいて、行選択回路３１列選択
回路４によりＥＥＰＲＯＭセルアレイ１の中から選択さ
れたメモリセルＭＣのドレインに印加される。The boosted voltage V P P x generated by the booster 16
When writing is required due to the contents of the write data latch circuit 5, the row select circuit 31 and column select circuit 4 select the contents of the EEPROM cell array 1 based on the address given to the address latch circuit 2 through the write circuit 6. is applied to the drain of the selected memory cell MC.
昇圧器１６は、昇圧信号ＣＰＥＮがアクティブの期間中
同一の昇圧動作を行っている。The booster 16 performs the same boosting operation while the boosting signal CPEN is active.
昇圧器１６は、第６図に示すようなトランジスタＱとキ
ャパシタＣとの多段構成となっており、この昇圧器１６
で消費される電流は昇圧動作期間中一定である。The booster 16 has a multi-stage configuration of a transistor Q and a capacitor C as shown in FIG.
The current consumed by the booster is constant during the boost operation.
上述した従来の電気的に消去可能なプログラマブルメモ
リは、書込み、消去に必要な期間、すなわち昇圧信号Ｃ
ＰＥＮがアクティブの期間、昇圧器１６が同一の昇圧動
作を行っているので、この間開−の電流が消費され、消
費電流が大きくなるという問題点がある。この消費電流
は、例えば、数ｍＡ程度の電流が約１０ｍｓ必要となる
。The above-mentioned conventional electrically erasable programmable memory has a period required for writing and erasing, that is, a boosted signal C.
Since the booster 16 performs the same boosting operation while PEN is active, open current is consumed during this period, resulting in an increase in current consumption. This current consumption requires, for example, a current of several mA for about 10 ms.
本発明の目的は、書込み、消去時の消費電流を低減する
ことができる電気的に消去可能なプログラマブルメモリ
を提供することにある。An object of the present invention is to provide an electrically erasable programmable memory that can reduce current consumption during writing and erasing.
本発明の電気的に消去可能なプログラマブルメモリは、
電気的に書込み、消去可能な複数のメモリセルを配列し
たメモリセルアレイと、所定の周波数のクロック信号を
発生する発振器と、リセ。The electrically erasable programmable memory of the present invention includes:
A memory cell array consisting of a plurality of electrically programmable and erasable memory cells, an oscillator that generates a clock signal of a predetermined frequency, and a recess.
ト信号により初期化されて前記クロック信号のカウント
を開始し第１のカウント値になったとぎ終了信号を発生
する第１のカウンタと、前記リセット信号により初期化
されて前記クロック信号のカウントを開始し前記第１の
カウント値より小さい第２のカウント値になったときオ
ーバーフロー信号を発生する第２のカウンタと、書込み
信号、消去信号の一方が入力されると前記リセット信号
を発生すると共に第１の昇圧信号をアクティブにし、前
記終了信号が入力されると前記第１の昇圧信号をインア
クティブにする制御回路と、前記第１の昇圧信号がアク
ティブのとき前記クロック信号を昇圧して第１の昇圧電
圧を発生する第１の昇圧器と、前記リセット信号が入力
されると７クテイフになり前記オーバーフロー信号が入
力されるとインアクティブになる第２の昇圧信号を発生
する論理回路と、前記第１の昇圧器より昇圧能力が大き
く前記第２の昇圧信号がアクティブのとき前記クロック
信号を昇圧して第２の昇圧電圧を発生しこの第２の昇圧
電圧を前記第１の昇圧電圧と共に前記メモリセルアレイ
に書込み、消去用の高電圧として供給する第２の昇圧器
とを有している。a first counter that is initialized by the reset signal and starts counting the clock signal, and generates an end signal when the count reaches a first count value; and a first counter that is initialized by the reset signal and starts counting the clock signal. a second counter that generates an overflow signal when a second count value smaller than the first count value; and a second counter that generates the reset signal when one of a write signal and an erase signal is input; a control circuit that activates a boost signal of the clock signal and inactivates the first boost signal when the end signal is input; a first booster that generates a boosted voltage; a logic circuit that generates a second boosted signal that becomes 7-state when the reset signal is input and becomes inactive when the overflow signal is input; When the second boost signal is active, the second boost signal is boosted to generate a second boost voltage, and this second boost voltage is applied to the memory together with the first boost voltage. A second booster supplies a high voltage for writing and erasing to the cell array.
ＥＥＰＲＯＭセルアレイのメモリセル（ＭＣ）は、原理
的に書込み、消去に高電圧を必要としても電流は必要と
しないので、昇圧器の負荷が大きいのは高電圧の立上が
り時のみである。従って昇圧器に高い昇圧能力が要求さ
れる高電圧の立上がり時のみ、昇圧器の昇圧能力を大き
くし、立上がり完了後は昇圧能力を既に得られている高
電圧を維持するのに必要充分な程度になるように低くし
ても構わない。本発明では２つの昇圧器を設けてこれを
制御している。Since the memory cells (MC) of the EEPROM cell array require high voltage for writing and erasing in principle, they do not require current, so the load on the booster is heavy only when the high voltage rises. Therefore, the boosting capacity of the booster is increased only when the high voltage is rising, which requires a high boosting capacity, and after the rising is completed, the boosting capacity is increased to the extent necessary and sufficient to maintain the high voltage that has already been obtained. It doesn't matter if it's as low as possible. In the present invention, two boosters are provided and controlled.
昇圧器を流れる電流は昇圧能力に依存するので、が゛
本発明によれば大きい電流に流れるのは高電圧の立上が
り時のみとなり、高電圧の立上がり完了後は昇圧器での
消費電流は小さくなる。書込みに必要な時間全体と較べ
れば、高電圧の立上がりに必要な時間は非常に小さいの
で、書込み、消去動作で消費される電流を小さくするこ
とができる。Since the current flowing through the booster depends on the boosting capacity, according to the present invention, a large current flows only when the high voltage rises, and after the high voltage has finished rising, the current consumption in the booster becomes small. . Compared to the entire time required for writing, the time required for the high voltage to rise is very small, so the current consumed in writing and erasing operations can be reduced.
次に、本発明の実施例について図面を参照して説明する
。Next, embodiments of the present invention will be described with reference to the drawings.
第１図は本発明の一実施例を示すブロック図である。FIG. 1 is a block diagram showing one embodiment of the present invention.
この実施例において、ＥＥＰＲＯＭセルアレイ１、アド
レスラッチ回路２１行選択回路３２列選択回路４．書込
データラッチ回路５．書込回路６、読出回路７．出力回
路８．及び発振器１１は従来例と同様の構成となってい
る。In this embodiment, an EEPROM cell array 1, an address latch circuit 21, a row selection circuit 32, a column selection circuit 4. Write data latch circuit5. Write circuit 6, read circuit 7. Output circuit 8. And the oscillator 11 has the same structure as the conventional example.
この実施例が従来例と異なる部分は、発振器１１の出力
のクロック信号ＣＫを入力して昇圧電圧ＶＰＰを発生す
るまでの部分であり、この部分は、リセット信号Ｒ−８
により初期化されてクロック信号ＣＫのカウントを開始
し第１のカウント値になったとき終了信号ＥＮＤを発生
する第１のカウンタ１２Ａと、リセット信号Ｒ８により
初期化されてクロック信号ＣＫのカウントを開始し前記
第１のカウント値より小さい第２のカウント値になった
ときオーバーフロー信号ＯＦを発生する第２０カウンタ
１２Ｂと、書込み信号ＷＥ、消去信号ＥＲの一方が入力
されるとリセット信号ＲＳを発生すると共に第１の昇圧
信号ＣＰＥＮＩをアクティブにし、終了信号ＥＮＤが入
力されると第１の昇圧信号ＣＰＥＮＩをインアクティブ
にする制御回路１３と、第１の昇圧信号ＣＰＥＮＩがア
クティブのときクロック信号ＣＫを昇圧して第１の昇圧
電圧ＶＰＰ１を発生する第１の昇圧器１６Ａと、リセッ
ト信号Ｒ３が入力されるとアクティブになりオーバーフ
ロー信号ＯＦが入力されるとインアクティブになる第２
の昇圧信号ＣＰＥＮ２を発生する論理回路のフリップフ
ロップ１４及びＡＮＤ回路１５と、第１の昇圧器１６Ａ
より昇圧能力が大きく第２の昇圧信号ＣＰＥＮ２がアク
ティブのときクロック信号ＣＫを昇圧して第２の昇圧電
圧ＶＰＰ２を発生しこの第２の昇圧電圧ＶＰＰ２を第１
の昇圧電圧ＶＰＰＩと共にＥＥＰＲＯＭセルアレイセル
書込み、消去用の高電圧（ＶＰＰ）として供給する第２
の昇圧器１６Ｂとを有する構成となっている。The difference between this embodiment and the conventional example is the part from inputting the clock signal CK output from the oscillator 11 to generating the boosted voltage VPP.
a first counter 12A that is initialized by R8 to start counting the clock signal CK and generates an end signal END when the first count value is reached; and a first counter 12A that is initialized by the reset signal R8 to start counting the clock signal CK. A 20th counter 12B generates an overflow signal OF when a second count value is smaller than the first count value, and generates a reset signal RS when one of the write signal WE and erase signal ER is input. a control circuit 13 that activates a first boost signal CPENI at the same time and inactivates the first boost signal CPENI when an end signal END is input; and boosts a clock signal CK when the first boost signal CPENI is active. a first booster 16A that generates a first boosted voltage VPP1; and a second booster 16A that becomes active when a reset signal R3 is input and becomes inactive when an overflow signal OF is input.
The flip-flop 14 and the AND circuit 15, which are logic circuits that generate the boost signal CPEN2, and the first booster 16A
When the second boosted signal CPEN2, which has a larger boosting capability, is active, it boosts the clock signal CK to generate a second boosted voltage VPP2, and this second boosted voltage VPP2 is applied to the first boosted voltage VPP2.
The second voltage is supplied as a high voltage (VPP) for writing and erasing EEPROM cell array cells together with the boosted voltage VPPI.
The configuration includes a booster 16B.
次に、この実施例の動作について、書込み時を例に説明
する。Next, the operation of this embodiment will be explained using writing as an example.
第２図はこの実施例の書込み時の動作を説明するための
各部信号の波形図である。FIG. 2 is a waveform diagram of various signals for explaining the write operation of this embodiment.
書込み動作時、まず始めに、書込み信号ＷＥがアクティ
ブとなることにより、昇圧信号ＣＰＥＮ１がアクティブ
となり昇圧器１６Ａが起動され、また、リセット信号Ｒ
８がアクティブとなりカウンタ１２Ａがリセットされ、
カウンタ１２Ａは高電圧（ＶＰＰ）を印加しておく時間
をカウントし始めるまでは従来例と同様である。During a write operation, first of all, when the write signal WE becomes active, the boost signal CPEN1 becomes active and the booster 16A is activated, and the reset signal R is activated.
8 becomes active and counter 12A is reset,
The counter 12A is the same as the conventional example until it starts counting the time during which the high voltage (VPP) is applied.
本実施例では、さらにリセット信号Ｒ３によりフリップ
フロップ１４がリセットされ、切換え信号ＣＮＴか高レ
ベルとなり、それに従い第２の昇圧信号０ＰＥＮ２もア
クティブとなり昇圧器１６Ｂも起動される。また、リセ
ット信号Ｒ８により同時にカウンタ１２８がリセットさ
れカウントを開始する。昇圧電圧ＶＰＰは、昇圧能力の
大きな昇圧器１６．が起動されているため昇圧に充分な
能力を発揮し、第２図で示すように立上がっていく。In this embodiment, the flip-flop 14 is further reset by the reset signal R3, the switching signal CNT becomes high level, and accordingly the second boost signal 0PEN2 becomes active and the booster 16B is also activated. Further, the counter 128 is simultaneously reset by the reset signal R8 and starts counting. The boosted voltage VPP is generated by a booster 16. with a large boosting ability. Since it is activated, sufficient ability to boost the voltage is exhibited, and the voltage rises as shown in Figure 2.
次に、昇圧電圧ＶＰＰが立上がり安定したところで、カ
ウンタ１２Ｂはオーバーフロー信号ＯＦを出力しフリッ
プフロップ１４をセットする。すると切換え信号ＣＮＴ
は低レベルとなり、そｈ）こ従いＡＮＤ回路１５により
第２の昇圧信号ＣＰＥＮ２はインアクティブになる。こ
れにより、以降は大きな昇圧能力を持つ、すなわち大き
な電流を消費する昇圧器１６１１が停止し、昇圧電圧Ｖ
ＰＰのレベルを維持するのに必要充分な能力を持つ昇圧
器１６Ａのみが動作するので、昇圧器】６Ａ。Next, when the boosted voltage VPP rises and stabilizes, the counter 12B outputs an overflow signal OF to set the flip-flop 14. Then the switching signal CNT
becomes low level, and accordingly, the second boosted signal CPEN2 becomes inactive by the AND circuit 15. As a result, the booster 1611, which has a large boosting ability, that is, consumes a large current, is stopped, and the boosted voltage V
Since only the booster 16A with the necessary and sufficient capacity to maintain the level of PP operates, the booster 16A.
１６Ｂ全体で消費される電流は第２図に示すように小さ
くなる。The current consumed by the entire 16B becomes small as shown in FIG.
この状態で書込みに必要な時間が経過すると、カウンタ
１２Ａがオーバーフローし終了信号ＥＮＤがアクティブ
となり、昇圧電圧ＶＰＰは接地電位となり、書込み動作
は終了する。When the time required for writing has elapsed in this state, the counter 12A overflows, the end signal END becomes active, the boosted voltage VPP becomes the ground potential, and the writing operation ends.
以上書込み動作を例に取り説明したが、消去動作でも高
電圧（ＶＰＰ）がメモリセルのゲートに印加され、メモ
リセルのソースが接地電位に切換えられる以外は書込み
動作と同様である。Although the write operation has been described above as an example, the erase operation is similar to the write operation except that a high voltage (VPP) is applied to the gate of the memory cell and the source of the memory cell is switched to the ground potential.
以上説明したように本発明は、昇圧開始時から昇圧電圧
が静定するまでの所定の期間には２つの昇圧器を並列に
動作させ、昇圧電圧が静定した後は昇圧能力の小さい昇
圧器のみを動作させて昇圧電圧のレベルを維持する構成
とすることにより、昇圧電圧静定後は昇圧能力が大きい
昇圧器は動作を停止するのでこの昇圧器による電流の消
費をなくすことができ、従って昇圧器全体の消費電流を
低減することができる効果がある。As explained above, the present invention operates two boosters in parallel during a predetermined period from the start of boosting until the boosted voltage stabilizes, and after the boosted voltage stabilizes, the booster with smaller boosting capacity is operated. By maintaining the level of the boosted voltage by operating only the boosted voltage, the booster with a large boosting capacity will stop operating after the boosted voltage has stabilized, so current consumption by this booster can be eliminated. This has the effect of reducing the current consumption of the entire booster.
第１図及び第２図はそれぞれ本発明の一実旅例を示す回
路図及び実施例の動作、効果を説明するための各部信号
の波形図、第３図及び第４図はそれぞれ従来の電気的に
消去可能なプロクラマブルメモリー例を示すブロック図
及びこの例の動作を説明するための各部信号の波形図、
第５図及び第６図はそれぞれ第３図に示された従来例の
メモリセルの回路図及び昇圧器の回路図である。
１・・・・・ＥＥＰＲＯＭセルアレイ、２・ ・・アド
レスラッチ回路、３・・・・・行選択回路、４・・・・
・列選択回路、５・・・・・書込データラッチ回路、６
・・・・・書込回路、７・・・・・・読出回路、８・・
・・・出力回路、］ｌ・・・・・発振器、１２．１２Ａ
、１２Ｂ・・・・・カウンタ、１３ ・・・制御回路、
１４・・・・・フリップフロップ、１５・・・・・・Ａ
ＮＤ回路、１６．１６Ａ、１６Ｂ・・印昇圧器、Ｃ・・
・・・・キャパシタ、Ｇ・・・・・ＮＡＮＤゲート、工
■・・・・・・インバータ、ＭＣ・・・・・メモリセル
、Ｑ・・・・・・トランジスタ。
代理人 弁理士 内 原 晋
刀 １ 図
ＷＥ ＋＋
ｃｐＥＮ？ｊ □ −−一、′克
２ 又
７ ３ 図
ＷＥ ＋＋見 ４
図1 and 2 are a circuit diagram showing an example of the present invention and waveform diagrams of signals in each part to explain the operation and effects of the embodiment, and FIGS. 3 and 4 are respectively diagrams of conventional electrical A block diagram showing an example of a programmable memory that can be erased automatically, and a waveform diagram of signals of each part to explain the operation of this example,
5 and 6 are a circuit diagram of a conventional memory cell and a booster shown in FIG. 3, respectively. 1...EEPROM cell array, 2...Address latch circuit, 3...Row selection circuit, 4...
・Column selection circuit, 5...Write data latch circuit, 6
...Write circuit, 7...Read circuit, 8...
...Output circuit, ]l ...Oscillator, 12.12A
, 12B... Counter, 13... Control circuit,
14...Flip-flop, 15...A
ND circuit, 16.16A, 16B...signal booster, C...
... Capacitor, G ... NAND gate, Engineering ■ ... Inverter, MC ... Memory cell, Q ... Transistor. Agent Patent Attorney Shinto Uchihara 1 Figure WE ++
cpEN? j □ −−１、′c
2 Also 7 3 Figure WE ++ See 4
figure
Claims (1)
たメモリセリアレイと、所定の周波数のクロック信号を
発生する発振器と、リセット信号により初期化されて前
記クロック信号のカウントを開始し第１のカウント値に
なったとき終了信号を発生する第１のカウンタと、前記
リセット信号により初期化されて前記クロック信号のカ
ウントを開始し前記第１のカウント値より小さい第２の
カウント値になったときオーバーフロー信号を発生する
第２のカウンタと、書込み信号、消去信号の一方が入力
されると前記リセット信号を発生すると共に第１の昇圧
信号をアクティブにし、前記終了信号が入力されると前
記第１の昇圧信号をインアクティブにする制御回路と、
前記第１の昇圧信号がアクティブのとき前記クロック信
号を昇圧して第１の昇圧電圧を発生する第１の昇圧器と
、前記リセット信号が入力されるとアクティブになり前
記オーバーフロー信号が入力されるとインアクティブに
なる第２の昇圧信号を発生する論理回路と、前記第１の
昇圧器より昇圧能力が大きく前記第２の昇圧信号がアク
ティブのとき前記クロック信号を昇圧して第２の昇圧電
圧を発生しこの第２の昇圧電圧を前記第１の昇圧電圧と
共に前記メモリセルアレイに書込み、消去用の高電圧と
して供給する第２の昇圧器とを有することを特徴とする
電気的に消去可能なプログラマブルメモリ。a memory cell array in which a plurality of electrically writable and erasable memory cells are arranged; an oscillator that generates a clock signal of a predetermined frequency; a first counter that generates an end signal when a count value is reached; and a second counter that is initialized by the reset signal to start counting the clock signal and when a second count value is smaller than the first count value. a second counter that generates an overflow signal, generates the reset signal and activates the first boost signal when one of the write signal and the erase signal is input, and activates the first boost signal when the end signal is input; a control circuit that inactivates the boost signal of the
a first booster that boosts the clock signal to generate a first boosted voltage when the first boost signal is active; and a first booster that becomes active and receives the overflow signal when the reset signal is input; a logic circuit that generates a second boost signal that becomes inactive when the boost signal is active, and a logic circuit that boosts the clock signal and generates a second boost voltage when the second boost signal is active and a second booster that generates a second boosted voltage and writes this second boosted voltage to the memory cell array together with the first boosted voltage and supplies it as a high voltage for erasing. programmable memory.
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|---|---|---|---|
| JP31204690A JP3087304B2 (en) | 1990-11-16 | 1990-11-16 | Electrically erasable programmable memory |
Applications Claiming Priority (1)
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| JP31204690A JP3087304B2 (en) | 1990-11-16 | 1990-11-16 | Electrically erasable programmable memory |
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| JP31204690A Expired - Fee Related JP3087304B2 (en) | 1990-11-16 | 1990-11-16 | Electrically erasable programmable memory |
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| Country | Link |
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| JP (1) | JP3087304B2 (en) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07244990A (en) * | 1994-02-28 | 1995-09-19 | Nec Corp | Power source circuit for semiconductor storage device |
| US5999475A (en) * | 1997-08-27 | 1999-12-07 | Mitsubishi Denki Kabushiki Kaisha | Internal potential generation circuit that can output a plurality of potentials, suppressing increase in circuit area |
-
1990
- 1990-11-16 JP JP31204690A patent/JP3087304B2/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07244990A (en) * | 1994-02-28 | 1995-09-19 | Nec Corp | Power source circuit for semiconductor storage device |
| US5999475A (en) * | 1997-08-27 | 1999-12-07 | Mitsubishi Denki Kabushiki Kaisha | Internal potential generation circuit that can output a plurality of potentials, suppressing increase in circuit area |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3087304B2 (en) | 2000-09-11 |
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