JPH04181416A - ラジアル・バス - Google Patents
ラジアル・バスInfo
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- JPH04181416A JPH04181416A JP30884790A JP30884790A JPH04181416A JP H04181416 A JPH04181416 A JP H04181416A JP 30884790 A JP30884790 A JP 30884790A JP 30884790 A JP30884790 A JP 30884790A JP H04181416 A JPH04181416 A JP H04181416A
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- JP
- Japan
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- transmission
- bus
- lines
- matching circuit
- bus wiring
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Links
- 230000005540 biological transmission Effects 0.000 claims abstract description 43
- 239000004020 conductor Substances 0.000 abstract description 4
- 230000008054 signal transmission Effects 0.000 description 9
- 230000006698 induction Effects 0.000 description 6
- 230000015654 memory Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000005855 radiation Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/14—Structural association of two or more printed circuits
Landscapes
- Small-Scale Networks (AREA)
- Structure Of Printed Boards (AREA)
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野)
本発明は、コンピュータを構成するCPUやメモリなど
の各構成要素を電気的に接続するバスの改良に関する。
の各構成要素を電気的に接続するバスの改良に関する。
(従来の技術)
従来、コンピュータのハードウェアの構成の一例として
は、第8図に示すようにCPUやメモリなどの各構成要
素をプリント基板1.上に実装し、その各プリント基板
1を各実装面が平行になるようにコネクタ2にそれぞれ
接続し、各コネクタ2はさらに相互に電気的に接続して
データ・バス、制御バス、アドレス・バスなどからなる
バス3を平面的に形成したものが知られている。
は、第8図に示すようにCPUやメモリなどの各構成要
素をプリント基板1.上に実装し、その各プリント基板
1を各実装面が平行になるようにコネクタ2にそれぞれ
接続し、各コネクタ2はさらに相互に電気的に接続して
データ・バス、制御バス、アドレス・バスなどからなる
バス3を平面的に形成したものが知られている。
(発明が解決しようとする課題)
このように、従来はバス3を平面的に形成し、このバス
3の長さ方向に複数のプリント基板1を平行に配置する
ので、CPUやメモリなどの各構成要素が多くてプリン
ト基板1の個数が多い場合には、プリント基板1の間の
距離の格差が拡大する上に、その距離もまちまちとなる
。
3の長さ方向に複数のプリント基板1を平行に配置する
ので、CPUやメモリなどの各構成要素が多くてプリン
ト基板1の個数が多い場合には、プリント基板1の間の
距離の格差が拡大する上に、その距離もまちまちとなる
。
そのため、従来のバスでは、CPUやメモリなどの各構
成要素間の伝送距離の違いにともない伝送時間がまちま
ちとなってその時間差制御が必要になり、伝送制御が複
雑化して信号の高速伝送化が困難となり、データの高速
処理化が困難であるという問題が生じていた。
成要素間の伝送距離の違いにともない伝送時間がまちま
ちとなってその時間差制御が必要になり、伝送制御が複
雑化して信号の高速伝送化が困難となり、データの高速
処理化が困難であるという問題が生じていた。
そこで、本発明は、誤伝送がなく信号の高速伝送を実現
でき、しかも外部雑音の影響と信号の漏洩とをそれぞれ
防止できるバスを提供することを目的とする。
でき、しかも外部雑音の影響と信号の漏洩とをそれぞれ
防止できるバスを提供することを目的とする。
(課題を解決するための手段)
かかる目的を達成するために、本発明は以下のように構
成した。
成した。
すなわち、本発明は、表側信号線と裏側信号線とを絶縁
板を介して交差するように共通接続点を中心に絶縁板の
表裏に放射状に配列し、これら関連する両信号線を導通
孔を介在して交互に接続して長さの等しい伝送線路を複
数個放射状に形成し、当該複数個の各伝送線路の各先端
を整合回路の一端にそれぞれ接続したバス配線板を同一
軸線上に重ねて複数個配置し、 前記各整合回路の各他端を、前記各バス配線板の周縁に
沿って外方に向けて配列した各処理要素の外部接続部に
電気的に接続することを特徴とする。
板を介して交差するように共通接続点を中心に絶縁板の
表裏に放射状に配列し、これら関連する両信号線を導通
孔を介在して交互に接続して長さの等しい伝送線路を複
数個放射状に形成し、当該複数個の各伝送線路の各先端
を整合回路の一端にそれぞれ接続したバス配線板を同一
軸線上に重ねて複数個配置し、 前記各整合回路の各他端を、前記各バス配線板の周縁に
沿って外方に向けて配列した各処理要素の外部接続部に
電気的に接続することを特徴とする。
(作用)
このように構成する本発明では、同一軸線上に重ねたバ
ス配線板に形成される関連するツイスト状態の伝送線路
の集合の単位が並列バスを形成し、その関連する各伝送
線路をデータ線、アドレス線、制御線などにそれぞれ割
り当てる。
ス配線板に形成される関連するツイスト状態の伝送線路
の集合の単位が並列バスを形成し、その関連する各伝送
線路をデータ線、アドレス線、制御線などにそれぞれ割
り当てる。
また、本発明では、ツイスト状態の伝送線路はその長さ
がそれぞれ等しく、しかもその各伝送線路の各一端を整
合回路にそれぞれ接続するので、各処理要素の間はいず
れも電気的に等距離となり全ての処理要素間の伝送距離
が均一化する上に、伝送線路で信号の反射が起こりにく
い。従って、本発明では、信号の高速伝送が実現でき、
しかも信号の伝送誤りが生じにくい。
がそれぞれ等しく、しかもその各伝送線路の各一端を整
合回路にそれぞれ接続するので、各処理要素の間はいず
れも電気的に等距離となり全ての処理要素間の伝送距離
が均一化する上に、伝送線路で信号の反射が起こりにく
い。従って、本発明では、信号の高速伝送が実現でき、
しかも信号の伝送誤りが生じにくい。
さらに本発明では、各伝送線路をツイスト状態とするの
で、静電誘導や磁気誘導がなくなって外部雑音に強くな
るうえに伝送線路からの不要輻射が生じない。従って、
本発明では外部雑音の影響と信号の漏洩とを防止でき、
これは上述の信号の高速伝送化や、信号の伝送誤りの低
減化の向上に寄与できる。
で、静電誘導や磁気誘導がなくなって外部雑音に強くな
るうえに伝送線路からの不要輻射が生じない。従って、
本発明では外部雑音の影響と信号の漏洩とを防止でき、
これは上述の信号の高速伝送化や、信号の伝送誤りの低
減化の向上に寄与できる。
(実施例)
以下、図面を参照して本発明実施例について説明する。
バス配線板5は、第1図に示すように絶縁板の表裏に後
述する形態で導体パターンを形成した両面プリント基板
からなる。
述する形態で導体パターンを形成した両面プリント基板
からなる。
すなわち、バス配線板5は、導体パターンからなる表側
信号線6と裏側信号線7とを、絶縁板を介して交差する
ように絶縁板の中央の共通接続点を中心に絶縁板の表裏
に放射状に配列し、これら関連する表側信号線6と裏側
信号線7とを導通孔8を介在して交互に接続し、長さの
等しい伝送線路を複数個放射状に形成する(第1図参照
)。
信号線6と裏側信号線7とを、絶縁板を介して交差する
ように絶縁板の中央の共通接続点を中心に絶縁板の表裏
に放射状に配列し、これら関連する表側信号線6と裏側
信号線7とを導通孔8を介在して交互に接続し、長さの
等しい伝送線路を複数個放射状に形成する(第1図参照
)。
各伝送線路を形成する終端の表側信号線6と裏側信号線
7の各一端は、整合回路9を形成する絶縁板の表側の抵
抗R1と絶縁板の裏側の抵抗R1との各一端にそれぞれ
接続する(第2図および第3図参照)。抵抗R1として
は、印刷抵抗やチップ抵抗などが好適である。
7の各一端は、整合回路9を形成する絶縁板の表側の抵
抗R1と絶縁板の裏側の抵抗R1との各一端にそれぞれ
接続する(第2図および第3図参照)。抵抗R1として
は、印刷抵抗やチップ抵抗などが好適である。
絶縁板の表側の抵抗R1の他端は、導体10を介してバ
ス配線板5の表側外周部に等間隔に設けた接続端子11
と接続する。絶縁板の裏側の抵抗R1の他端は、導通孔
12を介在して絶縁板の表側に配置する抵抗R2の一端
と接続し、抵抗R2の他端を接続端子11と接続する。
ス配線板5の表側外周部に等間隔に設けた接続端子11
と接続する。絶縁板の裏側の抵抗R1の他端は、導通孔
12を介在して絶縁板の表側に配置する抵抗R2の一端
と接続し、抵抗R2の他端を接続端子11と接続する。
抵抗R2としては、抵抗R1と同様に印刷抵抗やチップ
抵抗などが好適である。
抵抗などが好適である。
このように構成するバス配線板5は、第4図に示すよう
に上下方向の同一軸線上に等間隔隔てて、かつ各バス配
線板5の各信号線6.7がそれぞれ同位相になるように
、所定の個数を配置する。従って、これら同位相に配置
される関連のある信号線6,7の集合の単位が、並列バ
スをそれぞれ形成する。この並列バスを形成する各信号
線6.7は、データ線、アドレス線、制御線などにそれ
ぞれ割当てる。
に上下方向の同一軸線上に等間隔隔てて、かつ各バス配
線板5の各信号線6.7がそれぞれ同位相になるように
、所定の個数を配置する。従って、これら同位相に配置
される関連のある信号線6,7の集合の単位が、並列バ
スをそれぞれ形成する。この並列バスを形成する各信号
線6.7は、データ線、アドレス線、制御線などにそれ
ぞれ割当てる。
そして、このように配置したバス配線板5の周縁に沿っ
て処理要素13を実装したプリント基板14を直立させ
て放射状に配列する(第5図参照)。各プリント基板1
4に設けた外部接続端子15は、コネクタ(図示せず)
を介在してバス配線板5の対応する各接続端子11に電
気的に接続する。
て処理要素13を実装したプリント基板14を直立させ
て放射状に配列する(第5図参照)。各プリント基板1
4に設けた外部接続端子15は、コネクタ(図示せず)
を介在してバス配線板5の対応する各接続端子11に電
気的に接続する。
なお、バス配線板5の各接続端子11には、第2図に示
すように上記のコネクタの各接続ピンを着脱自在なソケ
ット16を取り付けておく。
すように上記のコネクタの各接続ピンを着脱自在なソケ
ット16を取り付けておく。
各プリント基板]−4に搭載する処理要素13としては
、プロセッサ(CPU)や各種のメモリのほかに、キー
ボードや表示装置などの入出力装置を制御する入出カプ
ロセッサがある。
、プロセッサ(CPU)や各種のメモリのほかに、キー
ボードや表示装置などの入出力装置を制御する入出カプ
ロセッサがある。
次に、上記のように構成するバス配線板5の中心から半
径方向に信号線6,7により構成される一つの伝送線路
の高周波信号における等価回路は、第6図に示すように
なる。
径方向に信号線6,7により構成される一つの伝送線路
の高周波信号における等価回路は、第6図に示すように
なる。
第6図において、C1は抵抗R1の両端における静電容
量、C2は信号線6.7間などで形成される静電容量で
ある。そして、これら静電容量C1および静電容量C2
は、抵抗R1および抵抗R2と組み合わさって図示のよ
うな整合回路9を形成する。
量、C2は信号線6.7間などで形成される静電容量で
ある。そして、これら静電容量C1および静電容量C2
は、抵抗R1および抵抗R2と組み合わさって図示のよ
うな整合回路9を形成する。
次に、整合回路9を形成する抵抗R1、抵抗R2の各値
の決定方法について説明する。
の決定方法について説明する。
いま、バス配線板5に信号線6,7により形成される放
射状の伝送線路をN本とすると、このバスは第6図で示
すような等価回路の伝送線路に、(N−1)本の同様の
等価回路の伝送線路が分岐接続したものと考えられる。
射状の伝送線路をN本とすると、このバスは第6図で示
すような等価回路の伝送線路に、(N−1)本の同様の
等価回路の伝送線路が分岐接続したものと考えられる。
従って、抵抗R1、抵抗R2の各値の決定に際しては、
上記の点を考慮するとともに、伝送線路の特性インピー
ダンスの値などを考慮し、伝送系全体でインピーダンス
の整合ができる最適値を求めればよい。
上記の点を考慮するとともに、伝送線路の特性インピー
ダンスの値などを考慮し、伝送系全体でインピーダンス
の整合ができる最適値を求めればよい。
そして、このようにして決定した抵抗R1、抵抗R2の
各値により各伝送線路の各整合回路9を形成すれば、伝
送線路における信号の不要な反射を抑制でき、各処理要
素13間では誤伝送なくデータの高速転送か可能となる
。
各値により各伝送線路の各整合回路9を形成すれば、伝
送線路における信号の不要な反射を抑制でき、各処理要
素13間では誤伝送なくデータの高速転送か可能となる
。
また、信号線路は表側信号線6と裏側信号線7とで形成
されるツイスト状態とするので、静電誘導や磁気誘導か
なくなって外部雑音に強くなるうえに伝送線路からの不
要輻射を抑制できる。
されるツイスト状態とするので、静電誘導や磁気誘導か
なくなって外部雑音に強くなるうえに伝送線路からの不
要輻射を抑制できる。
さらに本実施例のバスは、長さの等しいツイスト状態の
伝送線路を絶縁板の中心から放射状に複数個形成し、そ
の複数個の各伝送線路に整合回路9をそれぞれ接続した
バス配線板5を、同一軸線上に重ねて複数個配置して形
成した。従って、このバスを使用して第5図で示すよう
なコンピュータシステムを構成すると、接続する処理要
素13が多数であっても、バスの長さが全体的に短縮し
てコンパクト化できる。
伝送線路を絶縁板の中心から放射状に複数個形成し、そ
の複数個の各伝送線路に整合回路9をそれぞれ接続した
バス配線板5を、同一軸線上に重ねて複数個配置して形
成した。従って、このバスを使用して第5図で示すよう
なコンピュータシステムを構成すると、接続する処理要
素13が多数であっても、バスの長さが全体的に短縮し
てコンパクト化できる。
次に、バス配線板の他の実施例について第7図を参照し
て説明する。
て説明する。
このバス配線板17は、第1図で示すバス配線板5を2
枚使用し、L下方向において上側のバス配線板5の各信
号線6の中間に下側のバス配線板5の信号線6か位置す
るように、プリプレグ18を介在して両者を一体に積層
したものである。
枚使用し、L下方向において上側のバス配線板5の各信
号線6の中間に下側のバス配線板5の信号線6か位置す
るように、プリプレグ18を介在して両者を一体に積層
したものである。
このように構成するバス配線板17は、2枚のバス配線
板5の各接続端子11が千鳥状に配置されるので、接続
ピンが千鳥状に配置されたコネクタを用いて第5図のよ
うなコンピュータシステムを形成できる。
板5の各接続端子11が千鳥状に配置されるので、接続
ピンが千鳥状に配置されたコネクタを用いて第5図のよ
うなコンピュータシステムを形成できる。
(発明の効果)
以上のように、本発明では、ツイスト状態の伝送線路は
その長さがそれぞれ等しく、しかもその各伝送線路の各
一端を整合回路にそれぞれ接続するので、各処理要素の
間はいずれも電気的に等距離となり全ての処理要素間の
伝送距離が均一化する上に、伝送線路で信号の反射が起
こりにくい。
その長さがそれぞれ等しく、しかもその各伝送線路の各
一端を整合回路にそれぞれ接続するので、各処理要素の
間はいずれも電気的に等距離となり全ての処理要素間の
伝送距離が均一化する上に、伝送線路で信号の反射が起
こりにくい。
従って、本発明では、信号の高速伝送が実現でき、しか
も信号の伝送誤りが生じにくいという効果が得られる。
も信号の伝送誤りが生じにくいという効果が得られる。
また本発明では、各送線路をツイスト状態とするので、
静電誘導や磁気誘導がなくなって外部雑音に強くなるう
えに伝送線路からの不要輻射が生じない。従って、本発
明では外部雑音の影響と信号の漏洩とを防止できるとい
う効果が得られ、これは上述の信号の高速伝送化や、信
号の伝送誤りの低減化の向上に寄与できる。
静電誘導や磁気誘導がなくなって外部雑音に強くなるう
えに伝送線路からの不要輻射が生じない。従って、本発
明では外部雑音の影響と信号の漏洩とを防止できるとい
う効果が得られ、これは上述の信号の高速伝送化や、信
号の伝送誤りの低減化の向上に寄与できる。
第1図はバス配線板の一例を示す平面図、第2図はその
主要部を示す断面図、第3図は第2図の導体パターンと
抵抗の接続関係を示す斜視図、第4図はバス配線板の配
置例を示す図、第5図はバス配線板を使用してコンピュ
ータシステムを構成した斜視図、第6図はバス配線板の
中心から半径方向に構成される一つの伝送線路の高周波
信号における等価回路、第7図はバス配線板の他の実施
例を示す分解斜視図、第8図は従来の技術を説明する図
である。 5.17はバス配線板、6.7は信号線、9は整合回路
、13は処理要素である。 特許出願人 株式会社 ゲラフィコ 代理人 牧 舌部 (他3名) 第1図 第2図 第4図 第5図
主要部を示す断面図、第3図は第2図の導体パターンと
抵抗の接続関係を示す斜視図、第4図はバス配線板の配
置例を示す図、第5図はバス配線板を使用してコンピュ
ータシステムを構成した斜視図、第6図はバス配線板の
中心から半径方向に構成される一つの伝送線路の高周波
信号における等価回路、第7図はバス配線板の他の実施
例を示す分解斜視図、第8図は従来の技術を説明する図
である。 5.17はバス配線板、6.7は信号線、9は整合回路
、13は処理要素である。 特許出願人 株式会社 ゲラフィコ 代理人 牧 舌部 (他3名) 第1図 第2図 第4図 第5図
Claims (2)
- (1)表側信号線と裏側信号線とを絶縁板を介して交差
するように共通接続点を中心に絶縁板の表裏に放射状に
配列し、これら関連する両信号線を導通孔を介在して交
互に接続して長さの等しい伝送線路を複数個放射状に形
成し、当該複数個の各伝送線路の各先端を整合回路の一
端にそれぞれ接続したバス配線板を同一軸線上に重ねて
複数個配置し、 前記各整合回路の各他端を、前記各バス配線板の周縁に
沿って外方に向けて配列した各処理要素の外部接続部に
電気的に接続することを特徴とするラジアル・バス。 - (2)前記整合回路は、複数の抵抗、および前記伝送線
路間で形成される静電容量により形成してなることを特
徴とする請求項1に記載のラジアル・バス。
Priority Applications (8)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2308847A JPH0619693B2 (ja) | 1990-11-16 | 1990-11-16 | ラジアル・バス |
US07/774,812 US5210682A (en) | 1990-10-19 | 1991-10-11 | Radial type of parallel system bus structure having pairs of conductor lines with impedance matching elements |
IL99739A IL99739A0 (en) | 1990-10-19 | 1991-10-14 | Radial and parallel bus structure |
AU85908/91A AU8590891A (en) | 1990-10-19 | 1991-10-16 | Radial-and-parallel bus structure |
CA002053562A CA2053562A1 (en) | 1990-10-19 | 1991-10-16 | Radial-and-parallel bus structure |
EP91309574A EP0481779A1 (en) | 1990-10-19 | 1991-10-17 | Radial and parallel bus structure |
KR1019910018400A KR920008611A (ko) | 1990-10-19 | 1991-10-18 | 방사형 버스 |
NZ240286A NZ240286A (en) | 1990-10-19 | 1991-10-18 | Radial and parallel bus structure with impedance matching elements between printed radial conductor pairs |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2308847A JPH0619693B2 (ja) | 1990-11-16 | 1990-11-16 | ラジアル・バス |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04181416A true JPH04181416A (ja) | 1992-06-29 |
JPH0619693B2 JPH0619693B2 (ja) | 1994-03-16 |
Family
ID=17985992
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2308847A Expired - Lifetime JPH0619693B2 (ja) | 1990-10-19 | 1990-11-16 | ラジアル・バス |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0619693B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6600790B1 (en) | 1996-10-30 | 2003-07-29 | Hitachi, Ltd. | Gap-coupling bus system |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5488038A (en) * | 1977-12-24 | 1979-07-12 | Fujitsu Ltd | Data processor |
JPS6037268U (ja) * | 1983-08-20 | 1985-03-14 | 富士通株式会社 | プリント配線基板の装着構造 |
JPH01224820A (ja) * | 1988-03-04 | 1989-09-07 | Fujitsu Ltd | バス構成方法とバス回路 |
-
1990
- 1990-11-16 JP JP2308847A patent/JPH0619693B2/ja not_active Expired - Lifetime
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5488038A (en) * | 1977-12-24 | 1979-07-12 | Fujitsu Ltd | Data processor |
JPS6037268U (ja) * | 1983-08-20 | 1985-03-14 | 富士通株式会社 | プリント配線基板の装着構造 |
JPH01224820A (ja) * | 1988-03-04 | 1989-09-07 | Fujitsu Ltd | バス構成方法とバス回路 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6600790B1 (en) | 1996-10-30 | 2003-07-29 | Hitachi, Ltd. | Gap-coupling bus system |
Also Published As
Publication number | Publication date |
---|---|
JPH0619693B2 (ja) | 1994-03-16 |
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