JPH04180629A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH04180629A JPH04180629A JP30972990A JP30972990A JPH04180629A JP H04180629 A JPH04180629 A JP H04180629A JP 30972990 A JP30972990 A JP 30972990A JP 30972990 A JP30972990 A JP 30972990A JP H04180629 A JPH04180629 A JP H04180629A
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- Japan
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 9
- 239000010410 layer Substances 0.000 abstract description 16
- 230000001681 protective effect Effects 0.000 abstract description 5
- 230000003321 amplification Effects 0.000 abstract description 4
- 238000003199 nucleic acid amplification method Methods 0.000 abstract description 4
- 239000011229 interlayer Substances 0.000 abstract description 2
- 230000000694 effects Effects 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 238000009413 insulation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Electrodes Of Semiconductors (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特にメツシュエミッタ構造
を有する半導体装置のエミッタ電極の構造に間する。
を有する半導体装置のエミッタ電極の構造に間する。
従来のメツシュエミッタ構造を有する半導体装置の上面
図を第２図（ａ）に、そのＢ−Ｂ’線断面図を第２図（
ｂ）に示す、尚第２図（ａ）では表面保護膜を除いた場
合を示している。
図を第２図（ａ）に、そのＢ−Ｂ’線断面図を第２図（
ｂ）に示す、尚第２図（ａ）では表面保護膜を除いた場
合を示している。
第２図（ａ＞、（ｂ）に示されるように、コレクタ層と
なる低濃度Ｎ型領域７内には、ベース層となるＰ型領域
８が形成されており、このＰ型頭域８内にはエミツタ層
となるＮ型領域９が形成されている。Ｐ型頭域８上には
、ベース電極３との接触抵抗を下げるために高濃度Ｐ型
頭域１０が形成されている。チップ下側部分には、コレ
クタ層とのなる高濃度Ｎ型層６が形成されている。チッ
プ下面にはコレクタ電極４が形成されており、また、チ
ップ表面のエミッタコンタクト領域１内には、フィール
ド酸化膜１１Ａに格子状に形成された開孔を介してＮ型
領域９の一部と接触するエミッタ電極５Ａ、並びに高濃
度Ｐ型頭域１０と接触するベース電極３が形成されてい
る。エミッタ電極５Ａとベース電極３の間には眉間絶縁
膜１２が形成されており、また、チップ表面は表面保護
膜１３で被覆されている。
なる低濃度Ｎ型領域７内には、ベース層となるＰ型領域
８が形成されており、このＰ型頭域８内にはエミツタ層
となるＮ型領域９が形成されている。Ｐ型頭域８上には
、ベース電極３との接触抵抗を下げるために高濃度Ｐ型
頭域１０が形成されている。チップ下側部分には、コレ
クタ層とのなる高濃度Ｎ型層６が形成されている。チッ
プ下面にはコレクタ電極４が形成されており、また、チ
ップ表面のエミッタコンタクト領域１内には、フィール
ド酸化膜１１Ａに格子状に形成された開孔を介してＮ型
領域９の一部と接触するエミッタ電極５Ａ、並びに高濃
度Ｐ型頭域１０と接触するベース電極３が形成されてい
る。エミッタ電極５Ａとベース電極３の間には眉間絶縁
膜１２が形成されており、また、チップ表面は表面保護
膜１３で被覆されている。
この従来のメツシュエミッタ構造を有する半導体装置の
エミッタ電極のコンタクトパターンでは、エミッタコン
タクト領域１の面積が小さいなめ、エミッタ直列抵抗及
びコンタクト抵抗が大きくなる。特に大電流領域ではコ
レクタ飽和電圧ＶＣ□１．ｔ、が大きくなり、且つ直流
電流増幅率ｈＦＥが小さくなるという欠点がある。
エミッタ電極のコンタクトパターンでは、エミッタコン
タクト領域１の面積が小さいなめ、エミッタ直列抵抗及
びコンタクト抵抗が大きくなる。特に大電流領域ではコ
レクタ飽和電圧ＶＣ□１．ｔ、が大きくなり、且つ直流
電流増幅率ｈＦＥが小さくなるという欠点がある。
本発明の半導体装置は、ベース領域内にメツシュ状にエ
ミッタ領域が形成されてなるメツシュエミッタ構造を有
する半導体装置であって、エミッタ電極はエミッタ領域
のほぼ全域に接して形成されているものである。
ミッタ領域が形成されてなるメツシュエミッタ構造を有
する半導体装置であって、エミッタ電極はエミッタ領域
のほぼ全域に接して形成されているものである。
次に、本発明の実施例について図面を参照して説明する
。第１図（ａ）、（ｂ）は、本発明の一実施例の上面図
及びＡ−Ａ’線断面図であり、特に第１図（ａ）では表
面保護膜を除いた場合を示している。以下製造工程と共
に説明する。
。第１図（ａ）、（ｂ）は、本発明の一実施例の上面図
及びＡ−Ａ’線断面図であり、特に第１図（ａ）では表
面保護膜を除いた場合を示している。以下製造工程と共
に説明する。
第１図（ａ）、（ｂ）に示すように、コレクタ層となる
高濃度Ｎ型領域６と、この上にエピタキシアル成長法に
よって形成された同じくコレクタ層となる低濃度Ｎ型層
７とからなる半導体基板に、ベース層となるＰ型頭域８
を形成する０次に、エミツタ層となるＮ型領域９をメツ
シュ状に形成し、続いてＰ型頭域８の表面に電極との接
触抵抗を低下させるための高濃度Ｐ型頭域１０を形成す
る。次に、Ｐ型頭域８．Ｎ型領域９．高濃度Ｐ型頭域１
０の形成過程で形成したフィールド酸化膜１１に開孔部
を設けＮ型領域９のほぼ全域に接するエミッタｔｆｒ５
を形成する０次に全面に眉間絶縁膜１２を形成し、この
眉間絶縁膜１２とフィールド酸化膜１１に、ベースコン
タクト領域２として示すような開孔部を設け、ベース電
極３を形成する０次に、表面保護膜１３を形成し、最後
に、基板裏面にコレクタ電極４を形成する。
高濃度Ｎ型領域６と、この上にエピタキシアル成長法に
よって形成された同じくコレクタ層となる低濃度Ｎ型層
７とからなる半導体基板に、ベース層となるＰ型頭域８
を形成する０次に、エミツタ層となるＮ型領域９をメツ
シュ状に形成し、続いてＰ型頭域８の表面に電極との接
触抵抗を低下させるための高濃度Ｐ型頭域１０を形成す
る。次に、Ｐ型頭域８．Ｎ型領域９．高濃度Ｐ型頭域１
０の形成過程で形成したフィールド酸化膜１１に開孔部
を設けＮ型領域９のほぼ全域に接するエミッタｔｆｒ５
を形成する０次に全面に眉間絶縁膜１２を形成し、この
眉間絶縁膜１２とフィールド酸化膜１１に、ベースコン
タクト領域２として示すような開孔部を設け、ベース電
極３を形成する０次に、表面保護膜１３を形成し、最後
に、基板裏面にコレクタ電極４を形成する。
このように構成された本実施例によれば、エミッタコン
タクト領域１は、ベースコンタクト領域２に最大限に近
づけた形でかつＮ型領域のほぼ全域に接するように形成
されるため、エミッタコンタクト領域１の面積を拡大す
ることができる。したがって、本実施例によれば、エミ
ッタ直列抵抗及びコンタクト抵抗が小さくなり、大電流
領域におけるコレクタ飽和電圧ＶＣｔ（ｓ□、が小さく
、且つ直流電流増幅率り、。が大きいトランジスタが実
現できる。
タクト領域１は、ベースコンタクト領域２に最大限に近
づけた形でかつＮ型領域のほぼ全域に接するように形成
されるため、エミッタコンタクト領域１の面積を拡大す
ることができる。したがって、本実施例によれば、エミ
ッタ直列抵抗及びコンタクト抵抗が小さくなり、大電流
領域におけるコレクタ飽和電圧ＶＣｔ（ｓ□、が小さく
、且つ直流電流増幅率り、。が大きいトランジスタが実
現できる。
また、第１図の実施例と同一構造で、第１図と導電型を
互いに入れ換えた場合でも、以上の説明がそのｉｔ成立
することは明らがである。
互いに入れ換えた場合でも、以上の説明がそのｉｔ成立
することは明らがである。
以上説明したように本発明は、エミッタ電極をエミッタ
領域のほぼ全域に接して形成しエミッタコンタクト領域
の面積を大きくしたので、エミッタ直列抵抗及びコンタ
クト抵抗が小さくなり、大電流領域におけるコレクタ領
域電圧ＶＣＥ（ｓ＠ｔｌを小さくし、且つ直流電流増幅
率ｈｖｗを大きくできる効果がある。
領域のほぼ全域に接して形成しエミッタコンタクト領域
の面積を大きくしたので、エミッタ直列抵抗及びコンタ
クト抵抗が小さくなり、大電流領域におけるコレクタ領
域電圧ＶＣＥ（ｓ＠ｔｌを小さくし、且つ直流電流増幅
率ｈｖｗを大きくできる効果がある。
第１図（ａ）、（ｂ）は本発明の一実施例の上面図及び
Ａ−Ａ’線断面図、第２図（ａ）。 （ｂ）は従来例の上面図及びＢ−Ｂ’線断面図である。 １・・・エミッタコンタクト領域、２・・・ベースコン
タクト領域、３・・・ベース電極、４・・・コレクタ電
極、５．５Ａ・・・エミッタ電極、６・・・高濃度Ｎ型
領域、７・・・低濃度Ｎ型領域、８・・・Ｐ型頭域、９
・・・Ｎ型領域、１０・・・高濃度Ｐ型頭域、１１．Ｉ
ＩＡ・・・フィールド酸化膜、１２・・・層間絶縁膜、
１３・・・表面保護膜。
Ａ−Ａ’線断面図、第２図（ａ）。 （ｂ）は従来例の上面図及びＢ−Ｂ’線断面図である。 １・・・エミッタコンタクト領域、２・・・ベースコン
タクト領域、３・・・ベース電極、４・・・コレクタ電
極、５．５Ａ・・・エミッタ電極、６・・・高濃度Ｎ型
領域、７・・・低濃度Ｎ型領域、８・・・Ｐ型頭域、９
・・・Ｎ型領域、１０・・・高濃度Ｐ型頭域、１１．Ｉ
ＩＡ・・・フィールド酸化膜、１２・・・層間絶縁膜、
１３・・・表面保護膜。
Claims (1)
- ベース領域内にメッシュ状にエミッタ領域が形成され
てなるメッシュエミッタ構造を有する半導体装置であっ
て、エミッタ電極はエミッタ領域のほぼ全域に接して形
成されていることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30972990A JPH04180629A (ja) | 1990-11-15 | 1990-11-15 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30972990A JPH04180629A (ja) | 1990-11-15 | 1990-11-15 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04180629A true JPH04180629A (ja) | 1992-06-26 |
Family
ID=17996593
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30972990A Pending JPH04180629A (ja) | 1990-11-15 | 1990-11-15 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04180629A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010503999A (ja) * | 2006-09-22 | 2010-02-04 | インテル コーポレイション | ディープサブミクロン製造プロセスのための対称バイポーラ接合トランジスタ設計 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57181160A (en) * | 1981-04-30 | 1982-11-08 | Sanyo Electric Co Ltd | Transistor |
| JPS57181161A (en) * | 1981-04-30 | 1982-11-08 | Sanyo Electric Co Ltd | Transistor |
-
1990
- 1990-11-15 JP JP30972990A patent/JPH04180629A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57181160A (en) * | 1981-04-30 | 1982-11-08 | Sanyo Electric Co Ltd | Transistor |
| JPS57181161A (en) * | 1981-04-30 | 1982-11-08 | Sanyo Electric Co Ltd | Transistor |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010503999A (ja) * | 2006-09-22 | 2010-02-04 | インテル コーポレイション | ディープサブミクロン製造プロセスのための対称バイポーラ接合トランジスタ設計 |
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